CN107113000A - 用于低频pll的低功率及可集成式芯片上架构 - Google Patents

用于低频pll的低功率及可集成式芯片上架构 Download PDF

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Abstract

本发明涉及一种集成电路，其包含：相位检测器；第一电荷泵及第二电荷泵，其耦合到所述相位检测器，且经配置以从所述相位检测器接收输入，所述第一电荷泵输出低电流且所述第二电荷泵输出高电流；及双重输入回路滤波器，其耦合到所述第一电荷泵及所述第二电荷泵。

Description

用于低频PLL的低功率及可集成式芯片上架构
技术领域
本发明涉及用于锁相回路(PLL)的方法及系统，且特定来说，涉及一种低频芯片上锁相回路。
背景技术
锁相回路是时钟产生电路的主要组件。锁相回路(PLL)电路是产生其相位相对于输入参考信号的相位恒定的输出信号的反馈系统。除同步信号之外，锁相回路还可产生是输入频率的倍数的频率。
举例来说，图1中展示典型PLL电路100。PLL 100包含相位检测器(PFD)102、电荷泵104、回路滤波器106及VCO 108。相位检测器102比较输入信号与反馈信号。PFD102检测参考信号ref(t)与反馈信号div(t)之间的相位及频率差，且基于反馈频率是滞后于还是领先于参考频率而产生up(t)或down(t)控制信号。这些“升高(up)”或“降低(down)”控制信号分别确定VCO 108是需要以较高频率还是以较低频率操作。
PFD 102将这些“升高”及“降低”信号输出到电荷泵104。如果电荷泵104接收到升高信号，那么将电流驱动到回路滤波器106中。相反地，如果电荷泵104接收到降低信号，那么从回路滤波器106汲取电流。
回路滤波器106将这些信号转换为用以偏置VCO 108的控制电压Vtune(t)。基于控制电压，VCO 108以较高或较低频率振荡，这影响反馈时钟的相位及频率。如果PFD 102产生升高信号，那么VCO频率增加。降低信号使VCO频率减小。一旦参考时钟及反馈时钟具有相同相位及频率，那么VCO 108稳定。回路滤波器106通过移除来自电荷泵的短时脉冲波干扰(glitch)且防止电压过冲而滤除抖动。
在一些实施方案中，将分频器110提供于反馈路径中。负反馈迫使来自相位检测器102的误差信号输出接近零。此时，反馈分频器输出110及参考频率呈相位及频率锁定(即，对准)，PLL被视为锁定。
电荷泵PLL的芯片上实施方案是成问题的，这在很大程度上是归因于回路滤波器。即，回路滤波器所占用的面积及回路滤波器所消耗的电力趋于相对较大。因此，PLL的典型实施方案提供芯片外回路滤波器。举例来说，低频PLL通常需要在nF的范围内的芯片外电容器。
发明内容
根据各种实施例，提供一种集成电路，其包含：相位检测器；第一电荷泵及第二电荷泵，其耦合到所述相位检测器，且经配置以从所述相位检测器接收输入，所述第一电荷泵输出低电流且所述第二电荷泵输出高电流；及双重输入回路滤波器，其耦合到所述第一电荷泵及所述第二电荷泵。
在一些实施例中，所述双重输入回路滤波器包含在节点处与串联耦合的第二电容及电阻器并联耦合的第一电容，在所述节点处提供所述第一电荷泵的所述低电流输出且在所述第二电容与所述电阻器之间提供所述第二电荷泵的所述高电流输出。在一些实施例中，所述集成电路进一步包括用于给所述高电流电荷泵及所述低电流电荷泵充电的共同偏置电路。在一些实施例中，所述集成电路包括用于给所述第一电荷泵及第二电荷泵充电的共同偏置电路。在一些实施例中，所述电荷泵是可使用低电流实施的电流引导放大器电荷泵。
在一些实施例中，所述高电流电荷泵及所述低电流电荷泵具有同步输出。在一些实施例中，所述电容Cz大约为稳定负反馈回路的实际所要电容的十分之一。
在一些实施例中，所述集成电路包含耦合到所述双重输入回路滤波器的电压控制振荡器(VCO)。在一些实施例中，所述低频VOC包含能够产生以nA为单位的电流的偏置块。在一些实施例中，所述偏置块实施源极退化(source degeneration)以进行电压到电流变换。在一些实施例中，用于所述源极退化的电阻器值按二分之一因子按比例降低。在一些实施例中，使用共模电压技术来使所述电阻器的所述值按比例降低。在一些实施例中，所述集成电路进一步包括电流源分支，所述电流源分支是现有偏置电路的复制品。
根据实施例，一种锁相回路电路包含：相位检测器；第一电荷泵及第二电荷泵，其耦合到所述相位检测器，且经配置以从所述相位检测器接收输入，所述第一电荷泵输出低电流且所述第二电荷泵输出高电流；双重输入回路滤波器，其耦合到所述第一电荷泵及所述第二电荷泵；及锁定检测器，其经配置以连续监测所述锁相回路电路的输出。
在一些实施例中，所述锁定检测器经配置以根据参考时钟与反馈时钟信号之间的相位误差产生锁定信号。在一些实施例中，所述锁定检测器具有延迟单元以针对所述锁定信号预定义锁定/解锁窗。在一些实施例中，所述延迟单元包含相关联VCO的偏置电路及延迟单元复制品，使得VCO频率的改变将在所述锁定检测器电路的所述延迟单元中被复制。
当结合以下描述及所附图式考虑时将更好了解及理解本发明的这些及其它方面。然而，应了解，虽然以下描述指出本发明的各种实施例及所述实施例的许多具体细节，但所述描述是以说明及非限制的方式给出。在不脱离本发明的精神的情况下，可进行在本发明的范围内的许多替换、修改、添加及/或重新布置，且本发明包含全部此类替换、修改、添加及/或重新布置。
附图说明
所附于本说明书且形成本说明书的部分的图式经包含以描绘本发明的特定方面。应注意，图式中所说明的特征不一定按比例绘制。通过参考结合所附图式取得的以下描述可获得对本发明及其优点的更完整理解，在图式中相似参考数字指示相似特征，且其中：
图1描绘锁相回路的图示。
图2描绘根据实施例的示范性锁相回路的图示。
图3说明根据实施例的示范性回路滤波器。
图4A说明根据实施例的示范性双电荷泵配置。
图4B说明根据实施例的示范性电荷泵。
图5说明根据实施例的示范性VCO。
图6说明根据实施例的示范性PLL锁定检测器。
具体实施方式
参考在所附图式中说明且在以下描述中详述的示范性及因此非限制性实施例更全面说明本发明及本发明的各种特征及有利细节。然而，应了解，虽然详细描述及特定实例指示优选实施例，但其仅是以说明的方式且非限制的方式给出。可省略对已知编程技术、计算机软件、硬件、操作平台及协议的描述，以免在细节上不必要地使本发明不清楚。所属领域的技术人员从本发明将明白在基础发明概念的精神及/或范围内的各种替换、修改、添加及/或重新布置。
现参考图式且特定关注图2，展示根据实施例的示范性锁相回路(PLL)200的图。PLL200包含相位检测器(PFD)202、一或多个电荷泵204、回路滤波器206及VCO 208。另外，PLL 200可包含在PLL锁定到所要频率上时输出信号的锁定检测器205。
PFD 202检测参考信号ref(t)与反馈信号div(t)之间的相位及频率差，且基于反馈频率是滞后于还是领先于参考频率而产生up(t)或down(t)控制信号。这些“升高”或“降低”控制信号分别确定VCO 208是需要以较高频率还是以较低频率操作。
PFD 202将这些“升高”及“降低”信号输出到电荷泵204。在一些实施例中，电荷泵204包括两个电流引导放大器电荷泵。这两个电荷泵中的一者提供流出(sourcing)及流入(sinking)高电流且另一电荷泵提供流出及流入低电流。采用共同偏置电路以给两个电荷泵加电。在一些实施例中，共同偏置电路以固定比给两个电荷泵加电。即，为具有同步高及低电流电荷泵，共同偏置电路使高及低电荷泵的偏置按恒定/固定比按比例升高及降低。在一些实施例中，共同偏置电路将通过使偏置按“y”因子按比例升高而偏置高电流电荷泵，且通过使偏置按相同“y”因子按比例降低而偏置低电流电荷泵。
当电荷泵204接收到升高信号时，分别沿“filt_hi”及“filt_low”线将高电流及低电流驱动到回路滤波器206中。相反地，如果电荷泵204接收到低信号，那么分别从“filt_hi”及“filt_low”线汲出高电流及低电流。参考图4更详细说明根据实施例的共同偏置的实例。
回路滤波器206将这些信号转换为用以偏置VCO 208的控制电压Vcntrl。如下文将更详细论述，在一些实施例中，回路滤波器206是具有芯片上电容器的无源双路径回路滤波器。
基于控制电压，VCO 208以较高或较低频率振荡，这影响反馈时钟的相位及频率。在所说明的实施例中，VCO 208具备偏置方案。通常，低频VCO 208需要以nA为单位的低偏置电流以使合理大小的延迟单元产生较低频率。参考图5更详细说明根据实施例的VCO电路的实例。如果PFD 202产生升高信号，那么VCO频率增加。降低信号使VCO频率减小。一旦参考时钟及反馈时钟具有相同相位及频率，那么VCO 208稳定。回路滤波器206通过移除来自电荷泵的短时脉冲波干扰且防止电压过冲而滤除抖动。
在所说明的实施例中，将分频器210提供于反馈路径中。负反馈迫使来自相位检测器202的误差信号输出接近零。此时，反馈分频器输出210及参考频率呈相位及频率锁定(即，对准)，PLL被视为锁定。另外，可提供锁定检测器205以输出PLL何时锁定的指示。在所说明的实施例中，锁定检测器205具备跨所要输出频率的精确锁定方案。在一些实施例中，在锁定检测器中使用的延迟电路是VCO 208的偏置及延迟单元的复制品。延迟电路将跟踪VCO频率且确保跨频率范围的精确锁定。参考图6更详细说明根据实施例的延迟的实例。
如下文将更详细论述，回路滤波器206及电荷泵204可经配置以最优地驻留于芯片上。如上文所述，在一些实施例中，电荷泵204包括两个电流引导电荷泵，其采用共同偏置电路以按固定比给电荷泵加电。在一些实施例中，电荷泵中的一者提供HI电流输出201c且电荷泵中的另一者提供LO电流输出201b到回路滤波器206。因此，回路滤波器206可实施为从电荷泵204接收Hi及Lo电流的无源双路径回路滤波器。
参考图3更详细说明根据实施例的回路滤波器的实例。将电荷泵204说明为电流源302、304。电荷泵302提供电流Icp，而电荷泵304提供电流K*Icp，其中K是预定值。在典型实施方案中，K可具有10到20的值。在操作中，使电荷泵同步，使得当一个电荷泵上的电流升高时，另一电荷泵上的电流也升高，且反之亦然。因此，电荷泵304始终提供是来自电荷泵302的电流的K倍的电流。
回路滤波器206包含电容器Cz及Cp以及电阻器R。如所展示，电阻器R耦合于电容器Cz与接地之间，其中在电阻器R与电容器Cz之间提供电流源304的输出。电容器Cp耦合于输出Vctrl 306与接地之间且是电流源302的输出。电容器Cz耦合于输出Vctrl与电阻器R之间。有利地，在所说明的配置中，跨Cz电容器泵送低电流及高电流实际上将使Cz的电容器值增加。在一些实施例中，电容器Cz具有约为稳定闭合回路负反馈所需的实际电容器值的1/10的值。
在一些实施例中，用单个偏置产生器偏置双电荷泵。举例来说，图4A中展示低电流及高电流电荷泵的特定实施方案。举例来说，如所展示，可将偏置产生器352定位于低功率电荷泵400与高功率电荷泵401之间。如上文所述，低电流电荷泵400可产生电流Icp且高电流电荷泵可产生K*Icp。在特定实施例中，偏置产生器352可产生电流I，其按Y的因子步降以馈电给低电流电荷泵400，且按Y按比例升高以馈电给高电流电荷泵。以此方式，维持电荷泵之间的同步性。偏置产生器352可包括用于提供所要偏压的任何适当电路。
图4B中展示电荷泵中的一者400的实例。如所展示，电荷泵400包含电流源402及电流源404以及输出级(级联电流镜)406。电流源402、404从偏置产生器352(图4A)接收偏压Bp且从相位检测器202接收信号UPB及DNB(升高及降低输出)。
图5中展示电流匮乏(current starved)VCO电路208的实例。此偏置方案用最优芯片上电阻器产生以nA为单位的电流。将电压Vcntrl提供为共模输入电压。此处，使用源极退化技术来偏置环形振荡器500的延迟单元。为减小电阻器的面积，添加电流源504。Vcntrl作为共模电压馈送到电流源502及504两者。将双电流2I1泵送到电阻器506使电阻器的值有效地按比例降低一半。
展示电流源502提供电流I1通过电阻器206。第二电流源504泵送类似电流I1通过电阻器506。以此方式，与不具电流源504的类似电路相比，电阻器506可具有减小的值。在一些实施例中，电阻器506具有为不具电流源504的电路的1/2的值。电压Vcntrl作为共模输入电压提供到VCO偏置电路。
图6中展示示范性锁定检测器电路205。锁定检测器205连续监测PLL的输出，使得可避免从PLL产生假信号。根据ref(t)与div(t)之间的相位误差，可针对锁定信号的产生预定义锁定/解锁窗。用以测量相位误差窗的延迟单元电路602包括VCO 208的偏置及延迟单元复制品。VCO 208频率的任何改变将在锁定电路205的延迟单元中被复制，而形成PLL的精确锁定产生信号。
电路606通过测量div(t)与ref(t)输入之间的相位误差且使用Delay_lock 602(在一些实施例中为45ns)相位误差的窗来决定PLL的锁定状态而运作。电路608通过测量ref(t)与div(t)输入之间的相位误差而运作。电路606及608一起俘获ref(t)与div(t)之间的绝对相位误差。如果计数器610在Delay_lock 602的窗内计数8个或8个以上连续循环，那么将PLL视为锁定且将Lock_Signal输出为逻辑高。当在任何后续循环上相位误差漂移在Delay_unlock 604的窗(在此情况中为90ns)外时，将PLL视为脱离锁定(out of lock)且将Lock_Signal输出为逻辑低。
尽管已关于本发明的特定实施例描述本发明，但这些实施例仅是说明性的且不限制本发明。本发明的所说明实施例的本文描述(包含摘要及发明内容中的描述)并非希望为详尽的或将本发明限制于本文中所揭示的精确形式(且特定来说，摘要或发明内容内包含任何特定实施例、特征或功能并非希望将本发明的范围限制于此实施例、特征或功能)。而是，本描述希望描述说明性实施例、特征及功能，以向所属领域的一般技术人员提供内容背景以理解本发明而不将本发明限制于任何特定描述的实施例、特征或功能，包含摘要或发明内容中描述的任何此实施例、特征或功能。如相关领域的技术人员将认识到并了解，虽然本文中仅为说明性目的描述本发明的特定实施例及实例，但各种等效修改可在本发明的精神及范围内。如所指示，可根据本发明的所说明实施例的前述描述对本发明进行这些修改，且这些修改将包含于本发明的精神及范围内。因此，虽然本文中已参考本发明的特定实施例描述本发明，但前述揭示内容中期望修改范围、各种改变及替换，且将了解，在一些例子中，在不脱离如所阐述的本发明的范围及精神的情况下，将采用本发明的实施例的一些特征而无需相应地使用其它特征。因此，可进行许多修改以使特定情境或材料适于本发明的基本范围及精神。
在整个本说明书中引用的“一个实施例”、“实施例”或“特定实施例”或类似术语意味着结合所述实施例描述的特定特征、结构或特性包含于至少一个实施例中且可不一定存在于全部实施例中。因此，在整个本说明书中的各处相应出现的词组“在一个实施例中”、“在实施例中”或“在特定实施例中”或类似术语不一定都指代同一实施例。此外，任何特定实施例的特定特征、结构或特性可以任何合适方式与一或多个其它实施例组合。应了解，根据本文中的教示，本文中描述且说明的实施例的其它变化及修改是可能的且应被视为本发明的精神及范围的部分。
在本文中的描述中，提供许多具体细节(例如组件及/或方法的实例)以提供对本发明的实施例的透彻理解。然而，相关领域的技术人员将认识到，实施例可能够在不具所述具体细节中的或一多者的情况下或运用其它装置、系统、组合件、方法、组件、材料、部分及/或类似物实践。在其它例子中，并未明确展示或详细描述众所周知的结构、组件、系统、材料或操作以免使本发明的实施例的方面不清楚。虽然可通过使用特定实施例说明本发明，但此并非本发明且并未将本发明限制于任何特定实施例，且所属领域的一般技术人员将认识到，额外实施例可容易理解且是本发明的部分。
此外，除非另有指示，否则如本文中所使用的术语“或”希望意味着“及/或”。例如，条件A或B由以下各者中的任一者满足：A为真(或存在)且B为假(或不存在)，A为假(或不存在)且B为真(或存在)，以及A及B两者皆为真(或存在)。除非权利要求书内另有清楚指示(即，指涉“一”清楚指示仅单数或仅复数)，否则如本文中(包含所附权利要求书)所使用，在“一”(且当先行词基础是“一”时，“所述”)后的术语包含单数个及多个此术语。此外，除非上下文另有清楚指示，否则如在本文中的描述中且在整个所附权利要求书中所使用，“在……中”的意义包含“在……中”及“在……上”。
将了解，在图式/图中描绘的元件中的一或多者还可以更为分离或集成的方式实施，或在某些情况中甚至被移除或呈现为无法操作，而根据特定应用有用。另外，除非另有明确提及，否则图式/图中的任何信号箭头仅应被视为示范性的且非限制性的。

Claims (17)

1.一种集成电路，其包括：
相位检测器；
第一电荷泵及第二电荷泵，其耦合到所述相位检测器，且经配置以从所述相位检测器接收输入，所述第一电荷泵输出低电流且所述第二电荷泵输出高电流；及
双重输入回路滤波器，其耦合到所述第一电荷泵及所述第二电荷泵。
2.根据权利要求1所述的集成电路，所述双重输入回路滤波器包含在节点处与串联耦合的第二电容及电阻器并联耦合的第一电容，在所述节点处提供所述第一电荷泵的所述低电流输出且在所述第二电容与所述电阻器之间提供所述第二电荷泵的所述高电流输出。
3.根据权利要求1或2所述的集成电路，其进一步包括用于给所述高电流电荷泵及所述低电流电荷泵充电的共同偏置电路。
4.根据前述权利要求中任一权利要求所述的集成电路，其进一步包括用于给所述第一电荷泵及第二电荷泵充电的共同偏置电路。
5.根据前述权利要求中任一权利要求所述的集成电路，其中所述第一电荷泵是可使用低电流实施的电流引导放大器电荷泵。
6.根据前述权利要求中任一权利要求所述的集成电路，其中所述电荷泵具有同步输出。
7.根据权利要求2所述的集成电路，其中所述第一电容大约为稳定负反馈回路的实际所要电容的十分之一。
8.根据前述权利要求中任一权利要求所述的集成电路，其进一步包含耦合到所述双重输入回路滤波器的电压控制振荡器VCO。
9.根据权利要求8所述的集成电路，其中所述VOC包含能够产生以nA为单位的电流的偏置块。
10.根据权利要求9所述的集成电路，其中所述偏置块实施源极退化以进行电压到电流变换。
11.根据权利要求10所述的集成电路，其中用于所述源极退化的电阻器值按二分之一因子按比例降低。
12.根据权利要求11所述的集成电路，其中使用共模电压技术来使所述电阻器的所述值按比例降低。
13.根据权利要求12所述的集成电路，其进一步包括电流源分支，所述电流源分支是现有偏置电路的复制品。
14.一种锁相回路电路，其包括：
相位检测器；
第一电荷泵及第二电荷泵，其耦合到所述相位检测器，且经配置以从所述相位检测器接收输入，所述第一电荷泵输出低电流且所述第二电荷泵输出高电流；
双重输入回路滤波器，其耦合到所述第一电荷泵及所述第二电荷泵；及
锁定检测器，其经配置以连续监测所述锁相回路电路的输出。
15.根据权利要求14所述的锁相回路电路，所述锁定检测器经配置以根据参考时钟与反馈时钟信号之间的相位误差产生锁定信号。
16.根据权利要求15所述的锁相回路电路，所述锁定检测器具有延迟单元以针对所述锁定信号预定义锁定/解锁窗。
17.根据权利要求16所述的锁相回路电路，其中所述延迟单元包含相关联VCO的偏置电路及延迟单元复制品，使得VCO频率的改变将在所述锁定检测器电路的所述延迟单元中被复制。
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