KR100630336B1 - 패스트 록킹이 가능한 차지 펌프를 이용한 위상 고정 루프및 그 동작 방법 - Google Patents

패스트 록킹이 가능한 차지 펌프를 이용한 위상 고정 루프및 그 동작 방법 Download PDF

Info

Publication number
KR100630336B1
KR100630336B1 KR1020040057107A KR20040057107A KR100630336B1 KR 100630336 B1 KR100630336 B1 KR 100630336B1 KR 1020040057107 A KR1020040057107 A KR 1020040057107A KR 20040057107 A KR20040057107 A KR 20040057107A KR 100630336 B1 KR100630336 B1 KR 100630336B1
Authority
KR
South Korea
Prior art keywords
voltage
current
loop filter
charge pump
signal
Prior art date
Application number
KR1020040057107A
Other languages
English (en)
Other versions
KR20060008412A (ko
Inventor
정석민
김주형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040057107A priority Critical patent/KR100630336B1/ko
Priority to US11/178,629 priority patent/US7292078B2/en
Priority to GB0515161A priority patent/GB2416634B/en
Publication of KR20060008412A publication Critical patent/KR20060008412A/ko
Application granted granted Critical
Publication of KR100630336B1 publication Critical patent/KR100630336B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop

Abstract

위상 고정 루프의 록킹 타임을 줄일 수 있는 패스트 록킹 차지 펌프 위상 고정 루프의 구성 및 그 동작 방법이 개시된다. 위상 고정 루프의 전압 제어 발진기의 제어 전압을 출력하는 루프 필터에 전류를 공급하는 차지 펌프의 회로 구성을 이원화하여, 위상 고정의 초기 단계에는 많은 양의 전류를 공급하고, 목표 주파수에 가까워지면 적은 양의 전류를 공급하도록 하는 차지 펌프 회로를 소개한다. 따라서, 위상 고정 루프의 입력 클록과 출력 클록의 위상차에 비례하여 루프 필터에 공급되거나 루프 필터로부터 인입되는 전류량을 가변적으로 조절함으로써 루프 필터의 출력 전압을 목표 주파수를 발진하기 위한 목표 전압에 빨리 도달하게 함으로써 위상 고정 루프의 록킹 타임을 줄일 수 있다.

Description

패스트 록킹이 가능한 차지 펌프를 이용한 위상 고정 루프 및 그 동작 방법{FAST LOCKING CHARGE PUMP PHASE LOCKED LOOP AND FAST LOCKING CHARGE PUMPING METHOD FOR THE SAME}
도 1은 차지 펌프 위상 고정 루프의 블록도이다.
도 2는 본 발명의 차지 펌프 위상 고정 루프의 블록도이다.
도 3은 본 발명의 위상 고정 루프를 위한 차지 펌프와 루프 필터의 회로도이다.
도 4a,4b,4c,4d는 본 발명에 의한 위상 고정의 초기 단계의 신호 파형도이다.
도 5a,5b,5c는 본 발명에 의한 위상 고정 루프의 마지막 단계의 신호 파형도이다.
도 6a,6b는 본 발명에 의한 위상 고정 루프의 록킹 타임 감소 효과를 보여주는 루프 필터 출력 전압의 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
221,222: 위상 검출기의 출력 300: 제 2 차지 펌프
303: 제 2 차지 펌프 인에이블 신호
305: 배타적 논리합 게이트 306: 논리곱 게이트
310,315: 바이어스 커패시터 방전 경로 스위칭 트랜지스터
320: 바이어스 커패시터 충전 경로 스위칭 트랜지스터
325: 전류원 330: 바이어스 커패시터
335,337: FLD 전압 생성 트랜지스터
336: FLU 전류 제어 트랜지스터 338 : FLD 전류 제어 트랜지스터
341,342: UP 신호, DOWN 신호 트랜지스터
343: FLU 전압 344: FLD 전압
347: 제 2 전류 경로
350: 제 1 차지 펌프
353,354: UP 신호, DOWN 신호 트랜지스터
355,356: 전류원 357: 제 1 전류 경로
360: 루프 필터 361,362: 루프 필터 구성 저항
363,364: 루프 필터 구성 커패시터
본 발명은 위상 고정 루프의 록킹 타임을 줄일 수 있는 기술에 대한 것으로 특히 차지 펌프 위상 고정 루프의 구조 및 그 동작 방법에 관한 것이다. 더 자세하게는 루프 필터에 전류를 공급하는 차지 펌프 회로를 이원적으로 설계하여 위상 고정의 초기 단계에는 많은 전류를 루프 필터로 공급하고, 위상 고정에 가까워지면 적은 전류를 루프 필터에 공급하는 차지 펌프 회로의 구성 및 그 차지 펌프 회로의 동작 방법에 관한 것이다.
위상 고정 루프(PLL; Phase Locked Loop)는 입력된 클록과 동기된 클록을 생성해내는 장치로서, 필요한 목표 주파수에서 흔들림이 없게 클록을 안정시키는 역할과 주파수 체배(frequency multiplication)등의 주파수 가변 역할을 수행하는 유선 통신 기기, 무선 통신 기기, 기록 매체의 재생/기록 장치 등에 사용되는 핵심적인 부품이다.
도1은 이러한 위상 고정 루프 중에서 실제적으로 많이 이용되고 있는 차지 펌프 위상 고정 루프(CPPLL; Charge Pump Phase Locked Loop)의 구성예를 도시한 블록도이다.
입력 클록(101)은 선행 분주기(pre-divider; 110)에 입력되어 낮은 주파수의 클록(111)으로 변환된다. 변환된 낮은 주파수의 클록(111)은 위상 검출기(phase frequency detector; 120)에 입력된다. 도1의 위상 검출기(120)는 상기 변환된 클록(111)과 생성된 클록(161)의 위상을 비교하여 UP 신호(121)와 DOWN 신호(122)를 출력한다. 상기 변환된 클록(111)의 위상이 생성된 클록(161)의 위상보다 앞설 경우에는 UP 신호(121)가 활성화되고, DOWN 신호(122)가 비활성화된다. 반대로 상기 변환된 클록(111)의 위상이 생성된 클록(161)의 위상보다 늦을 경우에는 DOWN 신호(122)가 활성화되고, UP 신호(121)가 비활성화된다. 차지 펌프(130)는 위상 검출기(120)가 출력하는 UP 신호(121)가 활성화된 상태에서는 전류(131)를 적어도 하나의 커패시터로 구성된 루프 필터(loop filter; 140)로 출력하는 역할을 하고, 위상 검출기(120)가 출력하는 DOWN 신호(122)가 활성화된 상태에서는 전류(131)를 루프 필터(140)로부터 끌어오는 역할을 한다. 따라서 루프 필터(140)의 출력 전압(141)은 위상 검출기(120)에서 UP 신호(121)가 출력된 경우에는 증가하고, 위상 검출기(120)에서 DOWN 신호(122)가 출력된 경우에는 감소한다.
루프 필터(140)의 출력 전압(141)은 전압 제어 발진기(VCO; Voltage Controlled Oscillator; 150)에 입력되어 출력 클록(151)의 주파수를 제어하게 된다. 전압 제어 발진기(150)의 출력 클록의 주파수는 일반적으로 전압 제어 발진기의 입력 전압과 선형적으로 비례하는 관계에 있다. 전압 제어 발진기의 출력 클록(151)은 주 분주기(main-divider; 160)를 통하여 다시 분주되어 위상 검출기(120)로 재입력되어 궤환 폐회로를 형성한다. 주 분주기(160)는 선택적인 구성요소로 위상 고정 루프가 주파수 체배(multiplication)의 기능을 수행하여야 할 경우에 전압 제어 발진기의 출력 클록(151)을 분주하여 위상 검출기(120)에 입력하는 역할을 하기 위한 것이다. 상기한 선행 분주기(110)와 전압 제어 발진기(150)와 위상 검출기(120)간에 위치한 주 분주기(160)의 역할에 의해 출력 클록과 입력 클록의 주파수 비를 결정할 수 있다.
상기와 같은 위상 고정 루프의 성능을 규정짓는 특성 중에서 중요한 요소는 위상 고정 루프가 입력 클록에 동기되고 목표로 하는 주파수에 도달한 출력 클록을 생성하는데 소요되는 시간, 즉 록킹(locking) 타임이다. 위상 고정 루프가 사용되는 통신 기기와 기록매체 기록/재생 장치들의 경우에는 짧은 록킹 타임이 소요될 것이 절대적으로 요구된다. 도1에서 보여진 차지 펌프 위상 고정 루프 블록도를 통해서 이러한 록킹 타임의 주된 요인을 살펴보면 전압 제어 발진기의 제어 전압이 목표 주파수를 발진하기 위해 필요한 제어 전압에 도달하기까지 소요되는 시간이 록킹 타임이라고 볼 수 있다. 종래의 차지 펌프 위상 고정 루프는 위상 고정의 초기 단계에서 차지 펌프(130)가 출력하는 전류량과 위상 고정에 가까운 시점에서 차지 펌프(130)가 출력하는 전류량이 동일하여 루프 필터(140)의 출력 전압(141)이 목표 전압에 도달하는데 소요되는 시간이 길어지게 된다. 이러한 이유로 차지 펌프 위상 고정 루프의 록킹 타임은 차지 펌프의 출력 전류량과 반비례하지만, 록킹 타임을 줄이기 위해 출력 전류량을 크게 한다면 위상 고정 루프의 정확성이 떨어지고 출력 클록의 잡음이 증가하는 문제점이 생기게 된다. 즉, 하나의 차지 펌프 전류만으로 동작하는 위상 고정 루프의 경우에는 록킹 타임과 정확성의 트레이드 오프(trade-off)가 존재한다.
이러한 문제를 해결하기 위해서 일본 특허 제98376호에서는 복수의 차지 펌프부로 구성된 차지 펌프를 이용하여 고속 모드와 저잡음 모드의 모드(mode) 교체형으로 동작하는 위상 동기 루프의 구성을 제시하고 있다. 그러나 고속 모드를 위해서 대전류를 공급하는 차지 펌프부의 전류 스위칭을 로직 회로를 통해 조절하는 것에 불과하고, 입력 클록과 출력 클록의 검출 위상차에 의해 가변적으로 전류량을 제어할 수 있는 구성을 제시하지 못하고 있다. 뿐만 아니라 이 경우에는 고속 모드를 위한 차지 펌프부를 스위칭하는 경우의 스위칭 잡음이 루프 필터에 인가되어 출력 클록의 지터(jitter)가 유발될 수 있다. 미합중국 특허 제 5424689호에서도 대전류를 공급하는 차지 펌프와 소전류를 공급하는 두개의 차지 펌프가 포함된 궤환 폐회로를 이중으로 구비한 위상 고정 루프를 소개하고 있다. 그러나, 상기 미국 특허는 루프 필터의 전달 특성이 차지 펌프와 루프 필터의 접속점에 따라 달라지는 점을 이용하여 두개의 차지 펌프의 전류 전달을 제어하는 방식으로 동작하는 종래의 방식을 더 개선한 것에 지나지 않는다. 이러한 방식에 있어서는 원하는 전달 특성을 만족하기 위한 루프 필터의 설계 및 제조의 정확성이 요구되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위해서 본 발명의 목적은 차지 펌프의 회로 구성을 이원화하고 입력 클록과 출력 클록의 위상차에 따라서 루프 필터에 공급되거나 루프 필터로부터 인입하는 전류량을 가변적으로 조절함으로써, 록킹 타임을 줄일 수 있는 차지 펌프 위상 고정 루프의 구성을 소개하는데 있다.
본 발명의 다른 목적은 차지 펌프의 회로 구성을 이원화하고 입력 클록과 출력 클록의 위상차에 따라서 루프 필터에 공급되거나 루프 필터로부터 인입하는 전류량을 가변적으로 조절함으로써, 록킹 타임을 줄일 수 있는 차지 펌프 위상 고정 루프의 동작 방법을 소개하는데 있다.
상기 목적을 달성하기 위해 본 발명은, 차지 펌프 위상 고정 루프의 전압 제어 발진기의 제어 전압을 출력하는 루프 필터에 전류를 공급하는 차지 펌프의 회로 구성을 이원화한다. 이를 통해서 위상 고정의 초기 단계에는 상기 이원화된 차지 펌프 회로의 양쪽에서 전류를 공급하고, 목표 주파수에 가까워지면 상기 이원화된 차지 펌프 회로의 한쪽에서만 전류를 공급하도록 하는 차지 펌프 회로를 이용한 위상 고정 루프 및 위상 고정 루프의 동작 방법을 소개한다. 이러한 전류량 제어는 상대적으로 큰 전류를 공급하는 차지 펌프 회로가 위상 고정 루프에 입력되는 입력 클록과 출력 클록의 위상차에 비례하여 전류량를 가변적으로 조절하여 공급하도록 함으로써 입력 클록과 출력 클록의 위상차에 적응적으로(adaptively) 출력 클록이 입력 클록을 추종(tracking)하도록 하여 록킹 타임을 줄일 수 있도록 한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도2는 본 발명의 패스트 록킹 차지 펌프 위상 고정 루프의 구성예를 도시한 블록도이다.
입력 클록(201)은 선행 분주기(210)에 입력되어 낮은 주파수의 클록(211)으로 변환된다. 변환된 낮은 주파수의 클록(211)은 위상 검출기(220)에 입력된다. 도 2의 위상 검출기(220)는 상기 위상 검출기에 대한 입력 클록(211)의 위상이 생성된 클록(261)의 위상보다 앞설 경우에는 UP 신호(221)를 활성화시키고, DOWN 신호(222)를 비활성화시킨다. 반대로 입력 클록(211)의 위상이 생성 클록(261)의 위상보다 늦을 경우에는 DOWN 신호(222)를 활성화시키고, UP 신호(221)를 비활성화시킨다.
본 발명의 차지 펌프(230)는 위상 검출기(220)가 출력하는 UP 신호(221) 또는 DOWN 신호(222)의 활성화상태에서 루프 필터(240)로 흐르게 하거나 끌어오는 전류를 종래 기술의 차지 펌프와는 달리 두개의 경로를 통해서 흐르게 하거나 끌어온다(231,232).
첫번째 경로(231)는 종래의 차지 펌프와 동일한 회로 구성을 이용하여 UP 신호(221)와 DOWN 신호(222)의 상태에 따라 일정한 전류를 루프 필터로 출력하거나, 루프 필터로부터 인입하는 역할을 한다.
반면에 두번째 경로(232)의 전류는 위상 검출기(210)가 출력한 UP 신호(221)와 DOWN 신호(222)에 의해 일차적으로 스위칭되는 것은 마찬가지이지만 위상 검출기(210)가 검출한 위상차에 비례하여 출력 또는 인입하는 전류량이 가변적으로 제어된다.
마지막으로, 도2의 루프 필터(240), 전압 제어 발진기(250) 및 주 분주기(260)의 역할은 도1의 종래의 차지 펌프 위상 고정 루프의 상응하는 구성 요소들의 역할과 동일하다. 루프 필터(240)의 출력 전압(241)은 전압 제어 발진기(250)에 입력되어 출력 클록(251)의 주파수를 제어하게 되며, 전압 제어 발진기의 출력 클록 은 주 분주기(260)를 통하여 다시 분주되어 위상 검출기(220)로 입력된다. 분주기(260)는 위상 고정 루프가 주파수 체배의 기능을 수행하여야 할 경우에 필요한 선택적인 구성요소임은 도1의 경우와 동일하다.
도3은 본 발명의 패스트 록킹 차지 펌프 위상 고정 루프를 위한 차지 펌프와 루프 필터의 구체적인 회로 구성예을 도시한 회로도이다.
도3에 보여진 패스트 록킹 차지 펌프 위상 고정 루프에 포함된 차지 펌프는 제 1 차지 펌프 회로(350)와 제 2 차지 펌프 회로(300)를 포함하여 구성된다. 제 1 차지 펌프 회로(350)는 도2의 위상 검출기(220)가 출력한 UP 신호(221)와 DOWN 신호(222)에 따라서 스위칭되는 제 1 스위치(353)와 제 2 스위치(354)에 의해서 전류원들(355,356)이 공급하는 전류를 제 1 전류 경로(357)를 통하여 루프 필터(360)로 흐르게 하거나 루프 필터로부터 끌어오는 역할을 한다. 이러한 제 1 차지 펌프 회로(350)의 구성은 일반적인 차지 펌프의 구성과 동일하다.
본 발명의 목적을 달성하기 위해서 추가된 제 2 차지 펌프 회로(300)는 다음과 같이 구성된다.
도2의 위상 검출기(220)가 출력한 UP 신호(221)와 DOWN(222) 신호가 입력되는 배타적 논리합(XOR) 게이트(305)의 출력과, 제 2 차지 펌프 회로(300)의 기능을 인에이블시킬 것인지의 여부를 결정하는 인에이블 신호(303)가 함께 논리곱(AND) 게이트(306)에 입력된다.
따라서 인에이블 신호(303)가 활성화된 상태에서 위상 검출기(220)에서 입력 클록(211)과 생성 클록(261)의 위상차를 검출하여 출력한 UP 신호(221)와 DOWN 신 호(222)에 따라 제 2 차지 펌프 회로가 동작을 하게 된다. UP 신호(221)와 DOWN 신호(222)가 모두 비활성화된 상태로 있을 경우에는 논리곱 게이트(306)의 출력은 비활성화 상태가 되고, UP 신호(221)와 DOWN 신호(222)중의 하나가 활성화 상태에 있고, 다른 하나가 비활성화 상태에 있는 경우에는 논리곱 게이트(306)의 출력은 활성화 상태가 된다. 참고적으로 UP 신호(221)와 DOWN 신호(222)가 모두 활성화상태에 있는 경우는 위상 검출기내에서 리셋(reset)이 발생하는 것이 일반적인 위상 검출기의 동작이므로 고려하지 않는다.
제 2 차지 펌프 회로(300)가 루프 필터(360)로 전달하거나 루프 필터로부터 끌어오는 전류의 경로는 루프 필터의 저항을 직렬로 분배하여(361,362) 연결되도록 한다. 본 발명을 위한 루프 필터(360)는 요구되는 필터링 특성에 따라서 다양한 구성을 취할 수 있으나, 본 실시예에서는 루프 필터의 출력단과 접지간에 직접 연결된 커패시터(363) 및 출력단과 접지간에 두개의 저항(361,362) 및 커패시터(364)가 직렬로 연결되어진 구성을 상정한다.
UP 신호(221)와 DOWN 신호(222)의 상태에 따른 제 2 차지 펌프 회로의 동작을 도3, 도4a~4d 및 도5a~5c를 통하여 설명하기로 한다.
도4a~4d와 도5a~5c는 본 발명의 패스트 록킹 차지 펌프 위상 고정 루프의 동작을 설명하기 위한 파형도들이다. 도4a~4d는 입력 클록과 출력 클록의 위상차가 큰 위상 고정의 초기 단계를 설명하기 위한 파형도들이며, 도5a~5c는 입력 클록과 출력 클록의 위상차가 작아진 위상 고정의 마지막 단계를 설명하기 위한 파형도들 이다.
본 발명의 차지 펌프 위상 고정 루프는 입력 클록과 출력 클록의 위상차에 따라서 적응적으로 동작하는 것을 그 특징으로 한다. 따라서, 이와 같이 위상 고정의 단계별로 분리된 도면들을 이용하여 입력 클록과 출력 클록의 위상차가 큰 경우와 입력 클록과 출력 클록의 위상차가 작은 경우의 동작이 설명된다.
먼저, 입력 클록의 위상이 출력 클록의 위상에 대해 충분히 빠른 경우, 즉, 위상차가 큰 경우를 가정한다.
도4a는 이러한 경우에 있어서 위상 검출기(220)의 UP 신호(221)와 DOWN 신호(222)의 상태를 도시한 파형도이다. 도4a에 보여지듯이 UP 신호는 넓은 폭(401)의 활성화상태를 가지며, DOWN 신호는 비활성화상태에 머물러 있게 된다.
UP 신호가 비활성화상태에 있는 구간(402)에서 논리곱 게이트(306)의 출력은 비활성화상태가 되므로, PMOS 트랜지스터(310)는 턴온(turn-on)되고 패스트 록킹 UP 전압(Fast Locking UP; 이하 FLU 전압; 343)은 전원 전압의 레벨로 프리 차지(pre-charge)된다. 이때 FLU 전압(343)을 제어 전극으로 인가받는 PMOS 트랜지스터(335)는 FLU 전압(343)에 의해 그 턴온 강도가 조절되므로, PMOS 트랜지스터(335)에 직렬로 연결되어 있고 다이오드 연결된(diode-connected) NMOS 트랜지스터(337)의 제어 전극 전압인 패스트 록킹 DOWN 전압(Fast Locking Down; 이하 FLD 전압; 344)은 FLU 전압(343)에 대칭적인 형태를 가지면서 변화된다. 도4b는 이러한 UP 신호(221)의 변화에 따른 FLU 전압(343)과 FLD 전압(344)의 변화를 보여주는 파형도이다.
이러한 프리 차지 상태에서 UP 신호(221)가 활성화상태가 되면 UP 신호(221)에 의해 스위칭되는 스위치(341)가 닫힌 상태가 된다. 한편 논리곱 게이트(306)의 출력은 활성화상태가 되므로 NMOS 트랜지스터(320)가 턴온되면서 전류원(325)과 바이어스 커패시턴스(330)를 통해 전류가 흐르면서 FLU 전압(343)은 떨어지기 시작한다.
FLU 전압(343)이 떨어지면서 FLU 전압이 제어 전극에 인가되는 PMOS 트랜지스터(336)는 턴온되기 시작하면서 제 2 전류 경로(347)를 통하여 전원 전압으로부터 전류를 루프 필터로 출력한다.
도4c는 제 1 차지 펌프회로(350)가 UP신호가 활성화된 상태와 비활성화된 상태에서 전류원(355)이 흐르게 하는 전류를 루프필터로 전달하는 것을 도시한 파형도이다. 도4d는 제 2 차지 펌프회로(300)가 UP 신호가 활성화된 상태와 비활성화된 상태에서 FLU 전압에 의해 제어되는 PMOS 트랜지스터(336)가 조절하는 전류가 루프 필터로 출력되는 것을 도시한 파형도이다. 따라서 상기 도4c에서 보여지는 제 1 차지 펌프 회로(350)가 출력하는 전류와 상기 도4d에서 보여지는 제 2 차지 펌프 회로(300)가 출력하는 전류가 함께 루프 필터로 공급된다. 일반적으로 제 2 차지 펌프가 출력하는 전류는 제 1 차지 펌프가 출력하는 전류, 즉 제 1 전류원들(355,356)의 전류에 비해서 대전류를 흐르게 하여 록킹 타임을 줄일 수 있도록 한다. 본 실시예에서는 제 2 전류원의 전류량이 제 1 전류원의 전류량에 비해서 2 내지 3배가 되도록 설계된 경우를 예시하고 있다.
다음으로, 출력 클록의 위상이 입력 클록의 위상에 대해 충분히 빠른 경우를 가정한다. 상기 언급한 바와 같이 FLD 전압(344)이 FLU 전압(343)에 대칭적으로 변화하기 때문에 입력 클록에 비해 출력 클록의 위상이 앞서는 경우, 즉, DOWN 신호(222)가 활성화되고, UP 신호(221)가 비활성화되는 상태에 있는 경우의 회로 동작도 상기 동작과 동일하게 유추하여 해석이 가능하다.
DOWN 신호가 비활성화되는 구간에서는 FLU 전압(343)이 전원 전압 레벨로 프리 차지되므로, 대칭적으로 FLD 전압(344)은 접지 전압의 레벨로 떨어지게 된다. 반대로, DOWN 신호가 활성화되는 구간에서는 FLU 전압(343)이 전류원(325)과 바이어스 커패시터(330)를 통해 전류가 흐르면서 FLU 전압(343)이 떨어지게 되므로 대칭적으로 FLD 전압(344)은 상승하게 된다.
FLD 전압(344)이 상승하면서 NMOS 트랜지스터(338)는 턴온되기 시작하면서 제 2 전류 경로(347)를 통하여 루프 필터로부터 전류를 끌어온다. 이 경우에도 입력 클록의 위상이 출력 클록의 위상에 대해 충분히 빠른 경우와 마찬가지로 제 1 차지 펌프 회로(350)와 제 2 차지 펌프 회로(300)에서 동시에 대 전류를 루프 필터로부터 인입하므로 루프 필터의 출력단 전압(365)은 빠른 속도로 떨어지게 된다.
지금까지는 입력 클록의 위상과 출력 클록의 위상의 차이가 충분히 큰 위상 고정의 초기 단계의 제 2 차지 펌프의 동작을 살펴보았으나, 입력 클록의 위상과 출력 클록의 위상의 차이가 작은 위상 고정의 마지막 단계의 제 2 차지 펌프의 동작을 살펴본다.
먼저, 입력 클록의 위상이 출력 클록의 위상에 대해 작은 위상차만큼을 가지 면서 빠른 경우를 가정한다.
도5a는 이러한 경우의 위상 검출기(220)의 UP 신호(221)와 DOWN 신호의 출력(222)을 도시한 파형도이다. 도4a와 도5a를 비교해보면 도4a에서 보여진 UP 신호와는 달리 도5a에서의 UP 신호는 좁은 폭(501)의 활성화상태만을 가지며, DOWN 신호는 비활성화상태에 머물러 있음을 알 수 있다.
UP 신호가 비활성화상태(502)에 있는 구간에서 논리곱 게이트(306)의 출력은 비활성화상태가 되므로, PMOS 트랜지스터(310)는 턴온되고 FLU 전압은 전원 전압의 레벨로 프리 차지된다. 이때 FLU 전압(343)이 제어 전극에 인가되는 PMOS 트랜지스터(335)는 FLU 전압(343)에 의해 그 턴온 강도가 조절되므로, PMOS 트랜지스터(335)에 직렬로 연결되어 있고 다이오드 연결된(diode-connected) NMOS 트랜지스터(337)의 제어 전극 전압인 FLD 전압(344)은 FLU 전압(343)에 대칭적인 형태를 가지면서 변화된다. 도5b는 이러한 UP 신호(221)의 변화에 따른 FLU 전압(343)과 FLD 전압(344)의 변화를 보여주는 파형도이다.
이러한 프리 차지 상태에서 UP 신호(221)가 활성화상태가 되면 UP 신호(221)에 의해 스위칭되는 스위치(341)가 닫힌 상태가 된다. 한편 논리곱 게이트(306)의 출력은 활성화상태가 되므로 NMOS 트랜지스터(320)가 턴온되면서 전류원(325)과 바이어스 커패시터(330)를 통해 전류가 흐르면서 FLU 전압(343)은 떨어지게 된다.
FLU 전압(343)이 떨어지면서 PMOS 트랜지스터(336)는 턴온되기 시작하면서 제 2 전류 경로(347)를 통하여 루프 필터로 전류를 출력한다. 그러나, 이 경우에 있어서는, 입력 클록과 출력 클록의 위상차가 충분히 커서 도4a의 UP신호가 넓은 활성화 상태 구간(401)을 가지는 경우와는 달리, 도5a에서 보여지는 바와 같이 UP 신호의 활성화 상태 구간(501)의 폭이 좁다. 따라서, FLU 전압(343)이 충분히 떨어지기 전에 UP 신호가 활성화 상태에서 비활성화 상태로 다시 전환되므로, FLU 전압(343)에 의해 턴온 강도가 조절되는 PMOS 트랜지스터(336)를 약하게 턴온시킨 상태에 이르렀다가 다시 턴오프 상태로 돌아가게 한다. 도5c는 이런 동작을 통해서 제 2 차지 펌프(300)로부터 루프 필터로 전달되는 전류량을 도시한 파형도이다. 도4d에서 보여진 입력 클록의 위상이 출력 클록의 위상에 대해 큰 위상차를 가진 경우에 제 2 차지 펌프(300)가 출력하는 전류에 비해서 상대적으로 미약한 전류만이 루프 필터로 전달됨을 알 수 있다.
다음으로, 출력 클록의 위상이 입력 클록의 위상에 대해 작은 위상차만큼을 가지면서 빠른 경우를 가정한다. 상기 언급한 바와 같이 FLD 전압(344)이 FLU 전압(343)에 대칭적으로 변화하기 때문에 입력 클록에 비해 출력 클록의 위상이 앞서는 경우, 즉, DOWN 신호(222)가 활성화되고, UP 신호(221)가 비활성화되는 상태에 있는 경우의 회로 동작도 상기 동작과 동일하게 유추하여 해석이 가능하다.
DOWN 신호가 비활성화되는 구간에서는 FLU 전압(343)이 전원 전압 레벨로 프리 차지되므로, 대칭적으로 FLD 전압(344)은 접지 전압의 레벨로 떨어지게 된다. 반대로, DOWN 신호가 활성화되는 구간에서는 FLU전압(343)이 전류원(325)과 바이어스 커패시턴스(330)를 통해 전류가 흐르면서 FLU 전압(343)이 떨어지게 되는 것과 대칭적으로 FLD 전압(344)은 상승하게 된다.
FLD 전압(344)이 상승하면서 NMOS 트랜지스터(338)는 턴온되기 시작하면서 제 2 전류 경로(347)를 통하여 루프 필터로부터 전류를 끌어온다.
그러나, 이 경우에 있어서도, 입력 클록과 출력 클록의 위상차가 충분히 클 경우에 DOWN 신호가 넓은 활성화 상태 구간을 가지는 것과는 달리, DOWN 신호의 활성화 상태 구간의 폭이 좁게 된다. 따라서, FLD 전압(343)이 충분히 상승하기 전에 DOWN 신호가 활성화 상태에서 비활성화 상태로 전환되므로, FLD 전압(343)에 의해 턴온 강도가 조절되는 NMOS 트랜지스터(338)를 약하게 턴온시킨 상태에 이르렀다가 다시 턴오프 상태로 돌아가게 한다. 따라서 이 경우에는 제 2 차지 펌프는 미약한 전류만을 루프 필터로부터 끌어오게 된다.
이와같이 제 2 차지 펌프 회로는 UP 신호와 DOWN 신호의 펄스 폭과 바이어스 커패시터에 의해서 FLU 전압과 FLD 전압이 증가 또는 감소하는 것을 이용하여 전류의 개폐 강도를 조절한다. 따라서, 제 2 차지 펌프의 전류 스위칭 소자인 PMOS 트랜지스터(336)와 NMOS 트랜지스터(338)의 문턱 전압(threshold voltage)을 적절히 선택하여 전류의 개폐 강도가 발명의 목적에 맞게 조절되도록 할 필요가 있다. 바람직하게는 PMOS 트랜지스터(336)의 문턱전압은 고 전원 전압과 접지 전압 또는 고 전원 전압과 저 전원 전압간의 전압차의 3분의 2 정도를 접지 전압 또는 저 전원 전압에 더한 값으로 선택하고, NMOS 트랜지스터의 문턱전압은 고 전원 전압과 접지 전압 또는 고 전원 전압과 저 전원 전압간의 전압차의 3분의 1 정도를 접지 전압 또는 저전원전압에 더한 값을 선택한다.
도6a와 도6b는 본 발명의 패스트 록킹 차지 펌프 위상 고정 루프의 록킹 타임 감소 효과를 보여주는 시뮬레이션 파형도들이다. 종래 기술에서 이미 언급한 바 와 같이 전압 제어 발진기의 제어 전압이 실질적으로 고정된 값으로 유지되는 시점까지 걸리는 시간이 록킹 타임이다. 도6a는 본 발명의 패스트 록킹 기능을 인에이블시킨 상태, 즉, EN신호를 인에이블로 설정한 상태에서 록킹 타임을 측정한 결과를 보여주는 파형도이다. 도6b는 본 발명의 패스트 록킹 기능을 디스에이블시킨 상태, 즉, EN신호를 디스에이블로 설정한 상태의 양 경우에 있어서의 록킹 타임을 측정한 결과를 보여주는 파형도이다.
본 시뮬레이션에 있어서, 소정의 목표 주파수를 발생하는데 필요한 전압 제어 발진기의 제어 전압이 0.78V이다. 도6a는 본 발명의 위상 고정 루프에서 패스트 록킹 기능을 인에이블시킨 상태에서의 록킹 타임을 측정한 파형도이다. 이 경우, 록킹 타임은 463usec로 측정된다. 반면에 도6b는 본 발명의 위상 고정 루프에서 패스트 록킹 기능을 디스에이블시킨 상태에서의 록킹 타임을 측정한 파형도이다. 이 경우에는 록킹 타임은 688usec로 측정된다. 따라서, 제안한 패스트 록킹 차지 펌프 위상 고정 루프에 의해서 록킹 타임은 기존 대비 32.7%가 감소되는 효과를 가져올 수 있다.
상기와 같은 본 발명에 따르면, 위상 고정의 초기 단계에는 입력 클록과 출력 클록의 위상차에 의해 전류량이 가변적으로 조절되는 대전류를 루프 필터로 출력하거나 인입하여 록킹 타임을 줄이면서, 위상 고정의 마지막 단계에서는 소전류만을 루프 필터로 출력하거나 인입하여 위상 고정의 정확성을 높이는 것이 가능한 적응적인 위상 고정 루프의 구성 및 동작이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 위상 검출기;
    상기 위상 검출기에 의하여 생성된 제1 및 제2 제어 신호들에 응답하여 제1 전류를 공급하는 제1 차지 펌프;
    바이어스 커패시터를 포함하고, 상기 위상 검출기에 의하여 생성된 상기 제1 및 제2 제어 신호들에 응답하여 제2 전류를 공급하는 제2 차지 펌프; 및
    상기 제1 및 제2 전류들을 공급받는 루프 필터를 포함하고,
    상기 바이어스 커패시터는 제1 및 제2 제어 신호들의 펄스 폭에 비례하도록 충전 또는 방전하여 상기 바이어스 커패시터의 일단의 전압에 상응하도록 상기 제2 전류를 제어하는 것을 특징으로 하는 위상 고정 루프.
  2. 제1항에 있어서, 상기 제2 차지 펌프는 제1 및 제2 스위칭 요소들을 더 포함하고,
    상기 제2 차치 펌프는 상기 제1 제어 신호가 활성화될 때, 상기 바이어스 커패시터를 충전하여 제1 제어 전압을 감소시키고, 상기 감소된 제1 제어 전압을 기초로 상기 제1 스위칭 요소를 오픈하여 상기 루프 필터의 전류량을 증가시키며,
    상기 제2 제어 신호가 활성화될 때, 상기 바이어스 커패시터를 충전하여 제2 제어 전압을 증가시키고, 상기 증가된 제2 제어 전압을 기초로 상기 제2 스위칭 요소를 오픈하여 상기 루프 필터의 전류량을 감소시키는 것을 특징으로 하는 위상 고정 루프.
  3. 제1항에 있어서, 상기 제2 차지 펌프는
    상기 바이어스 커패시터의 일단의 전압에 의해 제어되는 상기 제2 전류를 상기 루프 필터로 공급하는 제1 스위칭 요소;
    상기 바이어스 커패시터의 일단의 전압에 대칭되는 전압에 의해 제어되는 상기 제2 전류를 상기 루프 필터로 공급하는 제2 스위칭 요소;
    전원 전압 및 상기 제1 스위칭 요소와 직렬로 연결되고, 상기 제1 제어 신호에 반응하는 제3 스위칭 요소; 및
    접지 전압 및 상기 제2 스위칭 요소와 직렬로 연결되고, 상기 제2 제어 신호에 반응하는 제4 스위칭 요소를 포함하는 것을 특징으로 하는 위상 고정 루프.
  4. 제1항에 있어서, 상기 루프 필터는 제1 및 제2 입력 단자들과 저항을 포함하고,
    상기 루프 필터의 제1 및 제2 입력 단자들은 상기 저항의 양 단에 연결되어 있고, 상기 제1 입력 단자는 상기 제1 차치 펌프와 전기적으로 연결되어 있으며, 상기 제2 입력 단자는 상기 제2 차지 펌프와 전기적으로 연결되어 있는 것을 특징으로 하는 위상 고정 루프.
  5. 제4항에 있어서,
    상기 루프 필터로부터 출력된 전압을 기초로 발진하는(oscillating) 신호를 생성하는 전압 제어 발진기를 더 포함하는 것을 특징으로 하는 위상 고정 루프.
  6. 위상 검출기;
    상기 위상 검출기에 의하여 생성된 제1 및 제2 제어 신호들에 응답하여 제1 전류를 공급하는 제1 차지 펌프;
    바이어스 커패시터를 포함하고, 상기 위상 검출기에 의하여 생성된 상기 제1 및 제2 제어 신호들에 응답하여 제2 전류를 공급하는 제2 차지 펌프; 및
    상기 제1 및 제2 전류들을 공급받는 루프 필터를 포함하고,
    상기 바이어스 커패시터는 제1 및 제2 제어 신호들의 펄스 폭에 비례하도록 충전 또는 방전하여 상기 바이어스 커패시터의 일단의 전압에 상응하도록 상기 제2 전류를 제어하는 것을 특징으로 하는 위상 고정 루프를 포함하는 집적 회로 (Integrated Circuit).
  7. 제6항에 있어서, 상기 제2 차지 펌프는 제1 및 제2 스위칭 요소들을 더 포함하고,
    상기 제2 차치 펌프는 상기 제1 제어 신호가 활성화될 때, 상기 바이어스 커패시터를 충전하여 제1 제어 전압을 감소시키고, 상기 감소된 제1 제어 전압을 기초로 상기 제1 스위칭 요소를 오픈하여 상기 루프 필터의 전류량을 증가시키며,
    상기 제2 제어 신호가 활성화될 때, 상기 바이어스 커패시터를 충전하여 제2 제어 전압을 증가시키고, 상기 증가된 제2 제어 전압을 기초로 상기 제2 스위칭 요소를 오픈하여 상기 루프 필터의 전류량을 감소시키는 것을 특징으로 하는 집적 회로.
  8. 제6항에 있어서, 상기 제2 차지 펌프는
    상기 바이어스 커패시터의 일단의 전압에 의해 제어되는 상기 제2 전류를 상기 루프 필터로 공급하는 제1 스위칭 요소;
    상기 바이어스 커패시터의 일단의 전압에 대칭되는 전압에 의해 제어되는 상기 제2 전류를 상기 루프 필터로 공급하는 제2 스위칭 요소;
    제1 기준 전압 및 상기 제1 스위칭 요소와 직렬로 연결되고, 상기 제1 제어 신호에 반응하는 제3 스위칭 요소; 및
    상기 제1 기준 전압보다 낮은 제2 기준 전압 및 상기 제2 스위칭 요소와 직렬로 연결되고, 상기 제2 제어 신호에 반응하는 제4 스위칭 요소를 포함하는 것을 특징으로 하는 집적 회로.
  9. 제6항에 있어서, 상기 루프 필터는 제1 및 제2 입력 단자들과 저항을 포함하고,
    상기 루프 필터의 제1 및 제2 입력 단자들은 상기 저항의 양 단에 연결되어 있고, 상기 제1 입력 단자는 상기 제1 차치 펌프와 전기적으로 연결되어 있으며, 상기 제2 입력 단자는 상기 제2 차지 펌프와 전기적으로 연결되어 있는 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서,
    상기 루프 필터로부터 출력된 전압을 기초로 발진하는(oscillating) 신호를 생성하는 전압 제어 발진기를 더 포함하는 것을 특징으로 하는 집적 회로.
  11. 입력 클록과 출력 클록 사이의 위상 차를 기초로 UP 신호 및 DOWN 신호를 생성하는 단계;
    상기 UP 신호 및 상기 DOWN 신호를 기초로 제1 전류를 루프 필터에 공급하는 단계; 및
    상기 UP 신호 및 상기 DOWN 신호의 진폭에 비례하는 FLU (Fast Locking Up) 전압 및 FLD (Fast Locking Down) 전압을 조절하는 단계; 및
    상기 FLU 전압 및 상기 FLD 전압의 크기에 비례하는 제2 전류를 생성하여 상기 UP 신호 및 상기 DOWN 신호의 진폭을 기초로 상기 생성된 제2 전류를 상기 루프 필터에 공급하는 단계를 포함하는 위상 고정 방법.
  12. 제11항에 있어서, 상기 FLU 전압 및 상기 FLD 전압을 조절하는 단계는
    상기 UP 신호가 활성화될 때, 바이어스 커패시터를 충전하여 상기 FLU 전압을 감소시키는 단계; 및
    상기 DOWN 신호가 활성화될 때, 상기 바이어스 커패시터를 충전하여 상기 FLD 전압을 증가시키는 단계를 포함하는 것을 특징으로 하는 위상 고정 방법.
  13. 제12항에 있어서, 상기 제2 전류를 상기 루프 필터에 공급하는 단계는
    상기 UP 신호가 활성화될 때, 상기 감소된 FLU 전압에 상응하는 상기 제2 전류를 상기 루프 필터에 공급하여 상기 루프 필터의 전류를 증가시키는 단계; 및
    상기 DOWN 신호가 활성화될 때, 상기 증가된 FLD 전압에 상응하는 상기 제2 전류를 상기 루프 필터에 공급하여 상기 루프 필터의 전류를 감소시키는 단계를 포함하는 것을 특징으로 하는 위상 고정 방법.
  14. 제11항에 있어서,
    상기 루프 필터로부터 출력된 전압을 기초로 발진하는(oscillating) 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 위상 고정 방법.
KR1020040057107A 2004-07-22 2004-07-22 패스트 록킹이 가능한 차지 펌프를 이용한 위상 고정 루프및 그 동작 방법 KR100630336B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040057107A KR100630336B1 (ko) 2004-07-22 2004-07-22 패스트 록킹이 가능한 차지 펌프를 이용한 위상 고정 루프및 그 동작 방법
US11/178,629 US7292078B2 (en) 2004-07-22 2005-07-11 Phase locked loop integrated circuits having fast locking characteristics and methods of operating same
GB0515161A GB2416634B (en) 2004-07-22 2005-07-22 Phase locked loop integrated circuits having fast locking characteristics and methods of operating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040057107A KR100630336B1 (ko) 2004-07-22 2004-07-22 패스트 록킹이 가능한 차지 펌프를 이용한 위상 고정 루프및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20060008412A KR20060008412A (ko) 2006-01-26
KR100630336B1 true KR100630336B1 (ko) 2006-09-29

Family

ID=34976461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040057107A KR100630336B1 (ko) 2004-07-22 2004-07-22 패스트 록킹이 가능한 차지 펌프를 이용한 위상 고정 루프및 그 동작 방법

Country Status (3)

Country Link
US (1) US7292078B2 (ko)
KR (1) KR100630336B1 (ko)
GB (1) GB2416634B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7382178B2 (en) 2004-07-09 2008-06-03 Mosaid Technologies Corporation Systems and methods for minimizing static leakage of an integrated circuit
US7567133B2 (en) * 2006-04-06 2009-07-28 Mosaid Technologies Corporation Phase-locked loop filter capacitance with a drag current
KR100910863B1 (ko) * 2007-12-27 2009-08-06 주식회사 하이닉스반도체 차지 펌핑 회로와 이를 이용한 클럭 동기화 회로
TWI368398B (en) * 2008-03-05 2012-07-11 Tse Hsien Yeh Phase lock loop apparatus
KR101022414B1 (ko) * 2008-08-11 2011-03-17 (주)카이로넷 주파수 차이 검출 기반 고정 상태 검출기 및 이를 포함하는위상동기루프 회로
US8704566B2 (en) * 2012-09-10 2014-04-22 International Business Machines Corporation Hybrid phase-locked loop architectures
US9294104B2 (en) * 2014-07-16 2016-03-22 Intel Corporation Phase-locked loop circuit with improved performance
CN104378106B (zh) * 2014-10-15 2017-03-15 灿芯半导体(上海)有限公司 可编程锁相环锁定检测器及其锁相环电路
US9467154B2 (en) 2015-01-12 2016-10-11 Microchip Technology Incorporated Low power and integrable on-chip architecture for low frequency PLL
CN110635803A (zh) 2019-10-07 2019-12-31 珠海市一微半导体有限公司 一种基于电平宽度提取的锁相加速电路及锁相环系统

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4601061A (en) * 1984-07-02 1986-07-15 Motorola Inc. Automatic frequency control circuit having an equalized closed loop frequency response
DE58908860D1 (de) * 1989-07-25 1995-02-16 Siemens Ag Schaltungsanordnung zur Nachlaufsynchronisation.
US5339021A (en) * 1993-02-24 1994-08-16 Analog Devices, Inc. Cascaded resistance ladder attenuator network
US5424689A (en) * 1993-12-22 1995-06-13 Motorola, Inc. Filtering device for use in a phase locked loop controller
EP0671829B1 (en) * 1994-03-11 2006-06-28 Fujitsu Limited Clock regeneration circuit
JPH1098376A (ja) 1996-09-20 1998-04-14 Hitachi Ltd 位相同期ループ
US5774023A (en) * 1997-04-30 1998-06-30 Motorola, Inc. Adaptive phase locked loop system with charge pump having dual current output
GB2336482B (en) 1998-04-14 2000-06-07 Motorola Israel Ltd Phase lock loop and differential charge pump
US6329882B1 (en) * 1999-12-20 2001-12-11 Intel Corporation Third-order self-biased phase-locked loop for low jitter applications
US6417739B1 (en) * 2001-03-23 2002-07-09 Motorola, Inc. Loop filter
EP1282234A1 (en) * 2001-07-31 2003-02-05 Texas Instruments Incorporated Loop filter architecture
WO2004075414A1 (en) 2003-02-14 2004-09-02 Mcdonald James J Iii Circuitry to reduce pll lock acquisition time
US6922047B2 (en) * 2003-05-29 2005-07-26 Intel Corporation Startup/yank circuit for self-biased phase-locked loops
US6963232B2 (en) * 2003-08-11 2005-11-08 Rambus, Inc. Compensator for leakage through loop filter capacitors in phase-locked loops
AU2003267054A1 (en) 2003-09-06 2005-03-29 Semtech Neuchatel Sa Phase locked loop
US7019571B2 (en) * 2004-03-31 2006-03-28 Silicon Laboratories, Inc. Frequency synthesizer for a wireless communication system
US7091759B2 (en) * 2004-06-01 2006-08-15 Skyworks Solutions, Inc. Loop filter integration in phase-locked loops

Also Published As

Publication number Publication date
KR20060008412A (ko) 2006-01-26
GB2416634A (en) 2006-02-01
GB0515161D0 (en) 2005-08-31
US20060017476A1 (en) 2006-01-26
US7292078B2 (en) 2007-11-06
GB2416634B (en) 2006-11-15

Similar Documents

Publication Publication Date Title
US6586976B2 (en) Charge pump circuit for improving switching characteristics and reducing leakage current and phase locked loop having the same
JP4539977B2 (ja) 容量性チャージ・ポンプ
US7893725B2 (en) Delay locked loop circuit
US8306175B2 (en) Clock and data recovery circuit
US7292078B2 (en) Phase locked loop integrated circuits having fast locking characteristics and methods of operating same
US7719331B2 (en) PLL circuit
JPH09214338A (ja) Ｐｌｌ周波数シンセサイザ
KR20140140565A (ko) Ｐｌｌ 루프 필터 커패시터에 대한 커패시터 누설 보상
US8159275B2 (en) Phase-locked loop and bias generator
US6466069B1 (en) Fast settling charge pump
JP5153789B2 (ja) 遅延ロックループ／フェーズロックループにおける移相処理
US8786334B2 (en) Lock detection circuit and phase-locked loop circuit including the same
KR100840695B1 (ko) 차지 펌프 없는 위상 고정 루프 및 이를 포함하는 집적회로
KR100711103B1 (ko) 적응형 3상태 위상 주파수 검출기 및 검출방법과 이를이용한 위상동기루프
KR20100094859A (ko) 비대칭 전하 펌프 및 그것을 포함한 위상 동기 루프
KR20120012386A (ko) 락 검출 회로 및 이를 포함하는 위상 동기 루프
US6407596B1 (en) Apparatus and method for a clock period subdivider
US20060033554A1 (en) Charge pump circuit
JP4105087B2 (ja) 差動電荷ポンプ及び方法、並びにこれを利用した位相同期ループ及び方法
JP5975066B2 (ja) チャージポンプ回路及びｐｌｌ回路
KR101421379B1 (ko) 위상 고정 루프
JP2009200703A (ja) チャージポンプ回路およびｐｌｌ回路
JP2000036741A (ja) Ｐｌｌ回路
CN110011532B (zh) 电荷泵和锁相环
CN115051692B (zh) 一种宽电源范围的频率信号发生器及调频方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 14