JP5153789B2 - 遅延ロックループ/フェーズロックループにおける移相処理 - Google Patents
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Description
例示したチャージポンプにおいて、IMとINが等しい持続期間を有する場合について、クロックのデューティ・サイクルが50パーセントと仮定し、CLK_FB信号がCLK_REF信号に対して90度移相されていれば、IMとINは繰り返し、同じ持続期間の電流パルスとなる。
動作において、図示した位相検出器500によって生成されるPU及びPD信号は、これらの信号が供給されるチャージポンプの内部で、VCTRLノードキャパシタにクロック周期の半分の間だけ充電/放電動作を行わせる。位相検出器500のこの挙動は、Dフリップフロップ504、506、510及び512の動作が理解された時に明らかになるであろう。
上述したチャージポンプ電流のスケーリングによって、移相量の微細な調整を行う能力が提供されることが分かるであろう。また、もしIN及びIMがそれぞれ(N+1)*Iref及び(M+1)*Irefで表わされ、N及びMが電流ミラー比を表わす場合、下記の数式(2)で表わされる関係も成り立つ。
当業者には分かるように、チャージポンプ700を備えるシステムはまた、選択トランジスタ716、720、744及び746のどれかが導通または非導通になるように制御するイネーブル信号を供給するレジスタを有するメインコントローラを備えることができる。特に、そのようなメインコントローラのレジスタからのイネーブル信号のそれぞれは、ゲート726、728、756及び758の1つに印加され得る。図7の実施形態の他の例では、任意数の選択トランジスタ及び対応する二次スイッチングトランジスタを備えることができる。これらの選択トランジスタ及び対応する二次スイッチングトランジスタは、明示した選択トランジスタ及び二次トランジスタと同一の大きさにして、電流IM及びINの実質的に直線的なスケーリングを実現することができる。あるいは、これらのトランジスタを異なる大きさにして電流IM及びINの非直線的なスケーリングを実現することができる。さらに、イネーブル信号を任意数、任意に組み合わせてアクティブ論理レベルで駆動し、それらに対応する選択トランジスタをオンにすることができる。
前述したチャージポンプ電流のスケーリングによって、移相量の微細な調整を行う能力が提供されることが分かるであろう。また、もしIN及びIMがそれぞれ(N+1)*Iref及び(M+1)*Irefで表わされ、N及びMが電流ミラー比を表わす場合、下記の数式(4)で表わされる関係も成り立つ。
当業者には分かるように、チャージポンプ800を備えるシステムはまた、チャージポンプ800のソース部のM個の伝送ゲートが有効または不能となるように制御し、またチャージポンプ800のソース部のM個のプルアップトランジスタのどれかを導通または非導通となるように制御するイネーブル信号ep[M:0]及びepb[M:0]を供給するレジスタを有するメインコントローラを備えることができる。特に、そのようなメインコントローラのレジスタからのイネーブル信号のそれぞれは、伝送ゲート及び/またはプルアップ/プルダウントランジスタのゲートの少なくとも1つに印加され得る。同様のイネーブル信号を、チャージポンプ800のシンク部で同様な制御を行うために同様に供給することもできる。
Claims (38)
- アクティブ及びイナクティブ論理レベルを有するチャージアップ及びチャージダウン制御信号を遅延ロックループにおけるチャージポンプに供給する方法であって、前記チャージポンプは、前記チャージアップ制御信号の前記アクティブ論理レベルに応答してキャパシタンスを充電し、前記チャージダウン制御信号の前記アクティブ論理レベルに応答して前記キャパシタンスを放電させ、
基準クロック信号の第1エッジの検出に応答して、前記チャージダウン制御信号の前記イナクテティブ論理レベルを前記アクティブ論理レベルに変更する工程と、
前記第1エッジから180度未満内のフィードバッククロック信号のエッジの検出に応答して、前記チャージアップ制御信号の前記イナクティブ論理レベルを前記アクティブ論理レベルに変更し、前記チャージダウン制御信号の前記アクティブ論理レベルを前記イナクティブ論理レベルに変更する工程と、
前記基準クロック信号の前記第1エッジと次のエッジとの間の中間の時点における付加的な基準信号のエッジの通過の検出に応答して、前記チャージアップ制御信号の前記アクティブ論理レベルを前記イナクティブ論理レベルに変更し、前記チャージダウン制御信号を前記イナクティブ論理レベルのまま維持する工程と、
を備えた方法。 - 充電及び放電の両方が、前記時点と前記次のエッジとの間の期間不能にされる、請求項1に記載の方法。
- 前記チャージアップ制御信号の前記アクティブ論理レベルは論理ローであり、前記チャージアップ制御信号の前記イナクティブ論理レベルは論理ハイであり、前記チャージダウン制御信号の前記アクティブ論理レベルは論理ハイであり、前記チャージダウン制御信号の前記イナクティブ論理レベルは論理ローである、請求項1に記載の方法。
- 前記第1エッジ、前記次のエッジ、及び前記フィードバッククロック信号の前記エッジは立ち上がりエッジである、請求項1に記載の方法。
- 前記チャージポンプが定常状態の時に、前記基準クロック信号の1周期の4分の1の間で充電が起こり、前記1周期の別の4分の1の間で放電が起こる、請求項1に記載の方法。
- 前記基準クロック信号は、デューティ・サイクルが50パーセントのクロックであり、前記時点は、前記第1エッジの次に続く前記基準クロック信号の反対のエッジに対応する、請求項1に記載の方法。
- 前記付加的な基準信号は、前記基準クロック信号に対して180度移相されたタイミング信号を含み、前記時点は前記タイミング信号のエッジに対応する、請求項1に記載の方法。
- 請求項1に記載の方法を実行する回路要素を備えた位相検出器回路。
- 基準クロック信号を受信するとともに、前記基準クロック信号を遅延させてフィードバッククロック信号を供給する電圧制御遅延線と、
前記基準クロック信号、付加的な基準信号、及び前記フィードバッククロック信号を受信し、前記基準クロック信号の第1エッジに応答して、第1持続時間を有するチャージダウン制御信号を生成し、第1エッジから180度未満内で起こる前記フィードバッククロック信号のエッジに応答して、第2持続時間を有するチャージアップ制御信号を生成し、前記第1持続時間は、前記基準クロック信号の第1エッジと前記フィードバッククロック信号の前記エッジとの間の第1時間と同等であり、前記第2持続時間は、前記フィードバッククロック信号の前記エッジと、前記基準クロック信号の第1エッジ及び次のエッジとの間で起こる中間信号エッジとの間の第2時間と同等である、位相検出器と、
前記電圧制御遅延線によって前記基準クロック信号に付加される遅延量を選択するための可変バイアス電圧を供給するキャパシタを備えたループフィルタと、
少なくとも2つのスイッチングトランジスタを備え、前記スイッチングトランジスタの一方は前記チャージアップ制御信号に応答してオンに切り替えられた時に前記キャパシタに電流を加えさせ、前記スイッチングトランジスタの他方は、前記チャージダウン制御信号に応答してオンに切り替えられた時に、前記キャパシタから電流を取り除かせるチャージポンプと、
を備えた遅延ロックループ。 - 前記基準クロック信号の1周期の間において、前記チャージポンプは前記周期の半分の間不能にされている、請求項9に記載の遅延ロックループ。
- 前記スイッチングトランジスタの前記一方はPMOSトランジスタであり、前記スイッチングトランジスタの前記他方はNMOSトランジスタである、請求項9に記載の遅延ロックループ。
- 前記PMOSトランジスタ及び前記NMOSトランジスタのゲートは、前記チャージアップ及びチャージダウン制御信号をそれぞれ受信するように適合され、前記PMOSトランジスタは、前記チャージアップ制御信号が論理ローの時にオンに切り替わり、前記NMOSトランジスタは、前記チャージダウン制御信号が論理ハイの時にオンに切り替わる、請求項11に記載の遅延ロックループ。
- 前記チャージアップ制御信号は、前記フィードバッククロック信号の立ち上がりに応答して論理ハイから論理ローに遷移し、前記チャージダウン制御信号は前記基準クロック信号の立ち上がりに応答して論理ローから論理ハイに遷移する、請求項12に記載の遅延ロックループ。
- 前記チャージポンプが定常状態の時、前記基準クロック信号の周期中において、前記キャパシタは前記周期の4分の1の間充電され、前記周期の4分の1の間放電される、請求項9に記載の遅延ロックループ。
- 前記位相検出器は少なくとも4つのDフリップフロップを備える、請求項9に記載の遅延ロックループ。
- 前記クロック信号のそれぞれは、前記Dフリップフロップの少なくとも1つにクロック入力で受信される、請求項15に記載の遅延ロックループ。
- 第1及び第2論理レベルを有する、重複しないチャージアップ及びチャージダウン制御信号を供給する位相検出器回路であって、
第1制御信号を、基準クロック信号が検出されたときに前記第1論理レベルに駆動し、フィードバッククロック信号が検出されたときに前記第2論理レベルに駆動する第1検出回路であり、前記第1制御信号と相補関係にある第2制御信号を供給する第1検出回路と、
第3制御信号を、前記基準クロック信号が検出されたときに前記第1論理レベルに駆動し、位相シフトクロック信号が検出されたときに前記第2論理レベルに駆動する第2検出回路と、
前記第1制御信号、前記第2制御信号、及び前記第3制御信号を受信する論理回路であり、当該論理回路は、前記第1制御信号が前記第1論理レベルにあり、前記第2制御信号が前記第2論理レベルにあり、且つ前記第3制御信号が前記第1論理レベルにあるとき、前記チャージダウン制御信号及び前記チャージアップ制御信号を前記第1論理レベルに駆動し、当該論理回路は、前記第1制御信号が前記第2論理レベルにあり且つ前記第2制御信号が前記第1論理レベルにあることに応答して、前記チャージダウン制御信号及び前記チャージアップ制御信号を前記第2論理レベルに駆動し、前記チャージアップ制御信号は、前記第3制御信号が前記第2論理レベルにあり且つ前記第2制御信号が前記第1論理レベルにあることに応答して、前記第1論理レベルに駆動される、論理回路と、
を備えた位相検出器回路。 - 前記第1検出回路は、前記基準クロック信号及び前記フィードバッククロック信号のアクティブエッジを検出するエッジ作動型検出回路である、請求項17に記載の位相検出器回路。
- 前記基準クロック信号及び前記フィードバッククロック信号は、50%のデューティ・サイクルを有する、請求項18に記載の位相検出器回路。
- 前記基準クロック信号及び前記フィードバッククロック信号は、50%未満のデューティ・サイクルを有する、請求項18に記載の位相検出器回路。
- 前記第2検出回路は、前記基準クロック信号及び前記位相シフトクロック信号のアクティブエッジを検出するエッジ作動型検出回路である、請求項18に記載の位相検出器回路。
- 前記基準クロック信号、前記フィードバッククロック信号及び前記位相シフトクロック信号は、50%以下のデューティ・サイクルを有する、請求項21に記載の位相検出器回路。
- 前記第1検出回路は、
前記基準クロック信号が前記第1論理レベルにあることに応答して前記第1制御信号を前記第1論理レベルに駆動し、且つ前記第1制御信号を前記第2論理レベルに駆動するようにリセット可能である第1ラッチと、
前記フィードバッククロック信号が前記第1論理レベルにあることに応答して前記第1ラッチをリセットする第2ラッチであり、前記第1制御信号が前記第2論理レベルにあることに応答してリセット可能である第2ラッチと
を含む、請求項17に記載の位相検出器回路。 - 前記第1ラッチは、VDDに接続された入力と、前記基準クロック信号を受信するクロック入力と、前記第2ラッチの反転出力を受信するリセット入力と、前記第1制御信号を駆動する出力と、を有するDフリップフロップを含む、請求項23に記載の位相検出器回路。
- 前記第2ラッチは、VDDに接続された入力と、前記フィードバッククロック信号を受信するクロック入力と、前記第1制御信号を受信するリセット入力と、前記第1ラッチの前記リセット入力に結合された出力と、を有するDフリップフロップを含む、請求項24に記載の位相検出器回路。
- 前記第1検出回路は更に、前記第2ラッチの前記出力に接続されて前記反転出力を提供するインバータを含む、請求項25に記載の位相検出器回路。
- 前記第2ラッチの前記出力は前記反転出力を提供する、請求項25に記載の位相検出器回路。
- 前記第2検出回路は、
前記基準クロック信号が前記第1論理レベルにあることに応答して前記第3制御信号を前記第1論理レベルに駆動し、且つ前記第3制御信号を前記第2論理レベルに駆動するようにリセット可能である第1ラッチと、
前記位相シフトクロック信号が前記第1論理レベルにあることに応答して前記第1ラッチをリセットする第2ラッチであり、前記第3制御信号が前記第2論理レベルにあることに応答してリセット可能である第2ラッチと
を含む、請求項17に記載の位相検出器回路。 - 前記第1ラッチは、VDDに接続された入力と、前記基準クロック信号を受信するクロック入力と、前記第2ラッチの反転出力を受信するリセット入力と、前記第3制御信号を駆動する出力と、を有するDフリップフロップを含む、請求項28に記載の位相検出器回路。
- 前記第2ラッチは、VDDに接続された入力と、前記位相シフトクロック信号を受信するクロック入力と、前記第3制御信号を受信するリセット入力と、前記第1ラッチの前記リセット入力に結合された出力と、を有するDフリップフロップを含む、請求項29に記載の位相検出器回路。
- 前記第1検出回路は更に、前記第2ラッチの前記出力に接続されて前記反転出力を提供するインバータを含む、請求項30に記載の位相検出器回路。
- 前記第2ラッチの前記出力は前記反転出力を提供する、請求項30に記載の位相検出器回路。
- 前記位相シフトクロック信号は、前記基準クロック信号を180度位相シフトしたものである、請求項17に記載の位相検出器回路。
- 前記論理回路は、
前記第1制御信号を受信する第1入力と、前記第3制御信号を受信する第2入力と、前記チャージダウン制御信号を提供するインバータに接続された出力とを有する第1NANDゲートと、
前記第2制御信号を受信する第1入力と、前記第3制御信号を受信する第2入力と、前記チャージアップ制御信号を提供する出力とを有する第2NANDゲートと、
を含む、請求項17に記載の位相検出器回路。 - アクティブ及びイナクティブ論理レベルを有するチャージアップ及びチャージダウン制御信号を供給する方法であって、
基準クロック信号のアクティブエッジに応答して、前記チャージダウン制御信号を第1の論理レベルに駆動するステップと、
フィードバッククロック信号のアクティブエッジに応答して、前記チャージダウン制御信号を第2の論理レベルに駆動するステップと、
前記フィードバッククロック信号の前記アクティブエッジに応答して、前記チャージアップ制御信号を前記第2の論理レベルに駆動するステップと、
前記基準クロック信号に対して180度シフトされた位相シフトクロック信号のアクティブエッジに応答して、前記チャージアップ制御信号を前記第1の論理レベルに駆動するステップと、
を備えた方法。 - 前記基準クロック信号、前記フィードバッククロック信号及び前記位相シフトクロック信号は、パルス信号である、請求項35に記載の方法。
- 前記基準クロック信号、前記フィードバッククロック信号及び前記位相シフトクロック信号は、50%以下のデューティ・サイクルを有する、請求項36に記載の方法。
- 前記チャージダウン制御信号及び前記チャージアップ制御信号は、前記フィードバッククロック信号の前記アクティブエッジに応答して同時に前記第2論理レベルに駆動される、請求項35に記載の方法。
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