KR20080101723A - 튜닝 회로 및 방법 - Google Patents

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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

그 튜닝 전압을 설정하기 위한 튜닝 회로 및 방법. 튜닝 회로는 전압 제어 발진기에 결합된 루프 필터에 결합된 위상 주파수 검출기를 갖는다. 전압 제어 발진기의 출력 단자는 피드백 루프를 형성하기 위해 위상 주파수 검출기의 입력 단자에 결합된다. 스테이트 머신은 위상 주파수 검출기 및 전압 제어 발진기 사이에 결합된다. 스위치는 스테이트 머신의 출력 단자 및 루프 필터의 입력 단자 사이 또는 스테이트 머신의 출력 단자 및 전압 제어 발진기의 입력 단자 사이에 결합된다. 선택적으로, 비교기는 스테이트 머신의 입력 단지 및 루프 필터의 출력 단자 사이 또는 스테이트 머신의 입력 단자 및 위상 주파수 검출기의 출력 단자 사이에 결합된다.

Description

튜닝 회로 및 방법{TUNING CIRCUIT AND METHOD}
본 발명은 일반적으로 전자 회로에 관한 것으로, 특히, 전압 제어 발진기를 포함하는 전자 회로에 관한 것이다.
PLL(Phase Locked Loop) 시스템은 수신기, 이동 통신 시스템, GPS(Global Positioning Satellite) 시스템, 위성 수신기, 전기통신 시스템, 계장 시스템, 모뎀, 마이크로프로세서 등을 포함한 다양한 응용들에 사용된다. 전형적으로, PLL 시스템은 시스템의 동작 주파수를 조절하기 위한 VOC(Voltage Controlled Oscillator)를 포함한다. PLL은 기준 신호 및 피드백 신호를 이용하여 VOC의 출력 신호를 제어하여, 기준 신호의 주파수 및 위상과 매칭되는 주파수 및 위상에서 작동한다. VCO는 낮은 위상 노이즈 성능을 얻고 원하는 주파수에 록되게 하기 위해 낮은 이득을 가져야 한다. 비록 VCO가 원하는 주파수에 보통 록되지만, VCO의 입력 단자에서의 전압이 너무 높이 또는 너무 낮게 스큐(Skew)될 수 있어, PLL 시스템에서 기준 스퍼(Spur)들을 발생시킨다. 즉, 그것은 원하는 주파수에 록하기 위한 PLL 시스템의 능력을 감퇴시키는 PLL 기준 주파수에서의 계통적 지터(Systematic Jitter)를 야기시킨다.
따라서, 기준 스퍼의 발생을 감소시키는 PLL 시스템 및 방법을 갖는 것은 이점이 있다. PLL 시스템이 제조상의 비용적인 효과가 있다는 것이 또한 이점이다.
일반적으로, 본 발명은 VOC(Voltage Controlled Oscillator)에 입력되는 제어 또는 튜닝(Tuning) 전압, VTUNE을 센터링함으로써, PLL시스템에서의 기준 스퍼들의 발생을 감소시키기 위한 회로 및 방법을 제공한다. 실시 예에 따라, 기준 전압 VREF1이 VCO의 입력 단자에 나타나는 튜닝 전압 VTUNE을 과구동(Overdrive)시키는 데에 이용된다. 튜닝 전압 VTUNE은 VCO가 출력 전압 및 출력 주파수를 포함하는 출력 신호를 생성하게 한다. 출력 신호의 주파수는 정수 n으로 분배되어, 위상 주파수 검출기의 입력 단자에 전송된다. 위상 주파수 검출기는 루프 필터(Loop Filter)에 입력되는 프리-튜닝(Pre-tuning) 전압 VPUMP을 생성한다. 루프 필터는 VCO로하여금 출력 신호를 발생시키게 하는 튜닝 전압 VTUNE을 출력시킨다. 튜닝 전압 VTUNE은 커패시터들의 뱅크(Bank)에서 스위칭함으로써 즉, 커패시터들의 뱅크를 VCO 내의 LC 탱크(Tank) 회로와 병렬로 배치 또는 커패시터들의 뱅크를 스위칭 아웃시킴으로써 즉, VCO 내의 LC 탱크 회로로부터 커패시터들의 뱅크를 분리시킴으로써 조절된다. VCO는 n 회로에 의한 분배를 통해 위상 주파수 검출기로 전송되는 업데이트된 출력 신호를 발생시킨다. 일 실시 예에 따라, 기준 전압 VREF1은 대략적으로 록될 때 PLL 시스템으로부터 분리된다.
도 1은 본 발명의 실시 예에 따른 모놀리식(Monolithic) 집적 회로 공정을 이용하는 제조에 적합한 PLL 회로(10)의 블록도이다. PLL 회로(10)는 또한 PLL 시스템 또는 튜닝 회로라 한다. PLL 회로(10)는 스테이트 머신(State Machine: 16) 및 루프 필터(18)에 결합된 PFD(Phase Frequency Detector)를 포함한다. 전형적으로, PFD는 전하 펌프(14)에 결합되는 위상 에러 검출기(13)를 포함한다. 또한 LPF(Low Pass Filter)라 하는 루프 필터(18)는 VCO(Voltage Controlled Oscillator: 20)에 연결된다. 스테이트 머신(16)은 또한 VCO(20) 및 루프 필터(18)에 연결된 스위치(22)에 연결된다. VCO(20)는 분배기 회로(Divider Circuit: 24)를 통해 PFD(12)에 결합된다.
특히, PFD(12)는 주파수 fref2를 갖는 기준 신호 VREF2를 수신하기 위해 결합된 입력 단자(28) 및 분배기 회로(24)로부터 주파수 fdiv를 갖는 피드백 신호VFB 를 수신하기 위해 결합된 입력 단자(30)를 갖는다. PFD(12)는 스테이트 머신(16)의 입력 단자들(36 및 38) 및 전하 펌프(14)의 입력 단자들(40 및 42)에 각각 연결되는 출력 단자들(32 및 34)을 갖는다. 전하 펌프(14)의 입력 단자(45)는 루프 필터(18)의 입력 단자(48)에 연결된다. 스테이트 머신(16)의 출력 단자들(441, 442, …, 44m)은 VCO(20)의 각 입력 단자들(461, 462, …, 46m)에 연결되며 그리고 스테이트 머신(16)의 출력 단자(48)는 스위치(22)의 제어 단자(50)에 연결된다. VCO(20)는 스위칭 커패시터들의 하나 이상의 뱅크들(231-23m)에 결합되는 LC(Inductor-Capacitor) 탱크 회로(21)를 포함하며, 여기서 m은 정수이다. 예로서, 스위치(22)는 기준 전압 또는 전위 VREF1를 수신하기 위해 결합된 전류 이송 전극(52) 및 전하 펌프(14)의 출력 단자(45) 및 루프 필터(18)의 입력 단자(48)에 공통으로 결합된 전류 이송 전극(54)를 갖는 3 단자 스위치이다. 루프 필터(18)의 출력 단자(56)는 VCO(20)의 입력 단자(58)에 연결된다. VCO(20)의 출력 단자는 PLL 회로(10)의 출력 단자로서 제공된다. 비록 스위치(50)를 루프 필터(18) 앞에서 결합되는 것으로서 나타내었지만, 이것이 본 발명의 제한은 아니다. 예컨대, 전류 이송 전극(54)은 루프 필터(18)의 출력 단자(56) 및 VCO(20)의 입력 단자(58)에 공통으로 연결될 수 있다. 분배기 회로(24)는 VCO(20)의 출력 단자 및 PFD(12)의 입력 단자(30) 사이에 결합된다. 바람직하게는, 분배기 회로(24)는 n 회로에 의한 분할이며, 여기서 n은 사용자에 의해 선택된 정수이다.
도 2는 본 발명의 실시 예에 따른 PLL 회로(10)의 동작을 설명하는 흐름도이다. PLL 회로(10)의 파워 업 동안 또는 VCO(20)의 출력 주파수의 변경을 원할 때, 스테이트 머신(16)은 기준 전압 VREF1을 입력 단자(48)에 연결시키도록 스위치(22)를 설정한다. 기준 전압 VREF1의 입력 단자(48)로의 인가는 루프 필터(18)를 과구동시키 게 되어, 루프 필터(18)는 출력 단자(56: 도면 부호 66으로 표시된 상자에 나타냄)에 전압 VTUNE을 발생시킨다. 전압 VTUNE은 VCO(20)의 입력 단자(58)으로 전송된다. 전압 VTUNE에 응답하여, VCO(20)는 출력 단자(60)에 나타나는 출력 주파수 fout를 갖는 출력 신호 VOUT를 발생시킨다. 는 분배기 회로(24)의 입력 단자에 나타나며, 분배기 회로(24)는 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다. 분배기 회로(24)는 정수 n으로 주파수 fout를 분할하여, 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다. 따라서, 피드백 신호 VFB는 출력 신호 VOUT과 동일한 진폭을 대체적으로 가지나, 인자(factor) n에 의해 주파수 fout보다 작은 주파수 fdiv를 갖는다.
기준 주파수 fref2를 갖는 기준 신호 VREF2는 입력 단자(28)에 인가되며, 주파수 fdiv를 갖는 피드백 신호 VFB 는 입력 단자(30)에 피드백된다. 위상 에러 검출기(13)는 주파수 fref2를 피드백 주파수 fdiv과 비교하고, 출력 단자들(32 및 34)에 신호들 fref2과 fdiv 사이의 위상 차를 나타내는 위상 차 에러 신호(Differential Phase Error Signal)를 발생시킨다 (도면 부호 68로 표시된 상자에 나타냄). 위상 차 에러 신호는 전하 펌프(14)의 입력 단자들(40 및 42) 및 스테이트 머신(16)의 입력 단자들(36 및 38)에 각각 전송된다. 주파수들 fref2과 fdiv이 대략적으로 동위상인 경우, 위상 차 에러 신호는 대략적으로 제로(Zero)이며, 스테이트 머신(16)은 스위치(22)를 오픈(Open)시키기 위한 신호를 전송한다(도면 부호 76으로 표시된 상자에 나타냄). PLL 회로(10)는 일반 동작 모드이다(도면 부호 78로 표시된 상자에 나타냄).
비-제로 값을 갖는 또는 소정의 공차 이내가 아닌 즉, 주파수 fref2가 주파수 fdiv와 동일하지 않는 위상 에러 신호에 응답하여, 스테이트 머신(16)은 커패시터들의 한 뱅크에 스위칭 인(In) 또는 스위칭 아웃(Out)한다. 만일 주파수 fref2가 주파수 fdiv 보다 크다면, 스테이트 머신(16)은 VCO(20) 내의 커패시터들(231-23m) 중 하나를 스위칭 아웃시킨다. 즉, 스테이트 머신(16)은 LC 탱크 회로(21)로부터 커패시터들의 뱅크를 연결을 끊는다 (도면 부호 80으로 표시한 상자에 나타냄). 새로운 커패시터 구성에 응답하여, VCO(20)는 업데이트된 출력 주파수 fout를 갖는 업데이트된 출력 전압 VOUT 을 발생시킨다. 업데이트된 출력 전압 VOUT은 분배기 회로(24)의 입력에 나타나며, 분배기 회로(24)는 업데이트된 주파수 fdiv를 갖는 업데이트된 피드백 신호 VFB를 발생시킨다. 분배기 회로(24)는 정수 n으로 주파수 fout를 나눠, 주파수 fdiv를 갖는 피드백 신호 VFB 를 발생시킨다.
기준 주파수 fref2를 갖는 기준 신호 VREF2는 입력 단자(28)에 인가되고, 주파수 fdiv를 갖는 피드백 신호 VFB는 입력 단자(30)에 피드백되어, PFD(12)의 위상 에러 검출기(13)는 그들을 비교할 수 있으며 즉, 과정이 도면 부호(68)로 표시된 스 테이지(Stage)에서 계속 진행된다. 위상 에러 검출기(13)는 다시 주파수 fref2와 피드백 주파수 fdiv를 비교하고, 전하 펌프(14)의 입력 단자들(40 및 42) 및 스테이트 머신(16)의 입력 단자들(36 및 38)에 전송되는 위상 차 에러 신호를 발생시킨다. 주파수 fref2가 피드백 주파수 fdiv보다 여전히 대체적으로 큰 것 즉, 위상 에러 신호가 여전히 비-제로 값을 갖거나 또는 소정의 공차 내에 있지 않은 것에 응답하여, 스테이트 머신(16)은 VCO(20) 내의 커패시터들(231-23m)의 다른 한 뱅크를 스위칭 아웃시킨다(도면 부호 80으로 표시된 박스로 나타냄). 새로운 커패시터 구성은 VCO(20)가 업데이트된 출력 주파수 fOUT를 갖는 업데이트된 출력 전압 VOUT을 발생시키게 한다. 업데이트된 출력 전압 VOUT은 분배기 회로(24)의 입력 단자에 나타나며, 분배기 회로(24)는 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다. 주파수들 fref2 및 fdiv를 비교하고 커패시터들(231-23m)의 뱅크를 스위칭 아웃시키는 과정은 주파수들 fref2 및 fdiv이 대략 동일할 때까지 계속된다. 일단 주파수들 fref2 및 fdiv이 대략 동일해지면, 스테이트 머신(16)은 스위치(22)를 오픈시키기 위한 신호를 발생시킨다(도면부호 76으로 표시한 상자로 나타냄). 이어, PLL 회로(10)는 일반 동작 모드에 진입한다(도면 부호 78로 표시한 상자로 나타냄).
만일 주파수 fref2가 주파수 fdiv보다 낮다면, 스테이트 머신(16)은 VCO(20) 내의 커패시터들(231-23m)의 한 뱅크를 스위칭 인시킨다. 즉, 스테이크 머신(16)은 LC 탱크 회로(21)에 병렬로 캐패시터들의 뱅크를 위치시킨다(도면 부호 82로 표시한 상자로 나타냄). 새로운 커패시턴스 구성에 응답하여, VCO(20)는 업데이트된 출력 주파수 fOUT를 갖는 업데이트된 출력 전압 VOUT을 발생시킨다. 업데이트된 출력 전압 VOUT는 분배기 회로(24)의 입력에 나타나며, 분배기 회로(24)는 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다. 분배기 회로(24)는 정수 n으로 주파수 fOUT를 분배하여, 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다.
기준 주파수 fref2를 갖는 기준 신호 VREF2는 입력 단자(28)에 인가되고, 주파수 fdiv를 갖는 피드백 신호 VFB는 입력 단자(30)에 피드백되어, 위상 에러 검출기(13)는 그들을 비교할 수 있으며 즉, 과정이 도면 부호(68)로 표시된 스테이지(Stage)에서 계속 진행된다. 위상 에러 검출기(13)는 다시 주파수 fref2와 피드백 주파수 fdiv를 비교하고, 전하 펌프(14)의 입력 단자들(40 및 42) 및 스테이트 머신(16)의 입력 단자들(36 및 38)에 전송되는 위상 차 에러 신호를 발생시킨다. 주파수 fref2가 피드백 주파수 fdiv보다 대체적으로 작음 즉, 위상 에러 신호가 여전히 비-제로 값을 갖거나 또는 소정의 공차 내에 있지 않은 것에 응답하여, 스테이트 머신(16)은 VCO(20) 내의 커패시터들(231-23m)의 다른 뱅크를 스위칭 인시킨다(도면 부호 82로 표시된 박스로 나타냄). 새로운 커패시터 구성은 VCO(20)가 업데이트된 출력 주파수 fOUT를 갖는 업데이트된 출력 전압 VOUT 을 발생시키게 한다. 업데이트된 출력 전압 VOUT은 분배기 회로(24)의 입력 단자에 나타나며, 분배기 회로(24)는 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다. 주파수들 fref2 및 fdiv를 비교하고 커패시터들(231-23m)의 뱅크를 스위칭 인시키는 과정은 주파수들 fref2 및 fdiv이 대략 동일할 때까지 계속된다. 일단 주파수들 fref2 및 fdiv이 대략 동일해지면, 스테이트 머신(16)은 스위치(22)를 오픈시키기 위한 신호를 발생시키며(도면부호 76으로 표시한 상자로 나타냄), PLL 회로(10)는 일반 동작 모드에 진입한다(도면 부호 78로 표시한 상자로 나타냄).
도 3은 본 발명의 다른 실시 예에 따른 모놀리딕 집적 회로 공정을 이용하는 제조에 적합한 PLL 회로(100)의 블록도이다. PLL 회로(10)와 유사하게, 회로(100)는 또한 PLL 시스템 또는 튜닝 회로라 한다. PLL 회로(100)는 스테이트 머신(16) 및 루프 필터(104)에 결합된 PFD(Phase Frequency Detector: 102)를 포함한다. PLL 회로(100)는 PFD(102)가 전하 펌프를 포함하고 있지 않다는 점에서 PLL 회로(10)과 다르다. 또한 LPF(Low Pass Filter)라 하는 루프 필터(104)는 VCO(20)에 연결된다. 스테이트 머신(16)은 또한 VCO(20) 및 루프 필터(18)에 연결된 스위치(22)에 연결된다. VCO(20)는 분배기 회로(24)를 통해 PFD(102)에 결합된다. 특히, PFD(102)는 주파수 fref2를 갖는 기준 신호 VREF2를 수신하기 위해 결합된 입력 단자(28) 및 분배기 회로(24)로부터 주파수 fdiv를 갖는 피드백 신호VFB 를 수신하기 위해 결합된 입력 단자(30)를 갖는다. PFD(102)는 스테이트 머신(16)의 입력 단자들(36 및 38) 및 루프 필터(104)의 입력 단자들(106 및 108)에 각각 연결되는 출력 단자들(32 및 34)을 갖는다. 스테이트 머신(16)의 출력 단자들(441, 442, …, 44m)은 VCO(20)의 각 입력 단자들(461, 462, …, 46m)에 연결되며, 스테이트 머신(16)의 출력 단자(48)는 스위치(22)의 제어 단자(50)에 연결된다. VCO(20)는 스위칭 커패시터들의 하나 이상의 뱅크들(231-23m)에 결합되는 LC 탱크 회로(21)를 포함하며, 여기서 m은 정수이다. 스위치(22)의 전류 이송 전극(52)은 기준 전압 또는 전위 를 수신하기 위해 결합되며, 전류 이송 전극(54)은 VCO(20)의 입력 단자(58)에 연결된다. 비록 스위치(50)를 루프 필터(104) 뒤에 결합되는 것으로서 나타내었지만, 이것이 본 발명의 제한은 아니다. 예컨대, 전류 이송 전극(54)은 루프 필터(104)의 입력 단자(106 및 108)에 연결될 수 있다. VCO(20)의 출력 단자(60)는 PLL 회로(100)의 출력 단자로서 제공된다. 분배기 회로(24)는 VCO(20)의 출력 단자(60) 및 PFD(102)의 입력 단자(30) 사이에 결합된다.
도 4는 본 발명의 다른 실시 예에 따른 모놀리딕 집적 회로 공정을 이용하는 제조에 적합한 PLL 회로(180)의 블록도이다. PLL 회로들(10 및 100)과 유사하게, 회로(180)는 또한 PLL 시스템 또는 튜닝 회로라 한다. PLL 회로(180)는 스테이트 머신(200) 및 전하 펌프(192)에 결합된 PFD(182)를 포함한다. 전하 펌프(192)는 VCO(20)에 연결된 루프 필터(18)에 연결된다. 스테이트 머신(200)는 또한 VCO(20)에 연결된다. 비교기(208)는 출력 단자(56) 및 스테이트 머신(200)의 입력 단자(205) 사이에 연결된다. VCO(20)는 분배기 회로(24)를 통해 PFD(182)에 연결된 다. PFD(182)는 주파수 기준 신호 VREF2를 수신하기 위해 결합된 입력 단자(184) 및 분배기 회로(24)로부터 피드백 신호VFB 를 수신하기 위해 결합된 입력 단자(186)를 갖는다. 기준 신호 VREF2및 피드백 신호 VFB는 주파수들 fref2 및 fdiv를 각각 갖는다. PFD(182)는 스테이트 머신(200)의 입력 단자들(202 및 204) 및 전하 펌프(192)의 입력 단자들(194 및 196)에 연결되는 출력 단자들(188 및 190)을 각각 갖는다. 전하 펌프(192)의 출력 단자(198)은 루프 필터(18)의 입력 단자(48)에 연결된다. 스테이트 머신(200)의 출력 단자들(2061, 2062, …, 206m)은 VCO(20)의 각 입력 단자들(461, 462, …, 46m)에 연결된다. VCO(20)는 스위칭 커패시터들의 하나 이상의 뱅크들(231-23m)에 결합되는 LC 탱크 회로(21)를 포함하며, 여기서 m은 정수이다. 비교기(208)의 출력 단자(214)는 스테이트 머신(200)의 입력 단자(205)에 여결된다. 비교기(208)의 입력 단자(212)는 루프 필터(18)의 출력 단자(56)에 연결되며, 입력 단자(210)는 기준 전압 또는 전위 VREF3를 수신하기 위해 결합된다. 루프 필터(18)의 출력 단자(56)는 VCO(20)의 입력 단자(58)에 연결된다. VCO(20)의 출력 단자(60)는 PLL 회로(180)의 출력 단자로서 제공된다. 분배기 회로(24)는 VCO(20)의 출력 단자(60) 및 PFD(182)의 입력 단자(186) 사이에 결합된다. 바람직하게는, 분배기 회로(24)는 n 회로에 의해 분배되며, 여기서 n은 사용자에 의해 선택되는 정수이다.
도 5는 본 발명의 실시 예에 따른 PLL 회로(180)의 동작을 설명하는 흐름도(220)이다. PLL 회로(180)의 동작의 설명은 일반 동작 모드에서 PLL 회로(180)로 시작된다 (도면 부호 222로 표시된 박스로 나타냄). 기준 주파수 fref2를 갖는 기준 신호 VREF2는 입력 단자(184)에 인가되며, 주파수 fdiv를 갖는 피드백 신호 VFB 는 입력 단자(186)에 피드백된다. 위상 주파수 검출기(182)는 주파수 fref2를 피드백 주파수 fdiv과 비교하고, 출력 단자들(188 및 190)에 신호들 fref2과 fdiv 사이의 위상 차를 나타내는 위상 차 에러 신호를 발생시킨다. 위상 차 에러 신호는 전하 펌프(192)의 입력 단자들(194 및 196) 및 스테이트 머신(200)의 입력 단자들(202 및 204)에 각각 전송된다. 만일, 위상 에러 신호가 대략 제로 값을 갖는다면 즉, 신호들 VREF2및 VFB가 대략 동위상이라면, 전하 펌프(192)는 출력 전압 VPUMP를 발생시키며, 루프 필터(18)는 기준 전압 VREF3과 대략 동일한 출력 전압 VTUNE을 발생시킨다. 만일, 전압들 VTUNE 및 VREF3가 대략 동일하다면, 비교기(208)로부터의 출력 신호는 스테이트 머신(200)을 디스어블시킨다. 이러한 동작 모드에서, PLL 회로(180)는 록 또는 대략 록된다 (도면 부호 223으로 표시된 상자로 나타냄). PLL 회로(180)이 록되는 경우, 기준 신호 주파수 fref2 및 피드백 신호 주파수 fdiv 사이에 작은 위상 차가 존재할 수 있음을 이해해야 한다.
기준 전압 또는 전위 VREF3은 비교기(208)의 입력 단자(210)에 연결되며, 루프 필터(18)의 출력 단자(56)는 비교기(208)의 입력 단자(212)에 연결된다. 따라서, 루프 필터(18)는 튜닝 신호 VTUNE를 비교기(208)에 전송하며, 비교기(208)는 튜 닝 신호 VTUNE를 기준 전압 VREF3과 비교한다(도면 부호 224 로 표시한 상자로 나타냄).
비-제로 값을 갖거나 또는 소정의 공차 이내에 있지 않은 위상 차 에러 신호에 응답하여, 전하 펌프(192)는 그 출력 전압 VPUMP을 증가 또는 감소시킨다. 출력 전압 VPUMP가 변경하는 방향 즉, 증가 또는 감소는 주파수들 fref2 및 fdiv사이의 위상 관계에 의존한다. 전압 VPUMP은 루프 필터(18)에 입력되어, 출력 단자(56)에서 튜닝 전압 VTUNE을 발생시킨다. 만일 전압 VTUNE이 기준 전압 VREF3보다 크다면, 스테이트 머신(200)은 VCO(20) 내의 커패시터들(231-23m)의 한 뱅크를 스위칭 아웃시킨다. 즉, 스테이트 머신(200)은 LC 탱크 회로(21)로부터 커패시터들의 뱅크를 끊는다 (도면 부호 230으로 표시한 상자로 나타냄). 업데이트된 출력 전압 VOUT이 분배기 회로(24)의 입력에 나타나며, 분배기 회로(24)는 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다. 분배기 회로(24)는 정수 n으로 주파수 fout를 분배하여, 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다.
업데이트된 출력 전압 VOUT에 응답하여, 루프 필터(18)는 업데이트된 튜닝 전압 VTUNE을 발생시킨다. 만일, 업데이트된 튜닝 전압 VTUNE이 기준 신호 VREF3보다 훨씬 크다면, 스테이트 머신(200)은 VCO(20) 내의 커패시터들(231-23m)의 다른 뱅크를 스 위칭 아웃시킨다 (도면부호 230으로 표시한 상자로 나타냄). 업데이트된 튜닝 전압 VTUNE 및 새로운 커패시터 구성에 응답하여, VCO(20)는 업데이트된 출력 주파수 fout를 갖는 업데이트된 출력 전압 VOUT을 발생시킨다. 업데이트된 출력 전압 VOUT은 분배기 회로(24)의 입력 단자에 나타나며, 분배기 회로(24)는 업데이트된 주파수 fdiv를 갖는 업데이트된 피드백 신호 VFB를 발생시킨다. 신호들 VOUT, VPUMP, VTUNE, fout, VFB, 및 fdiv의 업데이트는 비교기(208)이 어떤 추가적인 비교를 수행하기 이전에 발생됨에 주지해야 한다. 주파수들 fref2 및 fdiv를 비교, 전압들 VPUMP, VTUNE, VFB을 업데이트 및 커패시터들(231-23m)의 뱅크를 스위칭 아웃시키는 과정은 튜닝 전압 VTUNE이 대략 적으로 기준 전압 VREF3과 동일할 때까지 계속된다. 한번, 전압들 VTUNE 및 VREF3이 대략적으로 같아지면, PLL 회로(180)는 록되고, 일반 동작 모드로 진입하기(도면 부호 222로 표시한 상자로 나타냄) 때문에 비교기(208)로부터의 출력 신호는 스테이트 머신(200)을 디스어블시킨다(도면 부호 228로 표시한 상자로 나타냄).
만일, 튜닝 전압 VTUNE이 기준 전압 VREF3보다 작다면, 스테이트 머신(202)은 VCO(20) 내의 커패시터들(231-23m)의 한 뱅크를 스위칭 인시킨다. 즉, 커패시터들의 뱅크를 LC 탱크 회로(21)와 병렬로 놓는다 (도면 부호 232로 표시된 박스로 나타냄). 튜닝 전압 VTUNE 및 새로운 커패시터 구성에 응답하여, VCO(20)는 업데이트된 주파수 fOUT를 갖는 업데이트된 출력 전압 VOUT을 발생시킨다. 업데이트된 출력 전압 VOUT이 분배기 회로(24)의 입력에 나타나며, 분배기 회로(24)는 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다. 분배기 회로(24)는 정수 n으로 주파수 fout를 분배하여, 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다.
기준 주파수 fref2를 갖는 기준 신호 VREF2는 입력 단자(184)에 인가되며, 주파수 fdiv를 갖는 피드백 신호 VFB는 입력 단자에 피드백되어, 위상 주파수 검출기(182)는 그들을 비교 즉, 도면 부호 224로 표시된 상자로 나타낸 스테이지에서 과정은 계속된다. 위상 주파수 검출기(182)는 다시 주파수 fref2와 피드백 주파수 fdiv를 비교하고, 전하 펌프(192)의 입력 단자들(194 및 196) 및 스테이트 머신(200)의 입력 단자들(202 및 204)에 전송되는 위상 차 에러 신호를 발생시킨다. 위상 에러 신호가 비-제로 값을 갖거나 또는 소정의 공차 내에 있지 않은 것에 응답하여, 전하 펌프(192)는 그 출력 전압 VPUMP를 증가시키거나 또는 감소시킨다. 출력 전압 VPUMP의 변경 방향 즉, 증가 도는 감소는 주파수들 fref2 and fdiv 사이의 위상 관계에 의존한다. 전압 VPUMP는 루프 필터(18)에 입력되어, 출력 단자(56)에서 튜닝 전압 VTUNE을 업데이트시킨다. 튜닝 전압 VTUNE의 업데이트는 다른 추가적인 비교들을 비교기(208)이 수행하기 이전에 발생됨에 주지해야 한다. 만일 튜닝 전압 VTUNE 이 여전히 기준 전압 VREF3보다 작다면, 스테이트 머신(200)은 VCO(20) 내의 커패시터들(231-23m)의 다른 한 뱅크를 스위칭 인시킨다 (도면 부호 232으로 표시된 박스로 나타냄). 전압 VOUT 및 새로운 커패시터 구성에 응답하여, VCO(20)는 업데이트된 출력 주파수 fOUT 를 갖는 업데이트된 출력 전압 VOUT 을 발생시킨다. 업데이트된 출력 전압 VOUT은 분배기 회로(24)의 입력 단자에 나타나며, 분배기 회로(24)는 주파수 fdiv를 갖는 피드백 신호 VFB를 발생시킨다. 신호들 VOUT, VPUMP, VTUNE, fout, VFB, fdiv, 및 VPUMP, VTUNE의 업데이트는 비교기(28)이 어떤 추가적인 비교를 수행하기 이전에 발생됨에 주지해야 한다. 주파수들 fref2 및 fdiv를 비교, 전압들 VPUMP, VTUNE, 및VFB의 업데이트 및 커패시터들(231-23m)의 뱅크를 스위칭 인시키는 과정은 전압 VTUNE이 대략 적으로 기준 전압 VREF3과 동일할 때까지 계속된다. 한 번, 전압들 VPUMP, VTUNE 및 VREF3이 대략적으로 같아지면, PLL 회로(180)는 록되고, 일반 동작 모드로 진입하기(도면 부호 222로 표시한 상자로 나타냄) 때문에, 비교기(208)로부터의 출력 신호는 스테이트 머신(200)을 디스어블시킨다(도면 부호 228로 표시한 상자로 나타냄).
비록 여기서 바람직한 실시 예들 및 방법들을 개시하였지만, 그러한 실시 예들 및 방법들의 변경들 및 변형들을 본 발명의 정신 및 범위로부터 벗어남이 없이 행할 수 있음을 당업자에게는 앞의 개시로부터 명백할 것이다. 본 발명은 첨부된 청구항들에 의해 청구된 범위 및 적용가능한 법률의 규칙들 및 원리들에 단지 한정되는 것으로 의도된다.
본 발명은 유사한 엘리먼트들에 유사한 도면 번호들을 표시한 첨부한 도면들과 연계하여, 다음의 상세한 설명의 독해로부터 보다 잘 이해할 수 있을 것이다:
도 1은 본 발명의 실시 예에 따른 PLL(Phase Locked Loop) 회로의 블록도이다;
도 2는 본 발명의 실시 예에 따른 도 1의 PLL(Phase Locked Loop) 회로를 동작시키는 흐름도이다;
도 3은 본 발명의 다른 실시 예에 따른 PLL(Phase Locked Loop) 회로의 블록도이다;
도 4는 본 발명의 다른 실시 예에 따른 PLL(Phase Locked Loop) 회로의 블록도이다; 및
도 5는 본 발명의 실시 예에 따른 도 4의 PLL(Phase Locked Loop) 회로를 동작시키는 흐름도이다.
설명의 단순 및 이해의 용이를 위해, 명백히 언급하지 않는다면, 다양한 도면들에서의 엘리먼트들은 반드시 일정한 비율로 도시되지는 않았다. 몇몇 예에서, 잘 알려진 방법들, 공정들, 부품들 및 회로들은 본 공개를 애매하게 하지 않게 하기 위해 상세히 설명하지는 않았다. 다음의 설명은 단지 본래 예시적이며, 본 서류의 공개 및 공개된 실시 예들의 용도들을 제한하려는 의도는 없다. 또한, 명칭, 기술 분야, 종래 기술, 또는 요약서를 포함하여, 앞의 본문에서 제시하고 있는 표현된 또는 함축된 원리에 의해 속박할 의도는 없다.

Claims (5)

  1. 제 1 및 제 2 입력 단자들을 및 제 1 및 제 2 입력 단자들을 가지며, 상기 제 1 입력 단자가 기준 신호를 수신하기 위해 결합되는 위상 주파수 검출기;
    입력 단자 및 출력 단자를 가지며, 상기 입력 단자가 상기 위상 주파수 검출기의 상기 제 1 출력 단자에 결합되는 루프 필터;
    제 1 및 제 2 입력 단자들 및 출력 단자를 가지며, 상기 제 1 입력 단자가 상기 루프 필터의 상기 출력 단자에 결합되는 전압 제어 발진기;
    입력 단자 및 출력 입력 단자를 가지며, 상기 입력 단자는 상기 전압 제어 발진기의 상기 출력 단자에 결합되며, 상기 출력 단자가 상기 위상 주파수 검출기의 상기 제 2 입력 단자에 결합되는 분배기 회로; 및
    제 1 및 제 2 입력 단자들 및 적어도 하나의 출력 단자를 가지며, 상기 제 1 및 제 2 입력 단자들이 상기 위상 주파수 검출기의 제 1 및 제 2 출력 단자들에 각각 결합되며, 상기 적어도 하나의 출력 단자의 제 1 출력 단자가 상기 전압 제어 발진기의 상기 제 2 입력 단자에 결합되는 스테이트 머신을 포함하는 튜닝 회로.
  2. 튜닝 전압을 발생시키며;
    출력 주파수를 갖는 출력 신호를 발생시키도록 발진기를 구동시키기 위해 상기 튜닝 전압을 이용하며;
    상기 출력 신호로부터 피드백 신호를 형성시키며, 상기 피드백 신호는 상기 출력 신호의 상기 출력 주파수와 상이한 주파수를 가지며;
    상기 피드백 신호의 상기 주파수를 기준 신호와 비교하며;
    상기 기준 주파수가 상기 피드백 신호의 상기 주파수 보다 빠른 경우, 커패시터들의 적어도 하나의 뱅크를 스위칭 아웃시키며; 및
    상기 기준 주파수가 상기 피드백 신호의 상기 주파수 보다 느린 경우, 커패시터들의 적어도 하나의 뱅크를 스위칭 인시키는 것을 포함하는 회로를 튜닝하는 방법.
  3. 제 2 항에 있어서, 상기 방법은
    상기 튜닝 전압을 발생시키기 위해 기준 전압을 이용하며; 및
    상기 기준 주파수가 상기 피드백 신호의 상기 주파수 보다 빠른 경우 커패시터들 중 적어도 하나의 뱅크를 스위칭 아웃시키거나, 또는 상기 기준 주파수가 상기 피드백 신호의 상기 주파수 보다 느린 경우 커패시터들 중 적어도 하나의 뱅크를 스위칭 인시킨 후,
    상기 피드백 신호의 상기 주파수를 업데이트시키며;
    상기 피드백 신호의 상기 업데이트 주파수를 상기 기준 주파수와 비교하며;
    상기 기준 주파수가 상기 피드백 신호의 상기 업데이트된 주파수보다 빠른 경우 커패시터들의 적어도 하나의 뱅크를 스위칭 아웃시키며; 및
    상기 기준 주파수가 상기 피드백 신호의 상기 업데이트된 주파수보다 느린 경우 커패시터들의 적어도 하나의 뱅크를 스위칭 인시키는 것을 더 포함하는 회로를 튜닝하는 방법.
  4. 튜닝 전압을 발생시키며;
    상기 튜닝 전압을 기준 전압과 비교하며;
    상기 튜닝 전압이 상기 기준 전압 보다 큰 경우 커패시터들의 한 뱅크를 스위칭 아웃시키며; 및
    상기 튜닝 전압이 상기 기준 전압 보다 작은 경우 커패시터들의 한 뱅크를 스위칭 인시키는 것을 포함하는 회로를 튜닝하는 방법.
  5. 제 4 항에 있어서, 상기 방법은
    상기 튜닝 전압이 상기 기준 전압과 대략 동일한 경우 스테이트 머신을 디스어블시키며; 및
    상기 튜닝 전압이 상기 기준 전압 보다 큰 경우 커패시터들의 한 뱅크를 스위칭 아웃시시키거나 또는 상기 튜닝 전압이 상기 기준 전압 보다 작은 경우 상기 커패시터들의 한 뱅크를 스위칭 인시킨 후,
    상기 튜닝 전압을 업데이트시키며;
    상기 업데이트된 튜닝 전압을 상기 기준 전압과 비교하며;
    상기 업데이트된 튜닝 전압이 상기 기준 전압 보다 큰 경우 커패시터들의 다른 뱅크를 스위칭 인하거나 또는 상기 업데이트된 튜닝 전압이 상기 기준 전압 보다 작은 경우 커패시터들의 다른 뱅크를 스위칭 아웃시키는 것을 더 포함하는 회로를 튜닝하는 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2659589A4 (en) * 2010-12-29 2015-01-21 Ericsson Telefon Ab L M FREQUENCY PHASE DETECTION METHOD
US10534025B2 (en) * 2017-06-12 2020-01-14 Qualcomm Incorporated Phase frequency detector linearization using switching supply
US11959995B2 (en) * 2020-08-07 2024-04-16 Stmicroelectronics S.R.L. Phase-locked loop circuit, corresponding radar sensor, vehicle and method of operation

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6308055B1 (en) * 1998-05-29 2001-10-23 Silicon Laboratories, Inc. Method and apparatus for operating a PLL for synthesizing high-frequency signals for wireless communications
US6574288B1 (en) * 1998-05-29 2003-06-03 Silicon Laboratories Inc. Method and apparatus for adjusting a digital control word to tune synthesized high-frequency signals for wireless communications
US6178074B1 (en) * 1998-11-19 2001-01-23 International Business Machines Corporation Double tunnel junction with magnetoresistance enhancement layer
JP2001100257A (ja) * 1999-10-01 2001-04-13 Canon Inc 液晶素子
US6404289B1 (en) * 2000-12-22 2002-06-11 Atheros Communications, Inc. Synthesizer with lock detector, lock algorithm, extended range VCO, and a simplified dual modulus divider
US6621362B2 (en) * 2001-05-18 2003-09-16 Broadcom Corporation Varactor based differential VCO band switching
US6985708B2 (en) * 2002-06-12 2006-01-10 Broadcom, Corp. Linearized fractional-N synthesizer having a gated offset
EP1460762B1 (en) * 2003-03-18 2008-11-05 Texas Instruments Incorporated High-speed, accurate trimming for electronically trimmed VCO
EP1583221A1 (en) * 2004-03-31 2005-10-05 NEC Compound Semiconductor Devices, Ltd. PLL frequency synthesizer circuit and frequency tuning method thereof
US7590387B2 (en) * 2005-03-18 2009-09-15 Broadcom Corp. High accuracy voltage controlled oscillator (VCO) center frequency calibration circuit
US7358823B2 (en) * 2006-02-14 2008-04-15 International Business Machines Corporation Programmable capacitors and methods of using the same

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