CN109889193A - 抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路 - Google Patents

抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路 Download PDF

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沈文渊
穆晓华
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Abstract

本发明公开了一种抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，包括有源环路滤波模块或无源环路滤波模块，还包括谐振电路，所述谐振电路包括至少一个谐振单元，谐振单元的谐振频率为鉴相频率的整数倍，谐振单元一端接地，另一端并联在有源环路滤波模块或无源环路滤波模块的输出端上。本发明通过在有源环路滤波模块或无源环路滤波模块中嵌入谐振电路的方式，实现了抑制鉴相频率较小时锁相环的鉴相泄露杂散。

Description

抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路
技术领域
本申请涉及到锁相式频率合成技术领域，尤其涉及抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路。
背景技术
锁相式频率合成作为一种间接频率合成方法，广泛应用于雷达和通信领域，为雷达发射系统和电子接收系统提供跳频本振信号。经典的锁相环电路由鉴相器、环路滤波电路(包括有源环路滤波模块或无源环路滤波模块)和压控振荡器(VCO)组成，如图3所示。鉴相器通过对参考输入信号和反馈射频信号的相位比较，给出鉴相误差电压或电流，经环路滤波电路进行滤波处理后产生一个相对稳定的电压值来控制VCO的输出频率，最终使得反馈射频信号频率与输入参考信号频率完全同步而进入环路锁定状态，环路锁定后压控振荡器输出稳定的射频频率。
一般来说，锁相环电路中的环路滤波电路对鉴相泄露杂散的抑制与锁相环环路带宽相关，锁相环环路带宽越宽，抑制能力越弱，反之越强。而锁相环环路带宽一般由锁相环的鉴相频率决定，锁相环环路带宽值约为鉴相频率的1/10，锁相环环路带宽太宽会影响锁相环的稳定性，环路太窄会影响锁相环的跳频时间，因此在锁相环设计过程中不能无限制的为提高鉴相泄露杂散的抑制而收窄锁相锁相环环路带宽。
当鉴相频率较大时(一般为大于5MHz)，锁相环环路带宽可以设置为500KHz左右。由于鉴相泄露的杂散频谱偏离主信号较远，传统的环路滤波电路对鉴相泄露杂散有较好的抑制，容易做到75dBc以上。当鉴相频率较小时(小于2MHz)，传统环路滤波电路对鉴相泄露杂散抑制能力较弱，同时，在有跳频时间要求的场合，不能无限制的收窄锁相环环路带宽。因此传统的环路滤波电路不能有效的解决鉴相频率较小时的鉴相泄露杂散问题。
发明内容
针对现有技术存在的上述不足，本申请需要解决的问题是：如何抑制鉴相频率较小时锁相环的鉴相泄露杂散。
为解决上述技术问题，本申请采用了如下的技术方案：
一种抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，包括有源环路滤波模块或无源环路滤波模块，还包括谐振电路，所述谐振电路包括至少一个谐振单元，谐振单元的谐振频率为鉴相频率的整数倍，谐振单元一端接地，另一端并联在有源环路滤波模块或无源环路滤波模块的输出端上。
优选地，不同谐振单元的谐振频率不同。
优选地，不同谐振单元之间通过电阻进行隔离。
优选地，所述谐振电路包括两个谐振单元，两个谐振单元的谐振频率分别为鉴相频率的一倍和两倍。
优选地，还包括电阻R4及电阻R5，两个谐振单元分别为第一谐振单元和第二谐振单元，第一谐振单元包括电感L1及电容C4，第二谐振单元包括电感L2及电容C5，其中：电感L1一端通过电容C4接地，另一端通过电阻R4并联在有源环路滤波模块或无源环路滤波模块的输出端上，电感L2通过电容C5接地，另一端通过电阻R5并联在有源环路滤波模块或无源环路滤波模块的输出端上。
综上所述，本发明公开了一种抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，包括有源环路滤波模块或无源环路滤波模块，还包括谐振电路，所述谐振电路包括至少一个谐振单元，谐振单元的谐振频率为鉴相频率的整数倍，谐振单元一端接地，另一端并联在有源环路滤波模块或无源环路滤波模块的输出端上。本发明通过在有源环路滤波模块或无源环路滤波模块中嵌入谐振电路的方式，实现了抑制鉴相频率较小时锁相环的鉴相泄露杂散。
附图说明
为了使发明的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步的详细描述，其中：
图1所示为传统的锁相环中的有源环路滤波模块的电路图；
图2所示为本发明的抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路的一种具体实施方式的电路图；
图3所示为锁相环工作原理图；
图4所示为采用传统有源环路滤波器的杂散测试图；
图5所示为采用本发明的杂散优化电路测试的杂散测试图。
具体实施方式
下面结合附图对本申请作进一步的详细说明。
本发明公开了一种抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，包括有源环路滤波模块或无源环路滤波模块，还包括谐振电路，所述谐振电路包括至少一个谐振单元，谐振单元的谐振频率为鉴相频率的整数倍，谐振单元一端接地，另一端并联在有源环路滤波模块或无源环路滤波模块的输出端上。
本发明中，可以根据电感和电容串联产生谐振的原理，采用一个电感和一个电容组成谐振单元，谐振单元对外呈低阻抗，谐振单元的复阻抗为Z，其中：
令Im(Z)＝0，即可得到将ω＝2πf带入可得到
在实际使用过程中，电感的常用单位为uH，电容常用单位为pF，因此上式可以转换为：
上式中，f为谐振单元的谐振频率，ω为谐振单元的谐振角频率，L为谐振单元的电感值，C为谐振单元的电容值。
根据以上公式可以计算得到谐振频率对应的电感值和电容值，其中在对电感值和电容值取值时，由于电容值越大，其与有源环路滤波模块或无源环路滤波模块的电阻形成的RC积分越强，即增加的谐振单元对原环路滤波电路的影响也就越大，因此为减小谐振单元对原环路滤波电路本身的影响，电容值应越小越好，而对应的电感值则越大越好。锁相环鉴相泄露杂散是由于鉴相器分频产生，因此产生的杂散为鉴相频率的整数倍，为了对鉴相泄露杂散进行抑制，则谐振单元的谐振频率也应为鉴相频率的整数倍。
本发明通过在传统的有源环路滤波模块或无源环路滤波模块中加入谐振单元，通过谐振单元的作用改善环路对鉴相泄露杂散的抑制性能，特别是对鉴相频率较小(低于2MHz)的锁相环路，使谐振单元的谐振频率恰好落在鉴相泄露杂散处，进而优化锁相环的近端杂散，提高环路滤波电路的杂散抑制能力，改善锁相环输出信号的频谱质量。
具体实施时，不同谐振单元的谐振频率不同。
在本发明中，可以采用多个谐振单元进行多级级联，从而实现多个杂散点的并联抑制，此时，每个谐振单元的谐振频率均为鉴相频率的整数倍且每个谐振单元的谐振频率各不相同。
具体实施时，不同谐振单元之间通过电阻进行隔离。
不同的谐振单元之间通过电阻进行隔离，能够降低不同谐振单元之间的相互影响。
具体实施时，所述谐振电路包括两个谐振单元，两个谐振单元的谐振频率分别为鉴相频率的一倍和两倍。
锁相环鉴相泄露杂散是由于鉴相器分频产生，因此产生的杂散为鉴相频率的整数倍，其中，又主要以鉴相频率的一倍和两倍两个杂散频点的杂散抑制最差，因此，可以采用两级谐振单元并联的方式可以进行鉴相频率的一倍和两倍两个频点的杂散抑制。
具体实施时，还包括电阻R4及电阻R5，两个谐振单元分别为第一谐振单元和第二谐振单元，第一谐振单元包括电感L1及电容C4，第二谐振单元包括电感L2及电容C5，其中：电感L1一端通过电容C4接地，另一端通过电阻R4并联在有源环路滤波模块或无源环路滤波模块的输出端上，电感L2通过电容C5接地，另一端通过电阻R5并联在有源环路滤波模块或无源环路滤波模块的输出端上。
本发明中，每一级谐振单由一只电感和一只电容串联而成，电感的一端并联在有源环路滤波模块或无源环路滤波模块输出端，电感的另一端通过电容接地。
如图1所示，为附图1所示为一种典型的有源环路滤波模块的电路图，所述有源环路滤波模块，包括电容C1、电容C2、电容C3、电阻R1、电阻R2、电阻R3及运算放大器，其中，电阻R1的输入端与鉴相器的输出端CP相连，电阻R1的输入端还通过电容C1接地，电阻R1的输出端与运算放大器的反相输入端相连，电阻R1的输出端还与电阻R2的输入端相连，运算放大器的正向输入端与电压源Vref相连，运算放大器的输出端通过电容C2与电阻R2的输出端相连，运算放大器的输出端还与电阻R3的输入端相连，电阻R3的输出端通过电容C3接地，电阻R3的输出端与压控振荡器的输入端VT相连。
采用C波段的一个单环锁相环为例进行本发明的进一步详细说明，采用鉴相器为ADF4106BRU，鉴相器采用100MHz基准信号作为参考信号输入，环路滤波电路如图1所示的有源环路滤波模块，有源运算放大器采用AD8610AR，VCO采用HMC429LP4，输出频率为C波段4700MHz～4800MHz，频率步进1MHz，另外电源模块提供+5V给鉴相器和运算放大器供电，+3V给压控振荡器供电，+8V给运算放大器提供高电压(即Vref)。通过单片机程序给鉴相器发送LE、CLK和DATA三组SPI控制数据，控制数字鉴相器进行R预分频和反馈N分频。
根据输出频率步进1MHz的特点，锁相环采用1MHz鉴相，由于鉴相频率很低，有源环路滤波模块的电阻电容取值为：C1＝820pF,R1＝220Ω,R2＝22k,C2＝270p,R3＝1kΩ,C3＝270p.在此环路取值下测试环路鉴相泄露杂散，±Δ1MHz的杂散抑制为65dBc，±Δ2MHz的杂散抑制为85dBc，频谱仪测试如图4所示。
然后采用如图2所示的抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，在图1的有源环路滤波模块的基础上，两个谐振单元分别为第一谐振单元和第二谐振单元，第一谐振单元包括电感L1及电容C4，第二谐振单元包括电感L2及电容C5，其中：电阻R4的输入端作为谐振电路的输入端分别与电容C2及运算放大器的输出端相连，电阻R4的输出端依次通过电感L1及电容C4接地，电阻R4的输出端还与电阻R5的输入端相连，电阻R5的输出端依次通过电感L2及电容L5接地，电阻R5的输出端还作为谐振电路的输出端与电阻R3的输入端相连。电阻、电感和电容取值为：C1＝820pF,R1＝220Ω,R2＝22k,C2＝270p,R3＝1kΩ,C3＝270p，R4＝R5＝100Ω，L1＝33uH，C4＝680p，C5＝180p，L2＝33uH。在此环路取值下测试环路鉴相泄露杂散，±Δ1MHz的杂散抑制为85dBc，±Δ2MHz的杂散抑制优于100dBc，频谱仪测试如图5所示。相比于传统环路滤波电路鉴相杂散值优化了20dB。
最后说明的是，以上实施例仅用以说明本申请的技术方案而非限制，尽管通过参照本申请的优选实施例已经对本申请进行了描述，但本领域的普通技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离所附权利要求书所限定的本申请的精神和范围。

Claims (5)

1.一种抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，包括有源环路滤波模块或无源环路滤波模块，其特征在于，还包括谐振电路，所述谐振电路包括至少一个谐振单元，谐振单元的谐振频率为鉴相频率的整数倍，谐振单元一端接地，另一端并联在有源环路滤波模块或无源环路滤波模块的输出端上。
2.如权利要求1所述的抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，其特征在于，不同谐振单元的谐振频率不同。
3.如权利要求1所述的抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，其特征在于，不同谐振单元之间通过电阻进行隔离。
4.如权利要求2或3所述的抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，其特征在于，所述谐振电路包括两个谐振单元，两个谐振单元的谐振频率分别为鉴相频率的一倍和两倍。
5.如权利要求4所述的抑制低鉴相频率锁相环的鉴相泄露杂散的环路滤波电路，其特征在于，还包括电阻R4及电阻R5，两个谐振单元分别为第一谐振单元和第二谐振单元，第一谐振单元包括电感L1及电容C4，第二谐振单元包括电感L2及电容C5，其中：电感L1一端通过电容C4接地，另一端通过电阻R4并联在有源环路滤波模块或无源环路滤波模块的输出端上，电感L2通过电容C5接地，另一端通过电阻R5并联在有源环路滤波模块或无源环路滤波模块的输出端上。
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