CN116647232A - 一种提高跳频时间的频率源合成电路 - Google Patents
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Abstract
本发明公开了一种提高跳频时间的频率源合成电路，包括鉴相器，与鉴相器相连的参考时钟，与鉴相器的输出端CPo相连的环路滤波器，与环路滤波器相连用于提供回环频率的锁相环，自由端与锁相环中输出端的切换连接的单刀三掷射频开关，与单刀三掷射频开关的固定端相连的功分器，控制端分别与单刀三掷射频开关的自由端及鉴相器的控制输入端相连的控制电路，受控制电路控制的模拟开关电路，以及与模拟开关电路相连的LDO电路；其中，所述LDO电路连接外部的供电电源。本发明在基本不改变频率源体积的情况下，有效的提高了频率源跳频时间，能够获得宽频带、跳频时间快、体积小、低杂散的频率源。
Description
技术领域
本发明属于雷达通信技术领域，具体地说，是涉及一种提高跳频时间的频率源合成电路。
背景技术
现有的雷达系统中，电磁对抗日趋强烈，对雷达系统的干扰与反干扰能力、捕获与反捕获能力提出了更高的要求，要求雷达信号必须能十分快速地在不同频点进行跳跃，避免我方信号被捕获、被干扰。而雷达系统中的频率源模块是信号频率快跳输出的关键，其指标的好坏直接影响到系统的整体性能，与此同时，雷达系统还需要兼顾可靠性、相位噪声、杂散抑制等指标以提升通信质量。所以业界希望在雷达系统中能够稳定且高质量的实现快跳频率输出。
现有的频率源的实现方式有多种，包括锁相环（PLL）式频率源，直接数字频率合成（DDS）式频率源，PLL与DDS输出信号混频式频率源等。PLL的频率固有锁定时间较长，如图1所示，锁相环（ PLL）式频率源，电路简单，杂散抑制较好，但是输出宽带频率时，跳频时间在100～200uS之间。
DDS虽然信号建立时间短，但是受限于其工作原理，不能输出较为高频的信号，而且由于DDS内部的DAC（数模转换器）的非线性特征，导致输出杂散也非常多，影响信号质量。如图2所示，直接数字频率合成（ DDS）式频率源，电路比较简单，跳频时间快，但是杂散抑制较差，无法输出高频率、宽频带的信号。
而PLL与DDS输出信号混频式频率源跳频时间快，但频率合成方式结构复杂、体积大。如图3所示（其中，f1~f9表示通过相关器件的信号频率），PLL与DDS输出信号混频式频率源，能输出高频率、宽频带的接变频信号，但是杂散抑制差，体积大。
发明内容
本发明的目的在于提供一种提高跳频时间的频率源合成电路，主要解决传统频率源合成方案无法兼具的宽频带、跳频时间快、体积小的技术问题。
为实现上述目的，本发明采用的技术方案如下：
一种提高跳频时间的频率源合成电路，包括鉴相器，与鉴相器相连为鉴相器提供参考时钟信号的参考时钟，与鉴相器的输出端CPo相连的环路滤波器，与环路滤波器相连用于提供回环频率的由压控振荡器VCO1、压控振荡器VCO2、压控振荡器VCO3构成的锁相环，自由端与锁相环中的压控振荡器VCO1的输出端、压控振荡器VCO2的输出端、压控振荡器VCO3的输出端切换连接的单刀三掷射频开关，与单刀三掷射频开关的固定端相连且功分一路信号至鉴相器的射频输入端的功分器，控制端分别与单刀三掷射频开关的自由端及鉴相器的控制输入端相连的控制电路，受控制电路控制的模拟开关电路，以及与模拟开关电路相连用于为3个压控振荡器供电的LDO电路；其中，所述LDO电路连接外部的供电电源。
进一步地，在本发明中，所述环路滤波器包括正相输入端接入基准电压Vr、反相输入端经电阻R1与鉴相器的输出端CPo相连的运算放大器OP1，一端连接于鉴相器的输出端Cpo且另一端接地的电容C1，串联后连接于与运算放大器OP1的反相输入端与输出端之间的电阻R2、电容C3，连接于与运算放大器OP1的反相输入端与输出端之间的电容C2，一端与运算放大器OP1的输出端相连的电阻R3，以及一端均与电阻R3的另一端相连且另一端均接地的电容C4、电容C5、电容C6；其中，电阻R3、电容C4的公共端与压控振荡器VCO1的输入端相连；电阻R3、电容C5的公共端与压控振荡器VCO2的输入端相连；电阻R3、电容C6的公共端与压控振荡器VCO3的输入端相连。
进一步地，在本发明中，所述模拟开关电路采用单刀三掷开关构成，单刀三掷开关的固定端连接LDO电路的输出端及控制电路的一个输出端，单刀三掷开关的三个自由端分别连接压控振荡器VCO1的供电输入端Vcc1、压控振荡器VCO2的供电输入端Vcc2、压控振荡器VCO3的供电输入端Vcc3；且压控振荡器VCO1的供电输入端Vcc1还连接有接地的滤波电容C11，压控振荡器VCO2的供电输入端Vcc1还连接有接地的滤波电容C12，压控振荡器VCO3的供电输入端Vcc1还连接有接地的滤波电容C13。
进一步地，在本发明中，所述LDO电路由线性稳压器LDO及滤波电容C7、滤波电容C8、滤波电容C9、滤波电容C10构成，线性稳压器LDO一端连接外部输入电源、另一端连接单刀三掷开关的固定端，滤波电容C7、滤波电容C8连接于线性稳压器LDO的输入端并接地，滤波电容C9、滤波电容C10连接于线性稳压器LDO的输出端并接地；外部输入电源经滤波电容C7、滤波电容C8电容滤波后，经LDO线性稳压器后，再经滤波电容C9、滤波电容C10电容滤波，然后经模拟开关电路选择供电输入端Vcc1、供电输入端Vcc2、供电输入端Vcc3，分别为压控振荡器VCO1、压控振荡器VCO2、压控振荡器VCO3供电。
进一步地，在本发明中，所述滤波电容C11、滤波电容C12、滤波电容C13为容值为pF级的电容。
与现有技术相比，本发明具有以下有益效果：
本发明采用多个VCO组成输出宽带频率，每个VCO的调谐电压压差控制在4V之内，减小电压变化范围，从而提高了电压的升、降速度，从而提高跳频时间，跳频时间能控制在15～20uS之间，VCO可以选择裸芯，对锁相环的体积也能得到有效控制，从而使得本发明在基本不改变频率源体积的情况下，有效的提高了频率源跳频时间，能够获得宽频带、跳频时间快、体积小、低杂散的频率源。
附图说明
图1为现有技术中锁相环（ PLL）式频率源的结构示意图。
图2为现有技术中直接数字频率合成 （ DDS）式频率源的结构示意图。
图3为现有技术中PLL与DDS输出信号混频式频率源的结构示意图。
图4为本发明中的频率源的电路结构图。
具体实施方式
下面结合附图说明和实施例对本发明作进一步说明，本发明的方式包括但不仅限于以下实施例。
如图4所示，本发明公开的一种提高跳频时间的频率源合成电路，包括鉴相器，与鉴相器的参考时钟输入端REFin相连为鉴相器提供参考时钟信号的参考时钟，与鉴相器的输出端CPo相连的环路滤波器，与环路滤波器相连用于提供回环频率的由压控振荡器VCO1、压控振荡器VCO2、压控振荡器VCO3构成的锁相环，自由端与锁相环中的压控振荡器VCO1的输出端、压控振荡器VCO2的输出端、压控振荡器VCO3的输出端切换连接的单刀三掷射频开关，与单刀三掷射频开关的固定端相连且功分一路信号至鉴相器的射频输入端RFin的功分器，控制端分别与单刀三掷射频开关的自由端及鉴相器的控制输入端相连的控制电路，受控制电路控制的模拟开关电路，以及与模拟开关电路相连用于为3个压控振荡器供电的LDO电路；其中，所述LDO电路连接外部的供电电源。
在整个电路中，控制电路为鉴相器、模拟开关电路、射频开关提供控制信号。宽带压控振荡器的调谐电压范围太大，一般超出12V压差范围，最低频率与最高频率之间的跳变时，电压变化太大，电压的升、降速度慢，造成跳频时间在100～200uS之间，本实施例采用多个压控振荡器组成输出宽带频率，每个压控振荡器的调谐电压压差控制在4V之内，减小电压变化范围，从而提高了电压的升、降速度，从而提高跳频时间，跳频时间能控制在15～20uS之间，压控振荡器可以选择裸芯，对锁相环的体积也能得到有效控制。因此，本实施例有效的提高了频率源跳频时间。
在本实施例中，锁相环采用了3个压控振荡器，通过电压控制信号Vt1~Vt3控制压控振荡器的调谐端，实现信号的跳变。压控振荡器VCO1产生f1～f2频率，压控振荡器VCO2产生f2～f3频率，压控振荡器VCO3产生f3～f4频率；f1～f2频率、f2～f3频率、f3～f4频率经过射频开关合路产生f1～f4频率；f1～f4频率经功分器功分2路，1路为鉴相器提供回环频率，1路直接对外输出f1～f4频率。
在本实施例中，所述环路滤波器包括正相输入端接入基准电压Vr、反相输入端经电阻R1与鉴相器的输出端CPo相连的运算放大器OP1，一端连接于鉴相器的输出端Cpo且另一端接地的电容C1，串联后连接于与运算放大器OP1的反相输入端与输出端之间的电阻R2、电容C3，连接于与运算放大器OP1的反相输入端与输出端之间的电容C2，一端与运算放大器OP1的输出端相连的电阻R3，以及一端均与电阻R3的另一端相连且另一端均接地的电容C4、电容C5、电容C6；其中，电阻R3、电容C4的公共端与压控振荡器VCO1的输入端相连；电阻R3、电容C5的公共端与压控振荡器VCO2的输入端相连；电阻R3、电容C6的公共端与压控振荡器VCO3的输入端相连。
在本实施例中，所述模拟开关电路采用单刀三掷开关构成，单刀三掷开关的固定端连接LDO电路的输出端及控制电路的一个输出端，单刀三掷开关的三个自由端分别连接压控振荡器VCO1的供电输入端Vcc1、压控振荡器VCO2的供电输入端Vcc2、压控振荡器VCO3的供电输入端Vcc3；且压控振荡器VCO1的供电输入端Vcc1还连接有接地的滤波电容C11，压控振荡器VCO2的供电输入端Vcc1还连接有接地的滤波电容C12，压控振荡器VCO3的供电输入端Vcc1还连接有接地的滤波电容C13。射频开关选择f1～f2频率时，模拟开关电路选择供电输入端Vcc1，压控振荡器VCO2、压控振荡器VCO3的电源处于关闭状态，压控振荡器VCO2、压控振荡器VCO3无信号输出，有效的解决了3个VCO信号间串扰问题，同理控制f2～f3频率、f3～f4频率输出。
在本实施例中，所述LDO电路由线性稳压器LDO及滤波电容C7、滤波电容C8、滤波电容C9、滤波电容C10构成，线性稳压器LDO一端连接外部输入电源、另一端连接单刀三掷开关的固定端，滤波电容C7、滤波电容C8连接于线性稳压器LDO的输入端并接地，滤波电容C9、滤波电容C10连接于线性稳压器LDO的输出端并接地；外部输入电源经滤波电容C7、滤波电容C8电容滤波后，经LDO线性稳压器后，再经滤波电容C9、滤波电容C10电容滤波，然后经模拟开关电路选择供电输入端Vcc1、供电输入端Vcc2、供电输入端Vcc3，分别为压控振荡器VCO1、压控振荡器VCO2、压控振荡器VCO3供电。并且为了不影响压控振荡器的开关电时间，滤波电容C11、滤波电容C12、滤波电容C13选择容值为pF级的电容。
本发明采用多个VCO组成输出宽带频率，每个VCO的调谐电压压差控制在4V之内，减小电压变化范围，从而提高了电压的升、降速度，提高了跳频时间，使跳频时间能控制在15～20uS之间，VCO可以选择裸芯，对锁相环的体积也能得到有效控制。
上述实施例仅为本发明的优选实施方式之一，不应当用于限制本发明的保护范围，但凡在本发明的主体设计思想和精神上作出的毫无实质意义的改动或润色，其所解决的技术问题仍然与本发明一致的，均应当包含在本发明的保护范围之内。
Claims (5)
1.一种提高跳频时间的频率源合成电路，其特征在于，包括鉴相器，与鉴相器相连为鉴相器提供参考时钟信号的参考时钟，与鉴相器的输出端CPo相连的环路滤波器，与环路滤波器相连用于提供回环频率的由压控振荡器VCO1、压控振荡器VCO2、压控振荡器VCO3构成的锁相环，自由端与锁相环中的压控振荡器VCO1的输出端、压控振荡器VCO2的输出端、压控振荡器VCO3的输出端切换连接的单刀三掷射频开关，与单刀三掷射频开关的固定端相连且功分一路信号至鉴相器的射频输入端的功分器，控制端分别与单刀三掷射频开关的自由端及鉴相器的控制输入端相连的控制电路，受控制电路控制的模拟开关电路，以及与模拟开关电路相连用于为3个压控振荡器供电的LDO电路；其中，所述LDO电路连接外部的供电电源。
2.根据权利要求1所述的一种提高跳频时间的频率源合成电路，其特征在于，所述环路滤波器包括正相输入端接入基准电压Vr、反相输入端经电阻R1与鉴相器的输出端CPo相连的运算放大器OP1，一端连接于鉴相器的输出端Cpo且另一端接地的电容C1，串联后连接于与运算放大器OP1的反相输入端与输出端之间的电阻R2、电容C3，连接于与运算放大器OP1的反相输入端与输出端之间的电容C2，一端与运算放大器OP1的输出端相连的电阻R3，以及一端均与电阻R3的另一端相连且另一端均接地的电容C4、电容C5、电容C6；其中，电阻R3、电容C4的公共端与压控振荡器VCO1的输入端相连；电阻R3、电容C5的公共端与压控振荡器VCO2的输入端相连；电阻R3、电容C6的公共端与压控振荡器VCO3的输入端相连。
3.根据权利要求2所述的一种提高跳频时间的频率源合成电路，其特征在于，所述模拟开关电路采用单刀三掷开关构成，单刀三掷开关的固定端连接LDO电路的输出端及控制电路的一个输出端，单刀三掷开关的三个自由端分别连接压控振荡器VCO1的供电输入端Vcc1、压控振荡器VCO2的供电输入端Vcc2、压控振荡器VCO3的供电输入端Vcc3；且压控振荡器VCO1的供电输入端Vcc1还连接有接地的滤波电容C11，压控振荡器VCO2的供电输入端Vcc1还连接有接地的滤波电容C12，压控振荡器VCO3的供电输入端Vcc1还连接有接地的滤波电容C13。
4.根据权利要求3所述的一种提高跳频时间的频率源合成电路，其特征在于，所述LDO电路由线性稳压器LDO及滤波电容C7、滤波电容C8、滤波电容C9、滤波电容C10构成，线性稳压器LDO一端连接外部输入电源、另一端连接单刀三掷开关的固定端，滤波电容C7、滤波电容C8连接于线性稳压器LDO的输入端并接地，滤波电容C9、滤波电容C10连接于线性稳压器LDO的输出端并接地；外部输入电源经滤波电容C7、滤波电容C8电容滤波后，经LDO线性稳压器后，再经滤波电容C9、滤波电容C10电容滤波，然后经模拟开关电路选择供电输入端Vcc1、供电输入端Vcc2、供电输入端Vcc3，分别为压控振荡器VCO1、压控振荡器VCO2、压控振荡器VCO3供电。
5.根据权利要求4所述的一种提高跳频时间的频率源合成电路，其特征在于，所述滤波电容C11、滤波电容C12、滤波电容C13为容值为pF级的电容。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20230825 |
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| RJ01 | Rejection of invention patent application after publication |