CN1980064B - 锁相环指示器 - Google Patents

锁相环指示器 Download PDF

Info

Publication number
CN1980064B
CN1980064B CN2005101108601A CN200510110860A CN1980064B CN 1980064 B CN1980064 B CN 1980064B CN 2005101108601 A CN2005101108601 A CN 2005101108601A CN 200510110860 A CN200510110860 A CN 200510110860A CN 1980064 B CN1980064 B CN 1980064B
Authority
CN
China
Prior art keywords
frequency
phase
signal
output
detector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2005101108601A
Other languages
English (en)
Other versions
CN1980064A (zh
Inventor
符志岗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN2005101108601A priority Critical patent/CN1980064B/zh
Priority to US11/321,768 priority patent/US7372339B2/en
Publication of CN1980064A publication Critical patent/CN1980064A/zh
Application granted granted Critical
Publication of CN1980064B publication Critical patent/CN1980064B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1972—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for reducing the locking time interval
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/04—Modifications for maintaining constant the phase-locked loop damping factor when other loop parameters change
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种锁相环(PLL)电路，包括上电重置(POR)，以重置数字块并设置压控振荡器(VCO)的初始输入电压值VCTRL。提供输入分频器和反馈分频器以设置输出对输入之比并提高输出频率的分辨率。第一和第二相位频率检测器用于测量两个输入信号之间的相位差并产生对应于该相位差的脉冲。第一和第二减小分频器插入在第一和第二相位频率检测器之前，以降低相应的相位频率检测器的输入频率并将输入频率和固有频率(Wn)之比保持为常数。锁定状态检测器用于检测PLL为锁定或失锁。电荷泵用于提供对应于所述脉冲的电荷信号。环路滤波器耦合到电荷泵的输出节点以提供对所述电荷信号做出响应的电压VCTRL。

Description

锁相环指示器
技术领域
本发明涉及集成电路技术领域，更具体地涉及锁相环。
背景技术
锁相环(PLL)被广泛用于高性能数字系统。它所用于的一个应用是将低频时钟信号倍增为具有低抖动的高频时钟信号。随着数字电路技术的新近发展，已经对PLL提出更严格的性能要求，包括极低的抖动。然而，数字系统中的切换动作将引入电源和基底噪声，其将干扰PLL中的敏感块。注入PLL中的任何噪声都提供抖动源。
环路带宽可根据锁定状态而被优化，以便具有对来自输入、电源和地等的噪声抑制的良好控制。
图1示出一般电荷泵锁相环的框图。元件101、102、103、104和105分别是相位频率检测器、电荷泵、环路滤波器、压控振荡器和反馈分频器。CLKIN被提供到PFD 101的第一输入。PFD提供充电/放电信号UP/DN到CHPUP 102。CHPUP的输出耦合到环路滤波器103以及VCO 104。来自CHPUP的电流调节VCO的频率和相位。偏置块产生基准电流，其主要由CHPUP使用。VCO的输出被反馈到反馈分频器105的输入。反馈分频器的输出被提供到PFD的第二输入。
电荷泵PLL是负反馈系统。当PLL处于稳态时，到PFD的两个输入之间的相位和频率差接近零。这样的状态被称为“锁定”。否则，状态为“失锁(unlocked)”。
来自稳态的噪声注入导致涉及环路系统的阻尼因子和环路带宽的瞬态响应。阻尼因子和环路带宽二者对环路稳定性、锁定速度以及噪声注入都具有大的影响。环路的阻尼因子和环路带宽是相位-频率检测器的物理量、电荷泵电流、压控振荡器增益以及反馈分频值(feedback division value)的函数。因此锁定时间在不同设置下是不同的。
由于PLL是二阶系统，在瞬态响应中将有一些过冲和下冲。这些将恶化抖动性能。
有多种不同的方式来检测PLL的锁定状态。根据一种方法，找到最大锁定时间。最大锁定时间通常约4倍于PLL的时间常数。片外稳定电容器被设置成产生与最大锁定时间基本相同的延迟。在另一种方法下，在由基准信号限定的连续测试间隔期间对反馈信号的时钟循环计数。反馈比较器确定在给定测试间隔期间反馈信号的时钟循环数是否在预期范围内。在指示锁定之前，根据预期范围确定，在每个测试间隔之后鉴定计数器(qualification counter)增量或重置。如果所述鉴定计数器超过鉴定阈，则提供锁定指示信号。被引入作为参考的US 6,794,944公开了这种方法。在又一种方法中，通过来回循环并当PLL锁定时搜索失锁状况的发生而当PLL失锁时搜索锁定状况的发生来检测锁定状态。被引入作为参考的US6,762,631公开了这种方法。
类似于锁定检测，有多种不同方式来优化带宽。根据一种方法，带宽被选择成基准频率的大约1/20。根据另一种方法，自偏置电路保持Wref(基准频率)和Wb(环路带宽)之比恒定并且独立于该过程。被引入作为参考的US 6,329,882公开了这种方法。在又一种方法中，提供了两种配置。带宽在第一配置中增加，而在第二配置中减小。被引入作为参考的US 6,504,437公开了这种方法。
发明内容
本发明涉及PLL。本发明的一个实施例提供用于实现锁定检测功能的方法，其使得较容易具有对环路带宽的良好控制。本实施例改善了锁相环的锁定速度和抖动性能。
本实施例提供以下优点的一个或多个：(1)使得容易知道锁相环何时锁定，(2)使锁相环较快锁定，以及(3)使锁相环在其已锁定之后很稳定，具有超高抖动性能。
根据一个实施例，锁相环包括输入基准时钟，其被施加到相位频率检测器，并与分频后的商信号进行比较，所述商信号与压控振荡器的输出成比例。连续三个比较的相位差被提供到LOCKDT(图2，数字211)。然后LOCKDT通过输出适当的信号来指示PLL已锁定。LOCKDT的输出以旁路或分频器模式用于控制E DIV(图2，数字209)。这有助于进一步降低输入基准频率、抑制来自输入的噪声并使该时间为锁相环被切换到具有“超”窄带宽的第二状态的起始点。
在一个实施例中，锁相环(PLL)电路包括上电重置(power-on-reset)(POR)，以重置数字块并设置压控振荡器(VCO)的初始输入电压值VCTRL。提供输入分频器和反馈分频器，以设置输出对输入的频率比并提高输出频率的分辨率。第一和第二相位频率检测器被用于测量两个输入信号之间的相位差，并产生对应于该相位差的脉冲。第一和第二减小分频器(reducing divider)被插入在第一和第二相位频率检测器之前，以降低相应的相位频率检测器的输入频率并将输入频率和固有频率(Wn)之比保持为常数。锁定状态检测器用于检测PLL是锁定还是失锁。电荷泵用于提供对应于所述脉冲的电荷信号。环路滤波器耦合到电荷泵的输出节点以提供对所述电荷信号做出响应的电压VCTRL。
锁定检测器包括相位检测器(PFDT)，以检测从第二相位频率检测器接收的第一和第二输入之间的相移，并将该相移转换为给定电压且输出对应于所述给定电压的逻辑信号(RESULTX)。包括NOR门的时钟产生电路接收来自第二相位频率检测器的输出并输出内部时钟信号。采样器利用所述内部时钟对多个(例如3个)逻辑信号采样。再采样器(re-sampler)对所述多个逻辑信号采样并输出多个再采样的信号，其中再采样信号被比较以输出指示PLL锁定状态的锁定指示信号。利用NOR门来比较再采样信号。
第二相位频率检测器包括重置延迟，其具有比采样器的最短采样时间长的延迟长度。环路滤波器包括多个电容器，其中所述电容器之一被用于抑制来自电荷泵电荷信号的高频噪声。电流偏置发生器被耦合到电荷泵以降低与电荷泵相关联的充电/放电电流。环路滤波器包括开关，以便一旦锁定检测器指示PLL处于锁定状态就将PLL电路切换到高环路带宽模式。
附图说明
图1示出一般电荷泵锁相环的框图。
图2是本发明的一个实施例的功能框图。
图3是根据本发明的一个实施例的电荷泵。
图4示出根据本发明的一个实施例的示范性相位频率检测器。
图5示出在所述相位检测器的基准时钟的给定时钟循环期间用于比较输入UP2和DN2的比较器。
图6示出根据本发明的一个实施例针对给定数量的连续时钟循环对来自比较器的输出RESULTX进行采样的采样器。
图7示出用于比较图6中的采样器的三个输出的再采样器。
图8示出根据本发明的一个实施例的环路滤波器。
图9示出根据本发明的一个实施例的电流偏置控制器。
具体实施方式
图2是本发明的一个实施例的功能框图。提供了相位频率检测器201、电荷泵202、环路滤波器203、压控振荡器(VCO)204、输入分频器206以及反馈分频器207。输入分频器提供了基准时钟/信号。第一相位频率检测器201输出信号到电荷泵202，该电荷泵输出到VCO 204。提供了第二相位频率检测器210，其具有与第一相位频率检测器201不同的延迟。在当前实施中，第二相位频率检测器具有比第一相位频率检测器201大的延迟。所述延迟用来保持采样数据。
还提供了锁定状态检测器，以接收来自第二相位频率检测器210的输出。电流发生器(或偏置发生器)205提供用于电荷泵的基准电流。上电重置208重置数字块且设置用于压控振荡器输入的初始值。上电重置208设置初始值以增加锁定速度。初始值被设置成处于V1和V2之间，其中f(V1)＝f1，且f(V2)＝f2。压控振荡器204的线性范围是从f1到f2。压控振荡器204具有增益Kv(Mhz/V)。因此输出频率范围是从f1到f1+Kv(V2-V1)。
第一和第二减小分频器209a和209b被提供在相位频率检测器之前。这些分频器被用来最小化或减小基准频率并抑制输入噪声。第一分频器209a接收来自输入分频器的基准电流并且将基准时钟/信号RCK输入到第一和第二相位频率检测器。第二分频器209b接收来自反馈分频器207的反馈信号，并将反馈时钟/信号FCK输入到第一和第二相位频率检测器。
图3是对应于CHPUP 202的电荷泵(CHPUP)300。CHPUP 300包括上晶体管302、下晶体管304、第一电阻器R1、第二电阻器R2、反相器306。输出节点308被提供在两个电阻器R1和R2之间，并输出VCTR。R1和R2之比被设置如下：VCTR＝(V1+V2)/2＝(R2*VDD)/(R1+R2)，其中VDD表示电源的值。如果锁相环针对固定输出频率而定制，则当环路在锁定之后被稳定时，可找到VCTR的值Vf。然后VCTR的初始值可如下以与R1/R2的关系设置为等于Vf：VCTR＝Vf＝(R2*VDD)/(R1+R2)。这显著缩短了锁定时间。
图4示出根据本发明的一个实施例的示范性相位频率检测器400。相位频率检测器400对应于图2中的检测器201和210。在检测器400中包括延迟单元402。在当前实施中针对检测器201和210的每个提供了不同的延迟单元。通常在相位频率检测器中，延迟被用于保持采样数据并避免死区。当环路不对小相位误差做出响应时出现死区。例如，对于输入处的10ps相位误差，相位频率检测器发现难以产生10ps宽的充电/放电脉冲；而且电荷泵开关可能难以在10ps中接通和关断。因此，在相位频率检测器中延迟在重置之前被设置以保证最小脉冲宽度，其典型地是大约150ps。因为电流失配导致模式抖动，宽度不应设置得过大。由于检测器210不在所述环路中，其重置延迟对输出抖动不起作用。内部延迟可设置得大于LOCKDT所需的值。该延迟被称为“Tld”。
图5-7示出根据本发明的一个实施例在锁定状态检测器中的各种块。锁定状态检测器(或锁定指示器)比较来自第二相位频率检测器的两个输入UP2和DN2，以确定环路状况，例如状态为“锁定”或“失锁”。
图5示出比较器(相位检测器)500，其用于在相位检测器的基准时钟的给定时钟循环期间比较输入UP2和ND2。电流源502提供基准电流。Smith触发器504被配置成当输入高于Vt1时输出HIGH且当输入低于Vt0时输出LOW。Vt0和Vt1之间的任何输入不影响Smith触发器的输出。第一开关506由XOR门508的输出来控制。当输入UP2和DN2在不同逻辑电平时，第一开关为ON且以基准电流Ib对电容器510充电。第二开关512由NOR门514的输出来控制。当输入UP2和DN2的任何一个为HIGH时第二开关为OFF。
在工作中，如果PLL被设计有最大跟踪抖动(Tj)，则当到相位检测器的两个输入之间的相位差不大于Tj时环路锁定。否则环路失锁。基准电流和电容器Cb可被计算如下：Vt0＝Ib*Tj/Cb。
当输入UP2和DN2都为LOW时，第一开关为OFF。电容器不接收电流。但在同时，第二开关为ON，其将电容器放电并将信号Vinx保持在LOW。结果，Smith触发器的输出为LOW。当输入UP2和DN2之一为HIGH，第二开关为OFF，而第一开关为ON时，电容器被充电。当输入UP2DN2两者都为HIGH时，针对固定间隔Tlt，两个开关都为OFF。在该固定时间内信号Vinx保持在给定值，这为Smith触发器提供足够的时间来输出LOW或HIGH。在重置之后，输入UP2和DN2为LOW，这接通第二开关。结果，信号Vinx变为LOW。PFDT转到下一时钟循环。
图6示出根据本发明的一个实施例的采样器600，其针对给定数量的连续时钟循环对来自比较器500的输出RESULTX进行采样。即，相对于多个正反器(flip-flop)602(或具有重置的D正反器)，第一采样的RESULT0被替换为RESULT1，所述RESULT1被替换为RESULT2，所述RESULT2被替换为RESULT3，等等。用于采样器的时钟不是固定周期“时钟”，这是因为其周期在环路锁定之前不是恒定的。作为重置延迟的固定间隔Tlt足够长来发送RESULTX到下一正反器。
图7示出用于比较图6中的采样器的三个输出的再采样器700。再采样器700包括接收来自采样器600的输出的多个正反器702。这些输出通过正反器702利用反相时钟而得以再采样，其又输出RESULTm0、RESULTm1以及RESULTm2，它们被提供为三输入NOR门704的输入。当全部三个输入为LOW时，所述NOR门输出HIGH并且PLL为视为锁定。
图8示出根据本发明的一个实施例的环路滤波器800。M[1:4]是到反馈分频器207的输入并且用于控制电阻R和电容C。环路滤波器包括串联的多个第一块802。每个块802包括电阻器和开关。多个块804同样被串联提供。每个块804包括电阻器和开关。为调节电阻值，所述开关被接通或关断。提供多个块806来调节电容。每个块806包括电容器和开关。所述开关被接通或关断以调节电容。
图9示出根据本发明的一个实施例的电流偏置控制器900。开关930由输出LKDT的锁定状态检测器的输出来控制。多个开关932和934接收输入VBUN而多个开关936和938接收输入VBDN。利用该方法，有可能基于不同M设置来提供常数R*C，
其中：
R4＝2*R3＝4*R2＝8*R1；
C4＝2*C3＝4*C2＝8*C1；
在工作中，当LKDT为LOW(即环路失锁)时，开关930被闭合且R＝Ru。当LKDT为HIGH(即环路锁定)时，开关930断开且R＝4Ru。电容保持相同。
阻尼因子ζ影响环路稳定性并应当优选地保持恒定。阻尼因子被定义为： ζ = 1 2 R Ip × Kv × Cp M
其中
Ip表示CHPUP中的充电/放电电流
Kv表示压控振荡器的增益
Cp表示环路滤波器中的电容
M表示反馈分频器的值
当开关930断开时，R的值增加到四倍。结果，阻尼因子增加到四倍。为了保持阻尼因子恒定，电流Ip被设置为四分之一而反馈分频器M为四倍。
固有频率
Figure B2005101108601D00082
在环路稳定性和其它性能，如抖动性能参数上也扮演重要角色。在某些环境下，环路需要至少4倍的(1/ζwn)来得到锁定。如果固有频率Wn被设置得过大，则锁定时间变长。另一方面，如果固有频率被设置得过小，则环路可变得不稳定。通常窄带宽改善噪声注入。根据一个实施，固有频率Wn被设置为到相位频率检测器的输入基准频率(Wref)的约1/20。Wref和Wn之比应在最初保持恒定并且然后根据需要降低固有频率Wn。增加电流Ip则增加环路的增益并恶化环路性能。
在本实施例中，在环路锁定之后，分频器(见图2中的数字209)被使能。分频器209被插入在相位检测器的两个输入之前。因此，反馈分频器的值增加到四倍。在图9中，基准电流源Iref降低到四倍。在这样的操作之后，阻尼因子ζ保持恒定，固有频率Wn降低到先前值的1/4，而Wref/Wn的比保持相同。
本发明已根据具体实施例而描述。如本领域技术人员将理解的，以上公开的实施例可在本发明的范围内加以改变或修改。本发明的范围应使用所附权利要求来解释。

Claims (16)

1.一种锁相环(PLL)电路，包括：
第一和第二相位频率检测器，每个配置为接收基准信号和反馈信号；
第一减小分频器，配置为提供所述基准信号到所述第一和第二相位频率检测器；
第二减小分频器，配置为提供所述反馈信号到所述第一和第二相位频率检测器；
锁定状态检测器，配置为接收由所述第二相位频率检测器输出的第三和第四控制信号，并输出第五控制信号；
电荷泵，配置为接收由所述第一相位频率检测器输出的第一和第二控制信号，以及所述锁定状态检测器输出的所述第五控制信号；
压控振荡器，配置为接收由所述电荷泵输出的电压控制信号并提供输出信号；以及
反馈分频器，配置为接收所述输出信号并提供所述反馈信号到所述第二减小分频器。
2.权利要求1的PLL电路，进一步包括：
输入分频器，配置为提供输入到所述第一减小分频器，其中所述输入分频器与所述反馈分频器合作来设置输出对输入的频率比。
3.权利要求1的PLL电路，进一步包括：
上电重置，配置为设置用于所述压控振荡器的初始值。
4.权利要求1的PLL电路，其中所述第一和第二相位频率检测器包括具有不同延迟值的第一和第二延迟电路。
5.权利要求1的PLL电路，进一步包括：
环路滤波器，耦合到所述电荷泵的输出节点并配置为调节环路电阻。
6.权利要求1的PLL电路，其中所述第一和第二控制信号分别为第一UP信号和第一DN信号，所述第三和第四控制信号分别为第二UP信号和第二DN信号。
7.权利要求1的PLL电路，其中所述锁定状态检测器包括：
相位检测器，用未测量从所述第二相位频率检测器接收的第一和第二输入之间的相移，并将所述相移转换为给定电压且输出对应于所述给定电压的逻辑信号；
时钟产生电路，包括NOR门，其接收来自所述第二相位频率检测器的输出并输出内部时钟信号；
采样器，用来利用所述内部时钟来对多个逻辑信号采样；
再采样器，用来对所述多个逻辑信号采样并输出多个再采样信号，其中所述再采样信号被比较以输出指示所述PLL的锁定状态的锁定指示信号。
8.一种锁相环(PLL)电路，包括：
上电重置，用来设置用于压控振荡器(VCO)输入电压的初始值；
输入分频器，用来提供基准信号；
反馈分频器，用来提供反馈信号，所述输入和反馈分频器彼此合作来设置输出对输入的频率比以改善输出频率的分辨率；
第一和第二相位频率检测器，用来测量所述基准和反馈信号之间的相位差并产生对应于所述相位差的脉冲；
第一和第二减小分频器，插入在所述第一和第二相位频率检测器之前，以降低到每个所述相位频率检测器的输入频率，并将输入频率和固有频率之比保持为常数；
锁定检测器，用来检测所述PLL电路为锁定或失锁；
电荷泵，用来根据所述锁定检测器的检测结果，提供对应于由所述第一相位频率检测器输出的脉冲的电荷信号；以及
环路滤波器，耦合到所述电荷泵的输出节点，并提供对应于由所述电荷泵输出的电荷信号的电压控制信号。
9.权利要求8的PLL电路，其中所述VCO输出具有对应于所述电压控制信号的频率的输出信号。
10.权利要求8的PLL电路，进一步包括：
偏置发生器，用来提供基准电流到所述电荷泵。
11.权利要求8的PLL电路，其中所述锁定检测器包括：
相位检测器，用来测量从所述第二相位频率检测器接收的第一和第二输入之间的相移，并将所述相移转换为给定电压且输出对应于所述给定电压的逻辑信号；
时钟产生电路，包括NOR门，其接收来自所述第二相位频率检测器的输出并输出内部时钟信号；
采样器，用来利用所述内部时钟对多个逻辑信号采样；
再采样器，用来对所述多个逻辑信号采样并输出多个再采样信号，其中所述再采样信号被比较以输出指示所述PLL的锁定状态的锁定指示信号。
12.权利要求11的PLL电路，其中利用NOR门来比较所述再采样信号。
13.权利要求11的PLL电路，其中所述第二相位频率检测器包括重置延迟，其具有比所述采样器的最短采样时间长的延迟长度。
14.权利要求8的PLL电路，其中所述环路滤波器包括多个电容器，其中所述电容器之一被用于抑制来自所述电荷泵电荷信号的高频噪声。
15.权利要求14的PLL电路，进一步包括：
电流偏置发生器，耦合到所述电荷泵以降低与所述电荷泵相关联的充电/放电电流。
16.权利要求15的PLL电路，其中所述环路滤波器包括开关，以便一旦所述锁定检测器指示所述PLL处于锁定状态就将所述PLL电路切换到高环路带宽模式。
CN2005101108601A 2005-11-29 2005-11-29 锁相环指示器 Active CN1980064B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2005101108601A CN1980064B (zh) 2005-11-29 2005-11-29 锁相环指示器
US11/321,768 US7372339B2 (en) 2005-11-29 2005-12-28 Phase lock loop indicator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2005101108601A CN1980064B (zh) 2005-11-29 2005-11-29 锁相环指示器

Publications (2)

Publication Number Publication Date
CN1980064A CN1980064A (zh) 2007-06-13
CN1980064B true CN1980064B (zh) 2010-10-06

Family

ID=38086835

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005101108601A Active CN1980064B (zh) 2005-11-29 2005-11-29 锁相环指示器

Country Status (2)

Country Link
US (1) US7372339B2 (zh)
CN (1) CN1980064B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104579323A (zh) * 2014-08-22 2015-04-29 魏建军 一种二级鉴频鉴相电荷泵锁相环

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7574185B2 (en) * 2004-12-17 2009-08-11 Verigy (Singapore) Pte. Ltd. Method and apparatus for generating a phase-locked output signal
JP4357538B2 (ja) * 2007-03-07 2009-11-04 株式会社日立製作所 半導体集積回路装置
US7586347B1 (en) * 2007-09-27 2009-09-08 Integrated Device Technology, Inc. Clock generator with self-bias bandwidth control
KR100915817B1 (ko) * 2007-10-09 2009-09-07 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR100899569B1 (ko) * 2007-12-28 2009-05-27 주식회사 하이닉스반도체 저역통과필터 및 락 디텍터 회로
US8019564B2 (en) * 2008-01-07 2011-09-13 Qualcomm Incorporated Systems and methods for calibrating the loop bandwidth of a phase-locked loop (PLL)
TW201001924A (en) * 2008-06-30 2010-01-01 Sitronix Technology Corp Control method of voltage controlled oscillator (VCO)
US8275087B2 (en) * 2008-12-19 2012-09-25 Alcatel Lucent Frequency synchronization using first and second frequency error estimators
TWI378646B (en) * 2009-09-14 2012-12-01 Sunplus Technology Co Ltd Frequency synthesis system with self-calibrated loop stability and bandwidth
KR101196706B1 (ko) * 2009-10-29 2012-11-07 에스케이하이닉스 주식회사 지연 고정 루프 회로를 포함하는 반도체 집적 회로
US8314652B2 (en) * 2010-05-11 2012-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for RC calibration using phase and frequency
KR20120119343A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 지연고정루프
CN102710242B (zh) * 2012-06-17 2015-04-08 湖南华宽通电子科技有限公司 一种应用于高频pll的片内上电复位检测电路
US8901977B1 (en) * 2014-07-01 2014-12-02 Inphi Corporation Feedback for delay lock loop
US9467154B2 (en) * 2015-01-12 2016-10-11 Microchip Technology Incorporated Low power and integrable on-chip architecture for low frequency PLL
KR102375952B1 (ko) 2015-01-22 2022-03-17 삼성전자주식회사 위상 고정 검출 장치 및 검출 방법
US9742380B1 (en) * 2016-06-01 2017-08-22 Xilinx, Inc. Phase-locked loop having sampling phase detector
US9893916B2 (en) * 2016-07-01 2018-02-13 Texas Instruments Incorporated Methods and apparatus for performing a high speed phase demodulation scheme using a low bandwidth phase-lock loop
CN106972857B (zh) * 2017-04-28 2023-03-21 深圳市国微电子有限公司 一种多环路自偏置锁相环电路及时钟产生器
CN107294529B (zh) * 2017-06-26 2020-08-25 珠海全志科技股份有限公司 一种实现无限精度的数字锁相环
US10651858B2 (en) * 2017-11-30 2020-05-12 Sony Corporation Synthesizer and phase frequency detector
CN110593497A (zh) * 2019-08-30 2019-12-20 徐州泰和门窗有限公司 适用于窗户的自收方雨棚
CN110932721A (zh) * 2019-12-04 2020-03-27 河北新华北集成电路有限公司 锁相环锁定指示电路及锁相环
CN114598318B (zh) * 2022-01-28 2024-10-11 西安电子科技大学 一种抗单粒子辐射的电荷泵锁相环加固结构
CN114826254B (zh) * 2022-06-28 2022-09-20 浙江地芯引力科技有限公司 一种锁相环电路、本地振荡器及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929916A (en) * 1988-03-10 1990-05-29 Nec Corporation Circuit for detecting a lock of a phase locked loop
US5977801A (en) * 1997-07-07 1999-11-02 International Business Machines Corporation Self-resetting phase/frequency detector with reduced dead zone
US6504437B1 (en) * 2001-06-26 2003-01-07 Agere Systems Inc. Low-noise, fast-lock phase-lock loop with “gearshifting” control
US6829318B2 (en) * 2001-01-23 2004-12-07 Renesas Technology Corp. PLL synthesizer that uses a fractional division value
EP1545008A1 (en) * 2003-12-19 2005-06-22 STMicroelectronics Limited PLL architecture

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359297A (en) * 1993-10-28 1994-10-25 Motorola, Inc. VCO power-up circuit for PLL and method thereof
US6329882B1 (en) * 1999-12-20 2001-12-11 Intel Corporation Third-order self-biased phase-locked loop for low jitter applications
JP4502165B2 (ja) * 2001-04-10 2010-07-14 ルネサスエレクトロニクス株式会社 ロック検出回路
US6744323B1 (en) * 2001-08-30 2004-06-01 Cypress Semiconductor Corp. Method for phase locking in a phase lock loop
US6762631B1 (en) * 2001-11-06 2004-07-13 National Semiconductor Corporation Lock detection circuit for a phase locked loop circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929916A (en) * 1988-03-10 1990-05-29 Nec Corporation Circuit for detecting a lock of a phase locked loop
US5977801A (en) * 1997-07-07 1999-11-02 International Business Machines Corporation Self-resetting phase/frequency detector with reduced dead zone
US6829318B2 (en) * 2001-01-23 2004-12-07 Renesas Technology Corp. PLL synthesizer that uses a fractional division value
US6504437B1 (en) * 2001-06-26 2003-01-07 Agere Systems Inc. Low-noise, fast-lock phase-lock loop with “gearshifting” control
EP1545008A1 (en) * 2003-12-19 2005-06-22 STMicroelectronics Limited PLL architecture

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
US 6504437 B1,附图1，说明书第3栏56行-第4栏14行，第2栏1-4行.

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104579323A (zh) * 2014-08-22 2015-04-29 魏建军 一种二级鉴频鉴相电荷泵锁相环

Also Published As

Publication number Publication date
US20070120612A1 (en) 2007-05-31
CN1980064A (zh) 2007-06-13
US7372339B2 (en) 2008-05-13

Similar Documents

Publication Publication Date Title
CN1980064B (zh) 锁相环指示器
JP4943077B2 (ja) フェーズ・ロックド・ループのための改良されたロック検出回路
US7327197B2 (en) Radiation hardened phase locked loop
US7236028B1 (en) Adaptive frequency variable delay-locked loop
US7855933B2 (en) Clock synchronization circuit and operation method thereof
US20080231324A1 (en) Phase frequency detector and phase-locked loop
CN106357266B (zh) 锁定检测电路、方法及锁相电路
US20110109354A1 (en) Automatic control of clock duty cycle
EP1885067B1 (en) Low noise phase locked loop with high precision lock detector
US6005425A (en) PLL using pulse width detection for frequency and phase error correction
US20030137328A1 (en) Multiple VCO phase lock loop architecture
US20050111605A1 (en) Low-jitter charge-pump phase-locked loop
US20090160487A1 (en) Phase and frequency detector with zero static phase error
US6927635B2 (en) Lock detectors having a narrow sensitivity range
US7663417B2 (en) Phase-locked loop circuit
US20070035337A1 (en) Lock detector and delay-locked loop having the same
US7701271B1 (en) High linearity charge pump method and apparatus
US8686768B2 (en) Phase locked loop
US6133769A (en) Phase locked loop with a lock detector
US7423492B2 (en) Circuit to reset a phase locked loop after a loss of lock
US6636979B1 (en) System for measuring phase error between two clocks by using a plurality of phase latches with different respective delays
US8643402B2 (en) Phase frequency detector circuit
JP4534140B2 (ja) Ｐｌｌ回路
US20020167347A1 (en) Phase-locked loop circuit
CN114244350A (zh) 加速充电帮浦及锁相回路以及其操作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant