KR102375952B1 - 위상 고정 검출 장치 및 검출 방법 - Google Patents

위상 고정 검출 장치 및 검출 방법 Download PDF

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Abstract

본 발명은 위상의 고정 여부를 검출하기 위한 방법 및 위상 고정 검출 장치에 관한 것으로서, 상기 위상 고정 검출 장치는 제 1 펄스 신호 및 제 2 펄스 신호를 각각 분주하는 제 1 분주기와, 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호의 위상 차이에 대응되는 제 3 펄스 신호 및 제 4 펄스 신호를 출력하는 위상 주파수 검출기와, 상기 제 3 펄스 신호 및 상기 제 4 펄스 신호를 각각 분주하는 제 2 분주기와, 분주된 상기 제 3 펄스 신호 및 분주된 상기 제 4 펄스 신호에 기초하여 상기 제 2 펄스 신호의 위상 고정 여부를 결정하는 결정기를 포함하는 것을 특징으로 한다.

Description

위상 고정 검출 장치 및 검출 방법{PHASE LOCK DETECTOR AND DETECTION METHOD}
본 발명은 위상 고정 여부를 검출하기 위한 방법 및 위상 고정 검출 장치에 관한 것이다.
발진기(oscillator)란 일정한 주파수의 신호를 생성하는 장치를 말하는데, 상기 발진기는 오늘날 다양한 전자 장치에서 사용될 수 있다. 또한, 상기 발진기는 발진 주파수에 따라 저주파 발진기, 고주파 발진기 등을 포함할 수 있는데, 무선 통신, 방송 등을 위해 고주파 신호가 널리 이용되는 상황에서 상기 고주파 발진기의 사용은 날로 증가하고 있다.
이와 같이 상기 발진기를 사용하는 경우, 상기 발진기로부터 사용자가 의도한 발진 주파수가 정확하게 출력될 필요성이 존재하고, 특정한 기준 신호에 대해 상기 발진기로부터 출력되는 신호의 위상이 고정될 필요성 또한 존재한다. 따라서, 상기 발진기로부터, 사용자의 의도에 따른 정확한 주파수를 가지고, 고정된 위상을 가지는 신호를 출력해내기 위해서는 상기 출력 신호의 위상 고정 여부를 검출할 필요성이 존재한다.
본 발명의 일 실시 예는 위상의 고정 여부를 검출하기 위한 방법 및 위상 고정 검출 장치를 제공한다.
본 발명의 다른 실시 예는 입력되는 기준 신호에 기초하여 위상의 고정 여부를 검출하기 위한 방법 및 위상 고정 검출 장치를 제공한다.
본 발명의 다른 실시 예는, 기준 신호 및 입력되는 신호를 분주하여 상기 입력 신호의 위상의 고정 여부를 검출하기 위한 방법 및 위상 고정 검출 장치를 제공한다.
본 발명의 또 다른 실시 예는, 기준 신호 및 입력되는 신호를 2 회 분주하여 상기 입력 신호의 위상의 고정 여부를 검출하기 위한 방법 및 위상 고정 검출 장치를 제공한다.
본 발명의 또 다른 실시 예는, 분주된 기준 신호 및 입력 신호의 위상 차이에 기초하여 상기 입력 신호의 위상의 고정 여부를 검출하기 위한 방법 및 위상 고정 검출 장치를 제공한다.
본 발명의 실시 예에 따른 위상 고정 검출 장치는 제 1 펄스 신호 및 제 2 펄스 신호를 각각 분주하는 제 1 분주기와, 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호의 위상 차이에 대응되는 제 3 펄스 신호 및 제 4 펄스 신호를 출력하는 위상 주파수 검출기와, 상기 제 3 펄스 신호 및 상기 제 4 펄스 신호를 각각 분주하는 제 2 분주기와, 분주된 상기 제 3 펄스 신호 및 분주된 상기 제 4 펄스 신호에 기초하여 상기 제 2 펄스 신호의 위상 고정 여부를 결정하는 결정기를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 위상 고정 검출 방법은 제 1 펄스 신호 및 제 2 펄스 신호를 각각 분주하는 과정과, 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호의 위상 차이에 대응되는 제 3 펄스 신호 및 제 4 펄스 신호를 출력하는 과정과, 상기 제 3 펄스 신호 및 상기 제 4 펄스 신호를 각각 분주하는 과정과, 분주된 상기 제 3 펄스 신호 및 분주된 상기 제 4 펄스 신호에 기초하여 상기 제 2 펄스 신호의 위상 고정 여부를 결정하는 과정을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 무선 통신 장치는 위상 고정 루프(Phase Locked Loop)를 포함하는 RF(Radio Frequency) 처리부와, 상기 위상 고정 루프의 출력 신호에 대한 위상 고정 여부를 검출하는 위상 고정 검출부를 포함하고, 상기 위상 고정 검출부는, 기준 신호 및 상기 출력 신호를 각각 분주하는 제 1 분주기와, 분주된 상기 기준 신호 및 분주된 상기 출력 신호의 위상 차이에 대응되는 제 1 펄스 신호 및 제 2 펄스 신호를 출력하는 위상 주파수 검출기와, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 각각 분주하는 제 2 분주기와, 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호에 기초하여 상기 출력 신호의 위상 고정 여부를 결정하는 결정기를 포함하는 것을 특징으로 한다.
본 발명에 따른 위상 고정 검출 장치를 통해 상기 위상 고정 검출 장치로 입력되는 신호의 위상 고정 여부를 검출함으로써, 위상 고정 여부에 관한 검출의 정확도를 보다 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 위상 고정 검출 장치의 구성을 도시한다.
도 2는 본 발명의 실시 예에 따른 위상 고정 검출 장치의 구성을 도시한다.
도 3은 본 발명의 실시 예에 따른 위상 고정 검출 장치에 관한 타이밍 다이어그램(timing diagram)을 도시한다.
도 4는 본 발명의 실시 예에 따른 위상 고정 검출 장치에 관한 타이밍 다이어그램을 도시한다.
도 5는 본 발명의 실시 예에 따른 위상 고정 검출 장치에 관한 타이밍 다이어그램을 도시한다.
도 6은 본 발명의 실시 예에 따른 무선 통신 장치의 구성을 도시한다.
도 7은 본 발명의 실시 예에 따른 위상 고정 검출 장치의 출력에 관한 그래프를 도시한다.
도 8은 본 발명의 실시 예에 따른 위상 고정 검출 장치의 동작에 관한 순서도를 도시한다.
도 9는 본 발명의 실시 예에 따른 위상 고정 검출 장치의 동작에 관한 순서도를 도시한다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 다양한 실시 예는 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 발명의 다양한 실시 예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 다양한 실시 예의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용되었다.
본 발명의 다양한 실시 예에서 사용될 수 있는“포함한다” 또는“포함할 수 있다” 등의 표현은 개시(disclosure)된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 발명의 다양한 실시 예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명의 다양한 실시 예에서 “또는” 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, “A 또는 B”는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 발명의 다양한 실시 예에서 사용된 “제 1,”“제2,”“첫째,”또는“둘째,”등의 표현들은 다양한 실시 예들의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 수 있다. 예를 들어, 제1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 발명의 다양한 실시 예의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 발명의 다양한 실시 예에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 다양한 실시 예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 다양한 실시 예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 발명의 다양한 실시 예에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하의 내용을 통해, 위상의 고정 여부를 검출하기 위한 방법 및 위상 고정 검출 장치에 관한 설명이 이어질 것이다.
이하 설명에서 사용되는 위상 고정 검출 장치의 구조를 이루는 개별 장치들에 관한 용어, 상기 위상 고정 검출 장치가 포함될 수 있는 네트워크 장치에 관한 용어 등은 설명의 편의를 위한 것이다. 따라서, 본 발명이 후술되는 용어들에 한정되는 것은 아니며, 동등한 기술적 의미를 가지는 대상을 지칭하는 다른 용어가 사용될 수 있다.
도 1은 본 발명의 실시 예에 따른 위상 고정 검출 장치의 구성을 도시한다.
여기에서, 상기 위상 고정 검출 장치는 기준 신호에 대하여 특정 신호의 위상이 고정되었는지 여부를 검출하기 위한 장치로서, 상기 위상 고정 검출 장치는 무선 통신 시스템 내에 포함될 수 있으며, 구체적으로 상기 무선 통신 시스템 내에 포함될 수 있는 RFIC(Radio Frequency Integrated Circuit) 또는 모뎀(MODEM)과 같은 장치 내에 포함될 수도 있다.
상기 도 1을 참조하면, 상기 위상 고정 검출 장치는 제 1 분주기 110, 위상 주파수 검출기 130, 제 2 분주기 150, 결정기 170을 포함할 수 있다. 구체적으로, 상기 제 1 분주기 110 및 상기 제 2 분주기 150은 상기 제 1 분주기 110 및 상기 제 2 분주기 150으로 입력되는 각 신호의 주파수를 분주하는 기능을 수행할 수 있다. 또한, 상기 위상 주파수 검출기 130은 상기 위상 주파수 검출기 130으로 입력되는 신호들의 위상 차이를 산출하여, 상기 위상 차이에 대응되는 차이 신호를 산출할 수 있다. 또한, 상기 결정기 170은 상기 위상 고정 검출 장치로 입력되는 신호의 주파수 고정 여부를 최종적으로 판단하는 역할을 수행할 수 있다.
구체적으로 상기 위상 고정 검출 장치는 제 1 펄스(pulse) 신호 및 제 2 펄스 신호를 각각 분주하는 제 1 분주기 110과, 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호의 위상 차이에 대응되는 제 3 펄스 신호 및 제 4 펄스 신호를 출력하는 위상 주파수 검출기 130과, 상기 제 3 펄스 신호 및 상기 제 4 펄스 신호를 각각 분주하는 제 2 분주기 150과, 분주된 상기 제 3 펄스 신호 및 분주된 상기 제 4 펄스 신호에 기초하여 상기 제 2 펄스 신호의 위상 고정 여부를 결정하는 결정기 170을 포함할 수 있다.
여기에서, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호는 각각 제 1 분주기 110으로 입력될 수 있다. 여기에서 상기 제 1 펄스 신호는 기준 신호로 지칭될 수 있는데, 상기 기준 신호는 다른 발진기에 비해 비교적 안정성이 높은 온도 보상 수정 발진기(Temperature Compensated X-tal Oscillator, TCXO)와 같은 발진기 의해 발생된 신호일 수 있다. 또한, 상기 제 2 펄스 신호는 본 발명의 실시 예에 따라, 상기 위상 고정 검출기가 위상 고정 여부를 검출하기 위한 대상이 되는 신호로 결정될 수 있다. 예를 들어, 상기 제 2 펄스 신호는 전압 제어 발진기(Voltage Controlled Oscillator, VCO)로부터 출력되는 신호를 포함할 수 있다. 다시 말해, 상기 제 2 펄스 신호는 출력 신호라 지칭될 수 있다.
또한, 상기 예에서, 상기 전압 제어 발진기로부터 출력되는 신호의 위상을 고정시키기 위하여 위상 고정 루프(Phase Locked Loop, PLL)가 사용될 수 있다. 여기에서, 상기 위상 고정 루프는 상기 기준 신호와 상기 위상 고정 루프로부터 출력되는 상기 출력 신호의 위상 차이를 검출할 수 있고, 상기 위상 차이에 기초하여 상기 전압 제어 발진기로부터 출력되는 신호의 위상을 제어할 수 있으며, 결과적으로 상기 출력 신호의 위상과 상기 기준 신호의 위상을 일치시킬 수 있게 된다. 따라서, 본 발명의 실시 예에 따라, 상기 제 2 펄스 신호는 특정한 발진기로부터 출력된 후, 위상 고정 루프를 거친 신호를 포함할 수 있다.
여기에서, 상기 제 1 분주기 110 및 상기 제 2 분주기 150은 고속 회로 부분과 저속 회로 부분의 주파수 정합을 위하여 주파수를 분주하는 회로를 의미하는데, 본 발명의 실시 예에 따라, 상기 제 1 분주기 110 및 상기 제 2 분주기 150은 상기 기준 신호 및 상기 출력 신호의 위상이 고정되는지 여부를 용이하게 검출하기 위하여 상기 기준 신호 및 상기 출력 신호의 주파수를 일정한 비율로 감소시키는 역할을 수행할 수 있다.
구체적으로, 상기 제 1 분주기 110은 상기 제 1 분주기 110으로 입력되는 상기 제 1 펄스 신호를 상기 위상 주파수 검출기 130으로 출력할 수 있고, 상기 제 1 분주기 110으로 입력되는 상기 제 2 펄스 신호를 상기 위상 주파수 검출기 130으로 출력할 수 있다. 앞서 설명하였듯이, 예를 들어, 상기 제 1 펄스 신호는 상기 기준 신호를 포함할 수 있고, 상기 제 1 분주기 110으로부터 출력되는 기준 신호는 상기 제 1 분주기 110으로 입력되는 기준 신호에 대해 두 배의 파장을 가질 수 있다.
마찬가지로, 예를 들어, 상기 제 2 펄스 신호는 상기 출력 신호를 포함할 수 있고, 상기 제 1 분주기 110으로부터 출력되는 상기 출력 신호는 상기 제 1 분주기 110으로 입력되는 상기 출력 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 1 분주기 110으로 입력되는 상기 제 2 펄스 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 1 분주기 110은 상기 제 2 펄스 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
또한, 위상 주파수 검출기 130은 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호의 위상 차이에 대응되는 제 3 펄스 신호 및 제 4 펄스 신호를 출력할 수 있다. 다시 말해, 상기 위상 주파수 검출기 130은 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호의 위상 차이를 정량화하여 이를 각각 상기 제 3 펄스 신호 및 상기 제 4 펄스 신호로 출력할 수 있다.
구체적으로, 상기 위상 주파수 검출기 130은 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 제 1 펄스 신호의 진폭이 상기 제 2 펄스 신호의 진폭에 비하여 큰 구간에 대응되는 제 3 펄스 신호와, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 제 2 펄스 신호의 진폭이 상기 제 1 펄스 신호의 진폭에 비하여 큰 구간에 대응되는 제 4 펄스 신호를 각각 출력할 수 있다. 상기 위상 주파수 검출기 130의 구체적인 동작은 아래의 도 2 이하에서 상세하게 설명될 것이다.
또한, 상기 제 2 분주기 150은 상기 제 2 분주기 150으로 입력되는 상기 제 3 펄스 신호를 분주하여 상기 결정기 170으로 출력할 수 있고, 상기 제 2 분주기 150으로 입력되는 상기 제 4 펄스 신호를 분주하여 상기 결정기 150으로 출력할 수 있다. 이 경우, 상기 제 2 분주기 150으로부터 출력되는 분주된 제 3 펄스 신호는 상기 제 2 분주기 150으로 입력되는 상기 제 3 펄스 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 2 분주기 150으로 입력되는 상기 제 3 펄스 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 분주기 150은 상기 제 3 펄스 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
마찬가지로, 상기 제 2 분주기 150으로부터 출력되는 분주된 제 4 펄스 신호는 상기 제 2 분주기 150으로 입력되는 제 4 펄스 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 2 분주기 150으로 입력되는 상기 제 4 펄스 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 분주기 150은 상기 제 4 펄스 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
상기 결정기 170은 분주된 상기 제 3 펄스 신호 및 분주된 상기 제 4 펄스 신호에 기초하여 상기 제 2 펄스 신호의 위상 고정 여부를 결정할 수 있다. 다시 말해, 상기 결정기 170은 상기 분주된 제 3 펄스 신호 및 상기 분주된 제 4 펄스 신호의 위상 차이를 비교하여, 상기 위상 차이가 존재하지 아니하는 경우, 상기 제 1 펄스 신호에 대한 상기 제 2 펄스 신호의 위상이 고정되었다고 판단할 수 있다. 반대로, 상기 위상 차이가 존재하는 경우, 상기 결정기 170은 상기 제 1 펄스 신호에 대한 상기 제 2 펄스 신호의 위상이 고정되지 않았다고 판단할 수 있다.
상기 위상 고정 검출 장치에 대한 구체적인 동작은 아래의 도 2 이하에서 상세하게 설명될 것이다.
도 2는 본 발명의 실시 예에 따른 위상 고정 검출 장치의 구성을 도시한다.
상기 위상 고정 검출 장치는 제 1 기준 신호 분주기 211, 제 1 출력 신호 분주기 213, 위상 주파수 검출기(Phase Frequency Detector) 230, 제 2 기준 신호 분주기 251, 제 2 출력 신호 분주기 253, 제 1 지연 회로 271, 제 2 지연 회로 273, 제 1 플립플롭(flip-flop) 275, 제 2 플립플롭 277, 논리곱 소자(AND gate) 279, 제 3 플립플롭 290을 포함할 수 있다.
여기에서, 상기 제 1 기준 신호 분주기 211 및 상기 제 1 출력 신호 분주기 213은 상기 도 1의 제 1 분주기 110에 포함될 수 있다. 또한, 상기 위상 주파수 검출기 230은 상기 도 1의 위상 주파수 검출기 130에 대응될 수 있다. 그리고, 상기 제 2 기준 신호 분주기 251 및 상기 제 2 출력 신호 분주기 253은 상기 도 1의 제 2 분주기 150에 포함될 수 있고, 상기 제 1 지연 회로 271, 상기 제 2 지연 회로 273, 상기 제 1 플립플롭(flip-flop) 275, 상기 제 2 플립플롭 277, 상기 논리곱 소자(AND gate) 279는 상기 도 1의 상기 결정기 170에 포함될 수 있다. 또한, 상기 제 1 플립플롭 275, 상기 제 2 플립플롭 277, 상기 제 3 플립플롭 290은 D 플립플롭(delay flip-flop)을 포함할 수 있다.
또한, 상기 제 1 기준 신호 분주기 211은 단순히 제 1 기준 분주기로, 상기 제 1 출력 신호 분주기 213은 단순히 제 1 출력 분주기로, 상기 제 2 기준 신호 분주기 251은 단순히 제 2 기준 분주기로, 상기 제 2 출력 신호 분주기 253은 단순히 제 2 출력 분주기로 각각 지칭될 수 있다. 또한, 상기 제 1 플립플롭 275는 단순히 제 1 결정기로, 상기 제 2 플립플롭 277은 단순히 제 2 결정기로, 상기 논리곱 소자 279는 단순히 제 3 결정기로 지칭될 수 있다.
구체적으로, FR1 신호는 제 1 기준 신호 분주기 211로, FD1 신호는 제 1 출력 신호 분주기 213으로 각각 입력될 수 있다. 여기에서, 상기 FR1 신호는 상기 도 1에서 언급한 제 1 펄스 신호 또는 기준 신호로 지칭될 수 있다. 특히, 상기 FR1 신호는 다른 발진기에 비해 비교적 안정성이 높은 온도 보상 수정 발진기와 같은 발진기 의해 발생된 신호일 수 있다. 또한, 상기 FD1 신호는 상기 도 1에서 언급한 제 2 펄스 신호 또는 출력 신호로 지칭될 수 있으며, 상기 FD1 신호는 상기 위상 고정 검출기가 위상 고정 여부를 검출하기 위한 대상이 되는 신호로 결정될 수 있다. 예를 들어, 상기 FD1 신호는 전압 제어 발진기로부터 출력되는 신호를 포함할 수 있다.
또한, 상기 예에서, 상기 전압 제어 발진기로부터 출력되는 신호의 위상을 고정시키기 위하여 위상 고정 루프가 사용될 수 있다. 여기에서, 상기 위상 고정 루프는 상기 기준 신호와 상기 위상 고정 루프로부터 출력되는 상기 출력 신호의 위상 차이를 검출할 수 있고, 상기 위상 차이에 기초하여 상기 전압 제어 발진기로부터 출력되는 신호의 위상을 제어할 수 있으며, 결과적으로 상기 출력 신호의 위상과 상기 기준 신호의 위상을 일치시킬 수 있게 된다. 따라서, 본 발명의 실시 예에 따라, 상기 FD1 신호는 특정한 발진기로부터 출력된 후, 위상 고정 루프를 거친 신호를 포함할 수 있다.
구체적으로, 상기 제 1 기준 신호 분주기 211은, 버퍼(Buffer)를 거처 상기 제 1 기준 신호 분주기 211로 입력되는 상기 FR1 신호를 상기 위상 주파수 검출기 230으로 출력할 수 있고, 상기 제 1 출력 신호 분주기 213은, 버퍼를 거쳐 상기 제 1 출력 신호 분주기 213으로 입력되는 상기 FD1 신호를 상기 위상 주파수 검출기 230으로 출력할 수 있다. 여기에서 각각의 버퍼는 생략될 수 있고, 상기 제 1 기준 신호 분주기 211과, 상기 제 1 출력 신호 분주기 213과 결합될 수 있는 상기 제 3 플립플롭 290은 상기 제 1 기준 신호 분주기 211과, 상기 제 1 출력 신호 분주기 213을 동기화시키는 기능을 수행할 수 있다.
앞서 설명하였듯이, 예를 들어, 상기 FR1 신호는 상기 기준 신호를 포함할 수 있고, 상기 제 1 기준 신호 분주기 211로부터 출력되는 기준 신호는 상기 제 1 기준 신호 분주기 211로 입력되는 기준 신호에 대해 두 배의 파장을 가질 수 있다. 마찬가지로, 예를 들어, 상기 FD1 신호는 상기 출력 신호를 포함할 수 있고, 상기 제 1 출력 신호 분주기 213으로부터 출력되는 상기 출력 신호는 상기 제 1 출력 신호 분주기 213으로 입력되는 상기 출력 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 1 출력 신호 분주기 213으로 입력되는 상기 FD1 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 1 출력 신호 분주기 213은 상기 FD1 펄스 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
또한, 위상 주파수 검출기 230은 분주된 상기 FR1 신호, 다시 말해, FR2 신호 및 분주된 상기 FD1 신호, 다시 말해, FD2 신호의 위상 차이에 대응되는 UP2 신호 및 DN2 신호를 출력할 수 있다. 다시 말해, 상기 위상 주파수 검출기 230은 상기 FR2 신호 및 상기 FD2 신호의 위상 차이를 정량화하여 이를 각각 상기 UP2 신호 및 상기 DN2 신호로 출력할 수 있다.
구체적으로, 상기 위상 주파수 검출기 230은 상기 FR2 신호 및 상기 FD2 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 FR2 신호의 진폭이 상기 FD2 신호의 진폭에 비하여 큰 구간에 대응되는 UP2 신호와, 상기 FR2 신호 및 상기 FD2 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 FD2 신호의 진폭이 상기 FR2 신호의 진폭에 비하여 큰 구간에 대응되는 DN2 신호를 각각 출력할 수 있다. 상기 위상 주파수 검출기 230의 구체적인 동작은 아래의 도 3 내지 도 5의 예에서 상세하게 설명될 것이다.
또한, 상기 제 2 기준 신호 분주기 251은 상기 제 2 기준 신호 분주기 251로 입력되는 상기 UP2 신호를 분주할 수 있고, 분주된 상기 UP2 신호, 다시 말해, UP4 신호를 제 1 지연 회로 271 및 제 1 플립플롭 275로 각각 출력할 수 있다. 마찬가지로, 상기 제 2 출력 신호 분주기 253은 상기 제 2 출력 신호 분주기 253으로 입력되는 상기 DN2 신호를 분주할 수 있고, 분주된 상기 DN2 신호, 다시 말해, 상기 DN4 신호를 상기 제 2 지연 회로 273 및 제 2 플립플롭 277로 각각 출력할 수 있다.
이 경우, 상기 UP4 신호는 상기 UP2 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 UP2 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 기준 신호 분주기 251은 상기 UP2 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다. 마찬가지로, 상기 DN4 신호는 상기 DN2 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 DN2 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 출력 신호 분주기 253은 상기 DN2 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
또한, 제 1 지연 회로 271은 상기 제 1 지연 회로 271로 입력된 UP4 신호를 지연시켜 상기 제 2 플립플롭 277의 CLK(Clock) 단으로 출력할 수 있다. 다시 말해, 상기 제 1 지연 회로 271로부터 출력된 DNCLK 신호는 상기 제 2 플립플롭 277의 클럭(Clock) 신호로 작용할 수 있다. 마찬가지로, 제 2 지연 회로 273은 상기 제 2 지연 회로 273으로 입력된 DN4 신호를 지연시켜 상기 제 1 플립플롭 275의 CLK 단으로 출력할 수 있다. 다시 말해, 상기 제 2 지연 회로 273으로부터 출력된 UPCLK 신호는 상기 제 1 플립플롭 275의 클럭 신호로 작용할 수 있다.
또한, 상기 UP4 신호는 상기 제 1 플립플롭 275의 D(data) 단으로 입력될 수 있다. 이때, 제 1 플립플롭 275는 UPCLK가 입력되는 시점을 기준으로, 상기 시점에 입력된 UP4 신호의 값을 Q1 신호로 출력할 수 있다. 마찬가지로 상기 DN4 신호는 상기 제 2 플립플롭 277의 D 단으로 입력될 수 있다. 이때, 제 2 플립플롭 277은 DNCLK가 입력되는 시점을 기준으로, 상기 시점에 입력된 DN4 신호의 값을 Q2 신호로 출력할 수 있다.
여기에서, 상기 Q1 신호 및 상기 Q2 신호는 각각 논리곱 소자 279로 출력될 수 있다. 상기 논리곱 소자 279는 모든 입력이 논리 상태 '1'일 때만 출력이 논리 상태 '1'이 되는 소자를 의미하는데, 본 발명의 실시 예에 따라, 상기 Q1 신호 및 상기 Q2 신호의 논리 값이 모두 '1'이 되는 경우, 상기 논리곱 소자 279로부터 출력되는 LD 신호의 논리 값은 '1'로 결정될 수 있고, 이 경우, 상기 위상 고정 장치는 상기 RF1 신호에 대하여 상기 FD1 신호의 위상이 고정되었다고 최종적으로 판단할 수 있다.
본 발명의 실시 예에 따라, 상기 Q1 신호 및 상기 Q2 신호의 논리 값 가운데 적어도 하나가 '0'이 되는 경우, 상기 논리곱 소자 279로부터 출력되는 LD 신호의 논리 값은 '0'으로 결정될 수 있고, 이 경우, 상기 위상 고정 장치는 상기 RF1 신호에 대하여 상기 FD1 신호의 위상이 고정되지 않았다고 최종적으로 판단할 수 있다.
상기 위상 고정 장치의 구체적인 동작은 아래의 도 3 내지 도 5의 실시 예에 기초하여 보다 자세하게 설명될 것이다.
도 3은 본 발명의 실시 예에 따른 위상 고정 검출 장치에 관한 타이밍 다이어그램(timing diagram)을 도시한다.
상기 도 3은 본 발명의 실시 예에 따라, 상기 위상 고정 검출 장치로 입력되는 신호들의 위상이 일치된 경우, 상기 위상 고정 검출 장치의 동작을 도시하고 있다. 이때, 상기 도 3에 도시된 각각의 신호들은 상기 도 2에서 설명한 각각의 소자들로 입력되거나 상기 소자들로부터 출력되는 각각의 신호에 대응된다.
본 발명의 실시 예에 따라, 상기 제 1 기준 신호 분주기 211로 입력되는 상기 FR1 신호와 상기 제 1 출력 신호 분주기 213으로 입력되는 FD1 신호의 주파수와 위상은 일치된다. 이 경우, 상기 FR1 신호의 듀티 사이클은 50 퍼센트에 이르고, 상기 FD1 신호의 듀티 사이클은 50 퍼센트에 이르지 못한다는 측면에서 양 신호 간의 차이가 존재할 수 있다.
앞서 도 2에서 설명하였듯이, 상기 제 3 플립플롭 290은 상기 제 1 기준 신호 분주기 211과, 상기 제 1 출력 신호 분주기 213을 동기화시키는 기능을 수행할 수 있는데, 다시 말해, 상기 제 3 플립플롭 290의 출력 신호인 RST_LD 신호의 논리 값이 '1'에서 '0'으로 전환되는 시점, 다시 말해, 리셋 시점부터 상기 제 1 기준 신호 분주기 211과, 상기 제 1 출력 신호 분주기 213은 각각 FR2 신호 및 FD2 신호를 출력할 수 있게 된다.
여기에서, 상기 FR2 신호는 상기 제 1 기준 신호 분주기 211에 의하여 상기 FR1 신호가 두 배로 분주된 결과를 보여주고 있고, 상기 FR2 신호 및 상기 FR1 신호의 듀티 사이클은 모두 다 50 퍼센트가 된다. 또한, 상기 FD2 신호는 상기 제 1 출력 신호 분주기 213에 의하여 상기 FD1 신호가 두 배로 분주된 결과를 보여주고 있고, 상기 제 1 출력 신호 분주기 213은 상기 FD1 신호의 듀티 사이클을 50 퍼센트로 보정하여 상기 FD2 신호를 출력하게 된다.
또한, UP2 신호는 상기 위상 주파수 검출기 230에 의하여, 상기 FR2 신호 및 상기 FD2 신호의 위상 차이가 존재하는 시점에서, 상기 FR2 신호를 기준으로 상기 FD2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다. 유사하게, DN2 신호는 상기 위상 주파수 검출기 230에 의하여, 상기 FR2 신호 및 상기 FD2 신호의 위상 차이가 존재하는 시점에서, 상기 FD2 신호를 기준으로 상기 FR2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다. 본 발명의 실시 예에 따라, 상기 도 3에 도시된 바와 같이 상기 FR2 신호 및 상기 FD2 신호의 위상 차이가 존재하지 아니하는 경우, 상기 FR2 신호 및 상기 FD2 신호의 위상이 일치된 시점에서 디폴트(default)된 신호가 출력될 수 있다. 본 발명의 실시 예에 따라, 상기 UP2 신호와 상기 DN2 신호는 위상이 일치된 형태를 가질 수 있다.
상기 UP4 신호는 상기 제 2 기준 신호 분주기 251에 의하여 상기 UP2 신호를 두 배로 분주한 결과를 보여주고 있고, 상기 제 2 기준 신호 분주기 251은 상기 UP2 신호의 듀티 사이클을 50 퍼센트로 보정하여 상기 UP4 신호를 출력하게 된다. 또한, 상기 DN4 신호는 상기 제 2 출력 신호 분주기 253에 의하여 상기 DN2 신호를 두 배로 분주한 결과를 보여주고 있고, 상기 제 2 출력 신호 분주기 253은 상기 DN2 신호의 듀티 사이클을 50 퍼센트로 보정하여 상기 DN4 신호를 출력하게 된다.
결과적으로, 상기 UP4 신호 및 상기 DN4 신호는 그 위상이 일치하는 형태를 가질 수 있고, 상기 UP4 신호는 상기 UP2 신호에 대해 두 배의 파장 및 펄스 너비를 가질 수 있고, 마찬가지로, 상기 DN4 신호는 상기 DN2 신호에 대해 두 배의 파장 및 펄스 너비를 가질 수 있다.
또한, 상기 UPCLK 신호는 상기 제 2 지연 회로 273에 의해, 상기 DN4 신호를 특정 시간만큼 지연한 신호로 결정될 수 있다. 또한, 상기 DNCLK 신호는 상기 제 1 지연 회로 271에 의해, 상기 UP4 신호를 상기 특정 시간만큼 지연한 신호로 결정될 수 있다. 여기에서 상기 특정 시간은 임의의 시간으로 결정될 수 있으며, 상기 특정 시간의 결정에 관해서는 도 7 이하에서 상세하게 설명될 것이다.
상기 제 1 플립플롭 275는 입력되는 상기 UPCLK 신호에 대한 각각의 상승 에지(edge)에서의 UP4 신호 값을 출력하게 된다. 예를 들어, UPCLK 신호의 첫 번째 상승 에지에서 UP4의 논리 값은 '1'이므로, 상기 UPCLK의 두 번째 상승 에지까지 상기 논리 값 '1'을 Q1 신호로 출력하게 된다. 이와 같은 원리에 따라, 상기 도 3에 도시된 바와 같이 상기 Q1 신호는 상기 UPCLK 신호의 첫 번째 상승 에지 이후로 논리 값 '1'을 지속적으로 유지하게 된다.
마찬가지로, 상기 제 2 플립플롭 277은 입력되는 상기 DNCLK 신호에 대한 각각의 상승 에지(edge)에서의 DN4 신호 값을 출력하게 된다. 예를 들어, DNCLK 신호의 첫 번째 상승 에지에서 DN4의 논리 값은 '1'이므로, 상기 DNCLK의 두 번째 상승 에지까지 상기 논리 값 '1'을 Q2 신호로 출력하게 된다. 이와 같은 원리에 따라, 상기 도 3에 도시된 바와 같이 상기 Q2 신호는 상기 DNCLK 신호의 첫 번째 상승 에지 이후로 논리 값 '1'을 지속적으로 유지하게 된다.
또한, 상기 도 3에 도시된 바와 같이 논리곱 소자 279는 상기 Q1 신호 및 상기 Q2 신호의 논리 값이 모두 '1'이 되는 경우, LD 신호의 논리 값을 '1'로 출력하게 되는데, 상기 도 3에 도시된 바와 같이 상기 LD 신호의 논리 값이 '1'이 되는 시점부터 상기 위상 고정 검출기는 상기 FD1 신호의 위상이 고정되었다고 결정할 수 있다.
도 4는 본 발명의 실시 예에 따른 위상 고정 검출 장치에 관한 타이밍 다이어그램을 도시한다.
상기 도 4은 본 발명의 실시 예에 따라, 상기 위상 고정 검출 장치로 입력되는 신호들의 위상이 일치하지 않는 경우, 상기 위상 고정 검출 장치의 동작을 도시하고 있다. 이때, 상기 도 4에 도시된 각각의 신호들은 상기 도 2에서 설명한 각각의 소자들로 입력되거나 상기 소자들로부터 출력되는 각각의 신호에 대응된다.
본 발명의 실시 예에 따라, 상기 제 1 기준 신호 분주기 211로 입력되는 상기 FR1 신호와 상기 제 1 출력 신호 분주기 213으로 입력되는 FD1 신호의 주파수가 일치될 수 있다. 그러나, 상기 도 4에 도시된 바와 같이, 상기 FR1 신호의 위상이 FD1 신호의 위상보다 앞서는 경우가 상정될 수 있다. 또한, 상기 FR1 신호의 듀티 사이클은 50 퍼센트에 이르고, 상기 FD1 신호의 듀티 사이클은 50 퍼센트에 이르지 못한다는 측면에서 양 신호 간의 차이가 존재할 수 있다.
앞서 도 2에서 설명하였듯이, 상기 제 3 플립플롭 290은 상기 제 1 기준 신호 분주기 211과, 상기 제 1 출력 신호 분주기 213을 동기화시키는 기능을 수행할 수 있는데, 다시 말해, 상기 제 3 플립플롭 290의 출력 신호인 RST_LD 신호의 논리 값이 '1'에서 '0'으로 전환되는 시점, 다시 말해, 리셋 시점부터 상기 제 1 기준 신호 분주기 211과, 상기 제 1 출력 신호 분주기 213은 각각 FR2 신호 및 FD2 신호를 출력할 수 있게 된다.
여기에서, 상기 FR2 신호는 상기 제 1 기준 신호 분주기 211에 의하여 상기 FR1 신호가 두 배로 분주된 결과를 보여주고 있고, 상기 FR2 신호 및 상기 FR1 신호의 듀티 사이클은 모두 다 50 퍼센트가 된다. 또한, 상기 FD2 신호는 상기 제 1 출력 신호 분주기 213에 의하여 상기 FD1 신호가 두 배로 분주된 결과를 보여주고 있고, 상기 제 1 출력 신호 분주기 213은 상기 FD1 신호의 듀티 사이클을 50 퍼센트로 보정하여 상기 FD2 신호를 출력하게 된다.
또한, UP2 신호는 상기 위상 주파수 검출기 230에 의하여, 상기 FR2 신호 및 상기 FD2 신호의 위상 차이가 존재하는 시점에서, 상기 FR2 신호를 기준으로 상기 FD2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다. 유사하게, DN2 신호는 상기 위상 주파수 검출기 230에 의하여, 상기 FR2 신호 및 상기 FD2 신호의 위상 차이가 존재하는 시점에서, 상기 FD2 신호를 기준으로 상기 FR2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다.
본 발명의 실시 예에 따라, 상기 도 4에 도시된 바와 같이, 상기 FR2 신호의 첫 번째 상승 에지를 기준으로 상기 FR2 신호 및 상기 FD2 신호의 위상이 불일치하게 되는 바, 상기 UP2 신호는 상기 FR2 신호의 첫 번째 상승 에지를 기준으로 FR2 신호를 기준으로 상기 FD2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다. 유사하게, 상기 DN2 신호는 상기 FD2 신호의 첫 번째 상승 에지를 기준으로 FD2 신호를 기준으로 상기 FR2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다.
상기 UP4 신호는 상기 제 2 기준 신호 분주기 251에 의하여 상기 UP2 신호를 두 배로 분주한 결과를 보여주고 있고, 상기 제 2 기준 신호 분주기 251은 상기 UP2 신호의 듀티 사이클을 50 퍼센트로 보정하여 상기 UP4 신호를 출력하게 된다. 또한, 상기 DN4 신호는 상기 제 2 출력 신호 분주기 253에 의하여 상기 DN2 신호를 두 배로 분주한 결과를 보여주고 있고, 상기 제 2 출력 신호 분주기 253은 상기 DN2 신호의 듀티 사이클을 50 퍼센트로 보정하여 상기 DN4 신호를 출력하게 된다.
결과적으로, 상기 UP4 신호 및 상기 DN4 신호는 여전히 위상 차이를 가지게 되나, 상기 UP4 신호의 주기 및 펄스 너비는 상기 UP2 신호의 주기 및 펄스 너비에 비해 크게 결정될 수 있고, 마찬가지로, 상기 DN4 신호의 주기 및 펄스 너비는 상기 DN2 신호의 주기 및 펄스 너비에 비해 크게 결정될 수 있다.
또한, 상기 UPCLK 신호는 상기 제 2 지연 회로 273에 의해, 상기 DN4 신호를 특정 시간만큼 지연한 신호로 결정될 수 있다. 또한, 상기 DNCLK 신호는 상기 제 1 지연 회로 271에 의해, 상기 UP4 신호를 상기 특정 시간만큼 지연한 신호로 결정될 수 있다. 여기에서 상기 특정 시간은 임의의 시간으로 결정될 수 있으며, 상기 특정 시간의 결정에 관해서는 도 7 이하에서 상세하게 설명될 것이다.
상기 제 1 플립플롭 275는 입력되는 상기 UPCLK 신호에 대한 각각의 상승 에지(edge)에서의 UP4 신호 값을 출력하게 된다. 예를 들어, UPCLK 신호의 첫 번째 상승 에지에서 UP4의 논리 값은 '1'이므로, 상기 UPCLK의 두 번째 상승 에지까지 상기 논리 값 '1'을 Q1 신호로 출력하게 된다. 이와 같은 원리에 따라, 상기 도 4에 도시된 바와 같이 상기 Q1 신호는 상기 UPCLK 신호의 첫 번째 상승 에지 이후로 논리 값 '1'을 지속적으로 유지하게 된다.
마찬가지로, 상기 제 2 플립플롭 277은 입력되는 상기 DNCLK 신호에 대한 각각의 상승 에지(edge)에서의 DN4 신호 값을 출력하게 된다. 예를 들어, DNCLK 신호의 첫 번째 상승 에지에서 DN4의 논리 값은 '0'이므로, 상기 DNCLK의 두 번째 상승 에지까지 상기 논리 값 '0'을 Q2 신호로 출력하게 된다. 이와 같은 원리에 따라, 상기 도 4에 도시된 바와 같이 상기 Q2 신호는 상기 DNCLK 신호의 첫 번째 상승 에지 이후로 논리 값 '0'을 지속적으로 유지하게 된다.
또한, 상기 도 4에 도시된 바와 같이 논리곱 소자 279는 상기 Q1 신호 및 상기 Q2 신호의 논리 값이 모두 '1'이 되는 경우, LD 신호의 논리 값을 '1'로 출력하게 되고, 그 이외의 경우, 상기 LD 신호의 논리 값을 '0'으로 출력하게 되는데, 상기 도 4에 도시된 바와 같이 상기 Q1 신호는 상기 UPCLK 신호의 첫 번째 상승 에지 이후로 논리 값 '1'을 지속적으로 유지하게 되나, 상기 도 4에 도시된 바와 같이 상기 Q2 신호의 논리 값은 '0'으로 유지되므로, 상기 도 4에 도시된 바와 같이 상기 LD 신호의 논리 값은 '0'으로 결정되고, 상기 위상 고정 검출기는 상기 FD1 신호의 위상이 고정되지 아니하였다고 결정할 수 있다.
도 5는 본 발명의 실시 예에 따른 위상 고정 검출 장치에 관한 타이밍 다이어그램을 도시한다.
상기 도 5은 본 발명의 실시 예에 따라, 상기 위상 고정 검출 장치로 입력되는 신호들의 위상이 일치하지 않는 경우, 상기 위상 고정 검출 장치의 동작을 도시하고 있다. 이때, 상기 도 5에 도시된 각각의 신호들은 상기 도 2에서 설명한 각각의 소자들로 입력되거나 상기 소자들로부터 출력되는 각각의 신호에 대응된다.
본 발명의 실시 예에 따라, 상기 제 1 기준 신호 분주기 211로 입력되는 상기 FR1 신호와 상기 제 1 출력 신호 분주기 213으로 입력되는 FD1 신호의 주파수가 일치될 수 있다. 그러나, 상기 도 5에 도시된 바와 같이, 상기 FD1 신호의 위상이 FR1 신호의 위상보다 앞서는 경우가 상정될 수 있다. 또한, 상기 FR1 신호의 듀티 사이클은 50 퍼센트에 이르고, 상기 FD1 신호의 듀티 사이클은 50 퍼센트에 이르지 못한다는 측면에서 양 신호 간의 차이가 존재할 수 있다.
앞서 도 2에서 설명하였듯이, 상기 제 3 플립플롭 290은 상기 제 1 기준 신호 분주기 211과, 상기 제 1 출력 신호 분주기 213을 동기화시키는 기능을 수행할 수 있는데, 다시 말해, 상기 제 3 플립플롭 290의 출력 신호인 RST_LD 신호의 논리 값이 '1'에서 '0'으로 전환되는 시점, 다시 말해, 리셋 시점부터 상기 제 1 기준 신호 분주기 211과, 상기 제 1 출력 신호 분주기 213은 각각 FR2 신호 및 FD2 신호를 출력할 수 있게 된다.
여기에서, 상기 FR2 신호는 상기 제 1 기준 신호 분주기 211에 의하여 상기 FR1 신호가 두 배로 분주된 결과를 보여주고 있고, 상기 FR2 신호 및 상기 FR1 신호의 듀티 사이클은 모두 다 50 퍼센트가 된다. 또한, 상기 FD2 신호는 상기 제 1 출력 신호 분주기 213에 의하여 상기 FD1 신호가 두 배로 분주된 결과를 보여주고 있고, 상기 제 1 출력 신호 분주기 213은 상기 FD1 신호의 듀티 사이클을 50 퍼센트로 보정하여 상기 FD2 신호를 출력하게 된다.
또한, UP2 신호는 상기 위상 주파수 검출기 230에 의하여, 상기 FR2 신호 및 상기 FD2 신호의 위상 차이가 존재하는 시점에서, 상기 FR2 신호를 기준으로 상기 FD2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다. 유사하게, DN2 신호는 상기 위상 주파수 검출기 230에 의하여, 상기 FR2 신호 및 상기 FD2 신호의 위상 차이가 존재하는 시점에서, 상기 FD2 신호를 기준으로 상기 FR2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다.
본 발명의 실시 예에 따라, 상기 도 5에 도시된 바와 같이, 상기 FR2 신호의 첫 번째 상승 에지를 기준으로 상기 FR2 신호 및 상기 FD2 신호의 위상이 불일치하게 되는 바, 상기 UP2 신호는 상기 FR2 신호의 첫 번째 상승 에지를 기준으로 FR2 신호를 기준으로 상기 FD2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다. 유사하게, 상기 DN2 신호는 상기 FD2 신호의 첫 번째 상승 에지를 기준으로 FD2 신호를 기준으로 상기 FR2 신호에 대한 위상 차이에 대응되는 신호로 결정될 수 있다.
상기 UP4 신호는 상기 제 2 기준 신호 분주기 251에 의하여 상기 UP2 신호를 두 배로 분주한 결과를 보여주고 있고, 상기 DN4 신호는 상기 제 2 출력 신호 분주기 253에 의하여 상기 DN2 신호를 두 배로 분주한 결과를 보여주고 있다. 이 경우, 상기 제 2 출력 신호 분주기 253은 상기 DN2 신호의 듀티 사이클을 50 퍼센트로 보정하여 상기 DN4 신호를 출력하게 된다.
결과적으로, 상기 UP4 신호 및 상기 DN4 신호는 여전히 위상 차이를 가지게 되나, 상기 UP4 신호의 주기 및 펄스 너비는 상기 UP2 신호의 주기 및 펄스 너비에 비해 크게 결정될 수 있고, 마찬가지로, 상기 DN4 신호의 주기 및 펄스 너비는 상기 DN2 신호의 주기 및 펄스 너비에 비해 크게 결정될 수 있다.
또한, 상기 UPCLK 신호는 상기 제 2 지연 회로 273에 의해, 상기 DN4 신호를 특정 시간만큼 지연한 신호로 결정될 수 있다. 또한, 상기 DNCLK 신호는 상기 제 1 지연 회로 271에 의해, 상기 UP4 신호를 상기 특정 시간만큼 지연한 신호로 결정될 수 있다. 여기에서 상기 특정 시간은 임의의 시간으로 결정될 수 있으며, 상기 특정 시간의 결정에 관해서는 도 7 이하에서 상세하게 설명될 것이다.
상기 제 1 플립플롭 275는 입력되는 상기 UPCLK 신호에 대한 각각의 상승 에지(edge)에서의 UP4 신호 값을 출력하게 된다. 예를 들어, UPCLK 신호의 첫 번째 상승 에지에서 UP4의 논리 값은 '1'이므로, 상기 UPCLK의 두 번째 상승 에지까지 상기 논리 값 '1'을 Q1 신호로 출력하게 된다. 이와 같은 원리에 따라, 상기 도 5에 도시된 바와 같이 상기 Q1 신호는 상기 UPCLK 신호의 첫 번째 상승 에지 이후로 논리 값 '1'을 지속적으로 유지하게 된다.
마찬가지로, 상기 제 2 플립플롭 277은 입력되는 상기 DNCLK 신호에 대한 각각의 상승 에지(edge)에서의 DN4 신호 값을 출력하게 된다. 예를 들어, DNCLK 신호의 첫 번째 상승 에지에서 DN4의 논리 값은 '0'이므로, 상기 DNCLK의 두 번째 상승 에지까지 상기 논리 값 '0'을 Q2 신호로 출력하게 된다. 이와 같은 원리에 따라, 상기 도 5에 도시된 바와 같이 상기 Q2 신호는 상기 DNCLK 신호의 첫 번째 상승 에지 이후로 논리 값 '0'을 지속적으로 유지하게 된다.
또한, 상기 도 5에 도시된 바와 같이 논리곱 소자 279는 상기 Q1 신호 및 상기 Q2 신호의 논리 값이 모두 '1'이 되는 경우, LD 신호의 논리 값을 '1'로 출력하게 되고, 그 이외의 경우, 상기 LD 신호의 논리 값을 '0'으로로 출력하게 되는데, 상기 도 5에 도시된 바와 같이 상기 Q1 신호는 상기 UPCLK 신호의 첫 번째 상승 에지 이후로 논리 값 '1'을 지속적으로 유지하게 되나, 상기 도 5에 도시된 바와 같이 상기 Q2 신호의 논리 값은 '0'으로 유지되므로, 상기 도 5에 도시된 바와 같이 상기 LD 신호의 논리 값은 '0'으로 결정되고, 상기 위상 고정 검출기는 상기 FD1 신호의 위상이 고정되지 아니하였다고 결정할 수 있다.
도 6은 본 발명의 실시 예에 따른 무선 통신 장치의 구성을 도시한다.
상기 도 6을 참조하면, 상기 무선 통신 장치는 RF(Radio Frequency) 처리부 610, 위상 고정 검출부 630을 포함할 수 있고, 상기 RF 처리부 610은 위상 고정 루프(Phase Locked Loop, PLL) 611을 포함할 수 있으며, 상기 위상 고정 검출부 630은 제 1 분주기 631, 위상 주파수 검출기 633, 제 2 분주기 635, 결정기 637을 포함할 수 있다.
여기에서, 상기 위상 고정 검출부 630은 상기 위상 고정 루프의 출력 신호에 대한 위상 고정 여부를 검출하는 장치로서, 상기 도 1에 도시된 장치에 대응하고, 상기 제 1 분주기 631은 상기 도 1의 상기 제 1 분주기 110에, 상기 위상 주파수 검출기 633은 상기 도 1의 상기 위상 주파수 검출기 130에, 상기 제 2 분주기 635는 상기 도 1의 상기 제 2 분주기 150에, 상기 결정기 637은 상기 도 1의 상기 결정기 170에 각각 대응될 수 있다.
상기 RF 처리부 610은 신호의 대역 변환, 증폭 등 무선 채널을 통해 신호를 송수신하기 위한 기능을 수행할 수 있다. 다시 말해, 상기 RF처리부 610은 기저대역 신호를 RF 대역 신호로 상향변환한 후 안테나를 통해 송신할 수 있고, 상기 안테나를 통해 수신되는 RF 대역 신호를 기저대역 신호로 하향변환 할 수 있다. 예를 들어, 상기 RF처리부 610은 송신 필터, 수신 필터, 증폭기, 믹서(mixer), 오실레이터(oscillator), DAC(Digital to Analog Convertor), ADC(Analog to Digital Convertor) 등을 포함할 수 있다.
상기 RF 처리부 610은 위상 고정 루프 611을 포함할 수 있다. 여기에서, 상기 위상 고정 루프 611은 상기 기준 신호와 상기 위상 고정 루프로부터 출력되는 상기 출력 신호의 위상 차이를 검출할 수 있고, 상기 위상 차이에 기초하여 발진기로부터 출력되는 신호의 위상을 제어할 수 있으며, 결과적으로 상기 출력 신호의 위상과 상기 기준 신호의 위상을 일치시킬 수 있게 된다. 본 발명의 실시 예에 따라, 상기 위상 고정 루프 611은 상기 출력 신호를 상기 위상 고정 검출부 630으로 출력할 수 있다.
또한, 상기 위상 고정 검출부 630은 기준 신호 및 상기 출력 신호를 각각 분주하는 제 1 분주기 631과, 분주된 상기 기준 신호 및 분주된 상기 출력 신호의 위상 차이에 대응되는 제 1 펄스 신호 및 제 2 펄스 신호를 출력하는 위상 주파수 검출기 633과, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 각각 분주하는 제 2 분주기 635와, 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호에 기초하여 상기 출력 신호의 위상 고정 여부를 결정하는 결정기를 포함할 수 있다.
여기에서, 상기 위상 고정 검출부 630은 상기 RF 처리부 610에 포함될 수 있으며, 경우에 따라서는 상기 무선 통신 장치 내에 포함될 수 있는 모뎀(MODEM)과 같은 장치 내에 포함될 수도 있다.
구체적으로, 상기 제 1 분주기 631 및 상기 제 2 분주기 635는 상기 제 1 분주기 631 및 상기 제 2 분주기 635로 입력되는 각 신호의 주파수를 분주하는 기능을 수행할 수 있다. 또한, 상기 위상 주파수 검출기 633은 상기 위상 주파수 검출기 633으로 입력되는 신호들의 위상 차이를 산출하여, 상기 위상 차이에 대응되는 차이 신호를 산출할 수 있다. 또한, 상기 결정기 637은 상기 위상 고정 검출부 630으로 입력되는 신호의 주파수 고정 여부를 최종적으로 판단하는 역할을 수행할 수 있다.
다시 말해, 상기 위상 고정 검출부 630은 상기 기준 신호 및 상기 출력 신호를 각각 분주하는 제 1 분주기 631과, 분주된 상기 기준 신호 및 분주된 상기 출력 신호의 위상 차이에 대응되는 제 1 펄스 신호 및 제 2 펄스 신호를 출력하는 위상 주파수 검출기 633과, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 각각 분주하는 제 2 분주기 635와, 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호에 기초하여 상기 출력 신호의 위상 고정 여부를 결정하는 결정기 637을 포함할 수 있다.
여기에서, 상기 기준 신호 및 상기 출력 신호는 각각 제 1 분주기 631로 입력될 수 있다. 여기에서, 상기 기준 신호는 예를 들어, 다른 발진기에 비해 비교적 안정성이 높은 온도 보상 수정 발진기와 같은 발진기 의해 발생된 신호일 수 있다. 또한, 상기 출력 신호는 전압 제어 발진기로부터 출력되는 신호를 포함할 수 있다.
여기에서, 상기 제 1 분주기 631 및 상기 제 2 분주기 635는 고속 회로 부분과 저속 회로 부분의 주파수 정합을 위하여 주파수를 분주하는 회로를 의미하는데, 본 발명의 실시 예에 따라, 상기 제 1 분주기 631 및 상기 제 2 분주기 635는 상기 기준 신호 및 상기 출력 신호의 위상이 고정되는지 여부를 용이하게 검출하기 위하여 상기 기준 신호 및 상기 출력 신호의 주파수를 일정한 비율로 감소시키는 역할을 수행할 수 있다.
구체적으로, 상기 제 1 분주기 631은 상기 제 1 분주기 631로 입력되는 상기 기준 신호를 상기 위상 주파수 검출기 633으로 출력할 수 있고, 상기 제 1 분주기 631로 입력되는 상기 출력 신호를 상기 위상 주파수 검출기 633으로 출력할 수 있다. 여기에서, 상기 제 1 분주기 631로부터 출력되는 기준 신호는 상기 제 1 분주기 610으로 입력되는 기준 신호에 대해 두 배의 파장을 가질 수 있다.
마찬가지로, 상기 제 1 분주기 631로부터 출력되는 상기 출력 신호는 상기 제 1 분주기 631로 입력되는 상기 출력 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 1 분주기 631로 입력되는 상기 출력 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 1 분주기 631은 상기 출력 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
또한, 위상 주파수 검출기 633은 분주된 상기 기준 신호 및 분주된 상기 출력 신호의 위상 차이에 대응되는 제 1 펄스 신호 및 제 2 펄스 신호를 출력할 수 있다. 다시 말해, 상기 위상 주파수 검출기 633은 상기 기준 신호 및 상기 출력 신호의 위상 차이를 정량화하여 이를 각각 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호로 출력할 수 있다.
구체적으로, 상기 위상 주파수 검출기 633은 상기 기준 신호 및 상기 출력 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 기준 신호의 진폭이 상기 출력 신호의 진폭에 비하여 큰 구간에 대응되는 제 1 펄스 신호와, 상기 기준 신호 및 상기 출력 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 출력 신호의 진폭이 상기 기준 신호의 진폭에 비하여 큰 구간에 대응되는 제 2 펄스 신호를 각각 출력할 수 있다.
또한, 상기 제 2 분주기 635는 상기 제 2 분주기 635로 입력되는 상기 제 1 펄스 신호를 분주하여 상기 결정기 637로 출력할 수 있고, 상기 제 2 분주기 635로 입력되는 상기 제 2 펄스 신호를 분주하여 상기 결정기 637로 출력할 수 있다. 이 경우, 상기 제 2 분주기 635로부터 출력되는 분주된 제 1 펄스 신호는 상기 제 2 분주기 635로 입력되는 상기 제 1 펄스 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 2 분주기 635로 입력되는 상기 제 1 펄스 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 분주기 635는 상기 제 1 펄스 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
마찬가지로, 상기 제 2 분주기 635로부터 출력되는 분주된 제 2 펄스 신호는 상기 제 2 분주기 635로 입력되는 제 2 펄스 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 2 분주기 635로 입력되는 상기 제 2 펄스 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 분주기 635는 상기 제 2 펄스 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
상기 결정기 637은 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호에 기초하여 상기 출력 신호의 위상 고정 여부를 결정할 수 있다. 다시 말해, 상기 결정기 637은 상기 분주된 제 1 펄스 신호 및 상기 분주된 제 2 펄스 신호의 위상 차이를 비교하여, 상기 위상 차이가 존재하지 아니하는 경우, 상기 기준 신호에 대한 상기 출력 신호의 위상이 고정되었다고 판단할 수 있다. 반대로, 상기 위상 차이가 존재하는 경우, 상기 결정기 637은 상기 기준 신호에 대한 상기 출력 신호의 위상이 고정되지 않았다고 판단할 수 있다.
도 7은 본 발명의 실시 예에 따른 위상 고정 검출 장치의 출력에 관한 그래프를 도시한다.
상기 도 2를 참조하면, 제 1 지연 회로 271은 상기 제 1 지연 회로 271로 입력된 UP4 신호를 지연시켜 상기 제 2 플립플롭 277의 CLK(Clock) 단으로 출력할 수 있고, 상기 제 2 지연 회로 273은 상기 제 2 지연 회로 273으로 입력된 DN4 신호를 지연시켜 상기 제 1 플립플롭 275의 CLK 단으로 출력할 수 있다.
여기에서, 상기 UP4 신호 및 상기 DN4 신호를 지연시키는 정도는 상기 도 2에서의 FD1 신호에 관한 주파수의 정확도에 따라 달라진다. 예를 들어, 상기 FD1 신호가 특정 발진기로부터 출력되는 신호인 경우, 상기 신호의 주파수는 온도, 공정 상의 변화, 전압 변화 등에 의해서 오차가 발생할 수 있다. 다시 말해, 사용자가 의도한 발진 주파수가 836.5MHz 인 경우, 상기 원인들에 따른 오차에 의해 실제로 상기 발진기로부터 출력되는 주파수는 832MHz 또는 840.2MHz가 될 수 있다.
상기 도 7을 참조하면, fout 값은 사용자가 의도한 발진 주파수에 해당될 수 있고, 상기 Δf1, Δf2, Δf3는 각각 상기 원인들에 따라 상기 fout 주파수에 발생한 오차에 대응될 수 있다. 이 경우, 상기 Δf1, Δf2, Δf3에 따라, 상기 UP4 신호 및 상기 DN4 신호를 지연시키는 정도가 달라지게 된다.
도 8은 본 발명의 실시 예에 따른 위상 고정 검출 장치의 동작에 관한 순서도를 도시한다.
먼저, 801단계에서, 상기 도 2에 도시된 상기 제 1 기준 신호 분주기 211은 기준 신호를 분주할 수 있다. 여기에서, 상기 기준 신호는 상기 도 2에서의 FR1 신호에 대응될 수 있으며, 특히, 상기 기준 신호는 다른 발진기에 비해 비교적 안정성이 높은 온도 보상 수정 발진기와 같은 발진기 의해 발생된 신호일 수 있다.
다음으로, 803단계에서, 상기 도 2에 도시된 제 1 출력 신호 분주기 213은 출력 신호를 분주할 수 있다. 여기에서, 상기 출력 신호는 상기 도 2에서의 FD1 신호에 대응될 수 있으며, 특히, 상기 출력 신호는 상기 위상 고정 검출기가 위상 고정 여부를 검출하기 위한 대상이 되는 신호로 결정될 수 있다. 예를 들어, 상기 출력 신호는 전압 제어 발진기로부터 출력되는 신호를 포함할 수 있다.
또한, 805단계에서, 상기 도 2에 도시된 위상 주파수 검출기 230은 상기 분주된 기준 신호 및 상기 분주된 출력 신호의 위상 차이에 대응되는 제 1 차이 신호 및 제 2 차이 신호를 출력할 수 있다. 다시 말해, 상기 위상 주파수 검출기 230은 상기 기준 신호 및 상기 출력 신호의 위상 차이를 정량화하여 이를 각각 상기 제 1 차이 신호 및 상기 제 2 차이 신호로 출력할 수 있다.
구체적으로, 상기 위상 주파수 검출기 230은 상기 기준 신호 및 상기 출력 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 기준 신호의 진폭이 상기 출력 신호의 진폭에 비하여 큰 구간에 대응되는 제 1 차이 신호와, 상기 기준 신호 및 상기 출력 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 출력 신호의 진폭이 상기 기준 신호의 진폭에 비하여 큰 구간에 대응되는 제 2 차이 신호를 각각 출력할 수 있다.
다음으로, 807단계에서, 상기 도 2에 도시된 제 2 기준 신호 분주기 251은 상기 제 1 차이 신호를 분주할 수 있다. 이 경우, 분주된 상기 제 1 차이 신호는 상기 제 1 차이 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 1 차이 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 기준 신호 분주기 251은 상기 제 1 차이 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
유사하게, 809단계에서, 상기 도 2에 도시된 제 2 출력 신호 분주기 253은 상기 제 2 차이 신호를 분주할 수 있다. 이 경우, 분주된 상기 제 2 차이 신호는 상기 제 2 차이 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 2 차이 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 출력 신호 분주기 253은 상기 제 2 차이 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
또한, 811단계에서, 상기 도 2에 도시된 제 1 지연 회로 271은 분주된 상기 제 1 차이 신호를 지연시킬 수 있다. 이 경우, 상기 제 1 지연 회로 271은 상기 제 1 지연 회로 271로 입력된 상기 분주된 제 1 차이 신호를 지연시켜 상기 제 2 플립플롭 277의 CLK(Clock) 단으로 출력할 수 있다. 다시 말해, 상기 제 1 지연 회로 271로부터 출력된 신호는 상기 제 2 플립플롭 277의 클럭(Clock) 신호로 작용할 수 있다.
다음으로, 813단계에서, 상기 도 2에 도시된 제 2 지연 회로 273은 분주된 상기 제 2 차이 신호를 지연시킬 수 있다. 이 경우, 상기 제 2 지연 회로 273은 상기 제 2 지연 회로 273으로 입력된 상기 분주된 제 2 차이 신호를 지연시켜 상기 제 1 플립플롭 275의 CLK 단으로 출력할 수 있다. 다시 말해, 상기 제 2 지연 회로 273으로부터 출력된 신호는 상기 제 1 플립플롭 275의 클럭 신호로 작용할 수 있다.
또한, 815단계에서, 상기 도 2에 도시된 제 1 플립플롭 275는 상기 지연된 제 2 차이 신호 및 상기 분주된 제 1 차이 신호에 기초하여 제 1 논리 값을 결정할 수 있다. 다시 말해, 상기 제 1 플립플롭 275는 상기 지연된 제 2 차이 신호가 입력되는 시점을 기준으로, 상기 시점에 입력된 상기 분주된 제 1 차이 신호의 값을 출력할 수 있다.
다음으로, 817단계에서, 상기 도 2에 도시된 제 2 플립플롭 277은 상기 지연된 제 1 차이 신호 및 상기 분주된 제 2 차이 신호에 기초하여 제 2 논리 값을 결정할 수 있다. 다시 말해, 상기 제 2 플립플롭 277은 상기 지연된 제 1 차이 신호가 입력되는 시점을 기준으로, 상기 시점에 입력된 상기 분주된 제 2 차이 신호의 값을 출력할 수 있다.
마지막으로, 819단계에서, 상기 도 2에 도시된 논리 곱 소자 279는 상기 제 1 논리 값 및 상기 제 2 논리 값에 기초하여 위상 고정 여부를 검출할 수 있다. 다시 말해, 상기 논리곱 소자 279는 모든 입력이 논리 상태 '1'일 때만 출력이 논리 상태 '1'이 되는 소자를 의미하는데, 본 발명의 실시 예에 따라, 상기 제 1 논리 값 및 상기 제 2 논리 값이 모두 '1'이 되는 경우, 상기 논리곱 소자 279로부터 출력되는 신호의 논리 값은 '1'로 결정될 수 있고, 이 경우, 상기 위상 고정 장치는 상기 기준 신호에 대하여 상기 출력 신호의 위상이 고정되었다고 최종적으로 판단할 수 있다.
도 9는 본 발명의 실시 예에 따른 위상 고정 검출 장치의 동작에 관한 순서도를 도시한다.
먼저, 901단계에서, 상기 도 1에 도시된 제 1 분주기 110은 상기 제 1 분주기 110으로 입력되는 제 1 펄스 신호 및 제 2 펄스 신호를 각각 분주할 수 있다. 여기에서, 상기 제 1 펄스 신호는 기준 신호로 지칭될 수 있는데, 상기 기준 신호는 다른 발진기에 비해 비교적 안정성이 높은 온도 보상 수정 발진기와 같은 발진기 의해 발생된 신호일 수 있다. 또한, 상기 제 2 펄스 신호는 본 발명의 실시 예에 따라, 상기 위상 고정 검출기가 위상 고정 여부를 검출하기 위한 대상이 되는 신호로 결정될 수 있다. 예를 들어, 상기 제 2 펄스 신호는 전압 제어 발진기로부터 출력되는 신호를 포함할 수 있다.
또한, 상기 제 1 분주기 110은 상기 제 1 펄스 신호에 대한 상기 제 2 펄스 신호의 위상이 고정되는지 여부를 용이하게 검출하기 위하여 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호의 주파수를 일정한 비율로 감소시키는 역할을 수행할 수 있다. 그 결과, 상기 제 1 분주기 110으로부터 출력되는 제 1 펄스 신호는 상기 제 1 분주기 110으로 입력되는 제 1 펄스 신호에 대해 두 배의 파장을 가질 수 있다.
마찬가지로, 상기 제 1 분주기 110으로부터 출력되는 상기 제 2 펄스 신호는 상기 제 1 분주기 110으로 입력되는 상기 제 2 펄스 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 1 분주기 110으로 입력되는 상기 제 2 펄스 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 1 분주기 110은 상기 제 2 펄스 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
다음으로, 903단계에서, 상기 도 1에 도시된 위상 주파수 검출기 130은 분주된 상기 제 1 펄스 신호 및 분주된 상기 제 2 펄스 신호의 위상 차이에 대응되는 제 3 펄스 신호 및 제 4 펄스 신호를 출력할 수 있다. 구체적으로, 상기 위상 주파수 검출기 130은 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 제 1 펄스 신호의 진폭이 상기 제 2 펄스 신호의 진폭에 비하여 큰 구간에 대응되는 제 3 펄스 신호와, 상기 제 1 펄스 신호 및 상기 제 2 펄스 신호 간의 위상 차이가 존재하기 시작하는 시점을 기준으로, 상기 제 2 펄스 신호의 진폭이 상기 제 1 펄스 신호의 진폭에 비하여 큰 구간에 대응되는 제 4 펄스 신호를 각각 출력할 수 있다.
또한, 905단계에서, 상기 도 1에 도시된 상기 제 2 분주기 150은 상기 제 3 펄스 신호 및 상기 제 4 펄스 신호를 각각 분주할 수 있다. 이 경우, 상기 제 2 분주기 150으로부터 출력되는 분주된 제 3 펄스 신호는 상기 제 2 분주기 150으로 입력되는 상기 제 3 펄스 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 2 분주기 150으로 입력되는 상기 제 3 펄스 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 분주기 150은 상기 제 3 펄스 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
마찬가지로, 상기 제 2 분주기 150으로부터 출력되는 분주된 제 4 펄스 신호는 상기 제 2 분주기 150으로 입력되는 제 4 펄스 신호에 대해 두 배의 파장을 가질 수 있다. 또한, 만약 상기 제 2 분주기 150으로 입력되는 상기 제 4 펄스 신호의 듀티 사이클(Duty Cycle)이 50 퍼센트에 이르지 못하는 경우, 상기 제 2 분주기 150은 상기 제 4 펄스 신호의 듀티 사이클이 50 퍼센트에 이르게 보정하여 출력할 수 있다.
마지막으로, 907단계에서, 상기 도 1에 도시된 결정기 170은 분주된 상기 제 3 펄스 신호 및 분주된 상기 제 4 펄스 신호에 기초하여 상기 제 2 펄스 신호의 위상 고정 여부를 결정할 수 있다. 다시 말해, 상기 결정기 170은 상기 분주된 제 3 펄스 신호 및 상기 분주된 제 4 펄스 신호의 위상 차이를 비교하여, 상기 위상 차이가 존재하지 아니하는 경우, 상기 제 1 펄스 신호에 대한 상기 제 2 펄스 신호의 위상이 고정되었다고 판단할 수 있다. 반대로, 상기 위상 차이가 존재하는 경우, 상기 결정기 170은 상기 제 1 펄스 신호에 대한 상기 제 2 펄스 신호의 위상이 고정되지 않았다고 판단할 수 있다.
본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(ROM: Read Only Memory), 전기적 삭제가능 프로그램가능 롬(EEPROM: Electrically Erasable Programmable Read Only Memory), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 상기 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(Local Area Network), WLAN(Wide LAN), 또는 SAN(Storage Area Network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 발명의 실시 예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 발명의 실시 예를 수행하는 장치에 접속할 수도 있다.
상술한 본 발명의 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 발명이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 위상 고정 검출 장치에 있어서,
    제1 분주기, 제2 분주기, 위상 주파수 검출기, 및 결정기를 포함하고,
    상기 제1 분주기는, 기준 신호(reference signal)를 분주하여 제1 펄스 신호를 출력하고,
    입력 신호를 분하여 제2 펄스 신호를 출력하고,
    상기 입력 신호의 듀티 사이클(duty cycle)이 상기 기준 신호의 듀티 사이클(duty cycle)에 도달하도록 상기 입력 신호를 보정하도록 구성되고,
    상기 위상 주파수 검출기는 상기 제1 펄스 신호 및 상기 제2 펄스 신호 사이에 위상 차이를 기반으로 제3 펄스 신호 및 제4 펄스 신호를 출력하도록 구성되고,
    상기 제2 분주기는, 상기 제3 펄스 신호를 분주하여 제5 펄스 신호를 출력하고,
    상기 제3 펄스 신호의 듀티 사이클이 어떤 값에 도달하지 못하는 경우, 상기 제3 펄스 신호의 듀티 사이클이 상기 어떤 값에 도달하도록 상기 제3 펄스 신호를 보정하고,
    상기 제4 펄스 신호를 분주하여 제6 펄스 신호를 출력하고,
    상기 제4 펄스 신호의 듀티 사이클이 상기 어떤 값에 도달하지 못하는 경우, 상기 제4 펄스 신호의 듀티 사이클이 상기 어떤 값에 도달하도록 상기 제4 펄스 신호를 보정하도록 구성되고,
    상기 결정기는, 상기 제5 펄스 신호 및 상기 제6 펄스 신호를 지연하고,
    상기 제5 펄스 신호 및 상기 제6 펄스 신호를 기반으로 상기 입력 신호의 위상이 상기 기준 신호의 위상과 일치하도록 고정되었는지 결정하도록 구성되고,
    상기 제5 펄스 신호의 펄스 폭은 상기 제3 펄스 신호의 펄스 폭보다 크거나 같고, 상기 제6 펄스 신호의 펄스 폭은 상기 제4 펄스 신호의 펄스 폭보다 크거나 같고,
    상기 제2 분주기는 상기 위상 주파수 검출기 및 상기 결정기 사이에 연결되는 장치.
  2. 제1 항에 있어서,
    상기 기준 신호는 상기 입력 신호의 위상이 고정되는 지 여부를 검출하는 기준이 되고, 제2 오실레이터보다 높은 안정성을 제공하기 위하여 제1 오실레이터에 의하여 생성되고,
    상기 입력 신호는 위상 고정 루프(phase-locked loop)을 통해 통과하고 상기 제2 오실레이터로부터 출력되는 장치.
  3. 제 2 항에 있어서,
    상기 위상 주파수 검출기는, 상기 제1 펄스 신호에 대한 위상 차이에 대응하는 상기 제3 펄스 신호를 출력하고,
    상기 제2 펄스 신호에 대한 위상 차이에 대응하는 상기 제4 펄스 신호를 출력하도록 구성되고,
    상기 제1 분주기는,
    상기 제1 펄스 신호를 출력하기 위하여 상기 기준 신호를 분주하는 제1 기준 분주기와
    상기 제2 펄스 신호를 출력하기 위하여 상기 입력 신호를 분주하는 제1 출력 분주기를 포함하고,
    상기 제2 분주기는,
    상기 제5 펄스 신호를 출력하기 위하여 상기 제3 펄스 신호를 분주하는 제2 기준 분주기와,
    상기 제6 펄스 신호를 출력하기 위하여 제4 펄스 신호를 분주하는 제2 출력 분주기를 포함하는 장치.
  4. 제1 항에 있어서,
    상기 결정기는,
    상기 제5 펄스 신호를 시간 주기만큼 지연하는 제1 지연 회로;
    상기 제6 펄스 신호를 시간 주기만큼 지연하는 제2 지연 회로;
    상기 지연된 제6 펄스 신호 및 상기 제5 펄스 신호를 기반으로 제1 논리 값을 결정하도록 구성된 제1 결정기;
    상기 지연된 제5 펄스 신호 및 상기 제6 펄스 신호를 기반으로 제2 논리 값을 결정하도록 구성된 제2 결정기; 및
    상기 제1 논리 값 및 상기 제2 논리 값을 기반으로, 상기 입력 신호의 위상이 상기 제1 펄스 신호의 위상과 일치하도록 고정되었는 지 여부를 결정하는 제3 결정기를 포함하는 장치.
  5. 제2 항에 있어서,
    상기 제5 펄스 신호 및 상기 제6 펄스 신호는 상기 입력 신호의 발진 주파수 오차에 따라 결정된 시간 주기만큼 지연되는 장치.
  6. 제5 항에 있어서,
    상기 오차는 상기 입력 신호의 발진 주파수와 사용자에 의하여 설정된 기준 발진 주파수 사이에 차이인 장치.
  7. 제5 항에 있어서,
    상기 어떤 값은 상기 기준 신호의 듀티 사이클과 동일한 장치.
  8. 삭제
  9. 위상 고정 검출 방법에 있어서,
    제1 분주기에 의하여, 기준 신호를 분주하여 제1 펄스 신호를 출력하는 과정;
    상기 제1 분주기에 의하여, 입력 신호를 분하여 제2 펄스 신호를 출력하고, 상기 입력 신호의 듀티 사이클(duty cycle)이 상기 기준 신호의 듀티 사이클(duty cycle)에 도달하도록 상기 입력 신호를 보정하는 과정;
    위상 주파수 검출기에 의하여, 상기 제1 펄스 신호 및 상기 제2 펄스 신호 사이에 위상 차이를 기반으로 제3 펄스 신호 및 제4 펄스 신호를 출력하는 과정;
    제2 분주기에 의하여, 상기 제3 펄스 신호를 분주하여 제5 펄스 신호를 출력하고, 상기 제3 펄스 신호의 듀티 사이클이 어떤 값에 도달하지 못하는 경우, 상기 제3 펄스 신호의 듀티 사이클이 상기 어떤 값에 도달하도록 상기 제3 펄스 신호를 보정하는 과정;
    상기 제2 분주기에 의하여, 상기 제4 펄스 신호를 분주하여 제6 펄스 신호를 출력하고, 상기 제4 펄스 신호의 듀티 사이클이 상기 어떤 값에 도달하지 못하는 경우, 상기 제4 펄스 신호의 듀티 사이클이 상기 어떤 값에 도달하도록 상기 제4 펄스 신호를 보정하는 과정;
    결정기에 의하여, 상기 제5 펄스 신호 및 상기 제6 펄스 신호를 지연하는 과정; 및
    상기 결정기에 의하여, 상기 제5 펄스 신호 및 상기 제6 펄스 신호를 기반으로 상기 입력 신호의 위상이 상기 기준 신호의 위상과 일치하도록 고정되었는지 결정하는 과정을 포함하고,
    상기 제5 펄스 신호의 펄스 폭은 상기 제3 펄스 신호의 펄스 폭보다 크거나 같고, 상기 제6 펄스 신호의 펄스 폭은 상기 제4 펄스 신호의 펄스 폭보다 크거나 같고,
    상기 제2 분주기는 상기 위상 주파수 검출기 및 상기 결정기 사이에 연결되는 방법.
  10. 제9 항에 있어서,
    상기 기준 신호는 상기 입력 신호의 위상이 고정되는 지 여부를 검출하는 기준이 되고, 제2 오실레이터보다 높은 안정성을 제공하기 위하여 제1 오실레이터에 의하여 생성되고,
    상기 입력 신호는 위상 고정 루프(phase-locked loop)을 통해 통과하고 상기 제2 오실레이터로부터 출력되는 방법.
  11. 제10 항에 있어서,
    상기 제3 펄스 신호 및 제4 펄슨 신호를 출력하는 과정은,
    상기 제1 펄스 신호에 대한 위상 차이에 대응하는 상기 제3 펄스 신호를 출력하는 과정;
    상기 제2 펄스 신호에 대한 위상 차이에 대응하는 상기 제4 펄스 신호를 출력하는 과정을 포함하고,
    상기 제5 펄스 신호 및 제6 펄스 신호를 지연하는 과정은,
    상기 제5 펄스 신호를 시간 주기만큼 지연하는 과정; 및
    상기 제6 펄스 신호를 시간 주기만큼 지연하는 과정;을 포함하고,
    상기 입력 신호의 위상이 고정되는지 여부를 결정하는 과정은,
    상기 지연된 제6 펄스 신호 및 상기 제5 펄스 신호를 기반으로 제1 논리 값을 결정하는 과정;및
    상기 지연된 제5 펄스 신호 및 상기 제6 펄스 신호를 기반으로 제2 논리 값을 결정하는 과정을 포함하는 방법.
  12. 무선 통신 장치에 있어서,
    위상 고정 루프(Phase Locked Loop)를 포함하는 RF(Radio Frequency) 처리부와,
    상기 위상 고정 루프의 출력 신호에 대한 위상 고정 여부를 검출하는 위상 고정 검출부를 포함하고,
    상기 위상 고정 검출부는,
    기준 신호(reference signal)를 분주하여 제1 펄스 신호를 출력하고, 입력 신호를 분하여 제2 펄스 신호를 출력하고, 상기 입력 신호의 듀티 사이클(duty cycle)이 상기 기준 신호의 듀티 사이클(duty cycle)에 도달하도록 상기 입력 신호를 보정하는 제1 분주기;
    상기 제1 펄스 신호 및 상기 제2 펄스 신호 사이에 위상 차이를 기반으로 제3 펄스 신호 및 제4 펄스 신호를 출력하는 위상 주파수 검출기;
    상기 제3 펄스 신호를 분주하여 제5 펄스 신호를 출력하고, 상기 제3 펄스 신호의 듀티 사이클이 어떤 값에 도달하지 못하는 경우, 상기 제3 펄스 신호의 듀티 사이클이 상기 어떤 값에 도달하도록 상기 제3 펄스 신호를 보정하고, 상기 제4 펄스 신호를 분주하여 제6 펄스 신호를 출력하고, 상기 제4 펄스 신호의 듀티 사이클이 상기 어떤 값에 도달하지 못하는 경우, 상기 제4 펄스 신호의 듀티 사이클이 상기 어떤 값에 도달하도록 상기 제4 펄스 신호를 보정하는 제2 분주기; 및
    상기 제5 펄스 신호 및 상기 제6 펄스 신호를 지연하고, 상기 제5 펄스 신호 및 상기 제6 펄스 신호를 기반으로 상기 입력 신호의 위상이 상기 기준 신호의 위상과 일치하도록 고정되었는지 결정하는 결정기;를 포함하고,
    상기 제5 펄스 신호의 펄스 폭은 상기 제3 펄스 신호의 펄스 폭보다 크거나 같고, 상기 제6 펄스 신호의 펄스 폭은 상기 제4 펄스 신호의 펄스 폭보다 크거나 같고,
    상기 제2 분주기는 상기 위상 주파수 검출기 및 상기 결정기 사이에 연결되는 장치.
  13. 제12 항에 있어서,
    상기 제1 분주기는,
    상기 기준 신호를 분주하는 제1 기준 분주기; 및
    상기 출력 신호를 분주하는 제1 출력 분주기;를 포함하고,
    상기 제2 분주기는,
    상기 제3 펄스 신호를 분주하는 제2 기준 분주기;및
    상기 제4 펄스 신호를 분주하는 제2 출력 분주기;를 포함하는 장치.
  14. 제13 항에 있어서,
    상기 결정기는,
    상기 제5 펄스 신호를 시간 주기만큼 지연하는 제1 지연 회로;
    상기 제6 펄스 신호를 시간 주기만큼 지연하는 제2 지연 회로;
    상기 지연된 제6 펄스 신호 및 상기 제5 펄스 신호를 기반으로 제1 논리 값을 결정하도록 구성된 제1 결정기;
    상기 지연된 제5 펄스 신호 및 상기 제6 펄스 신호를 기반으로 제2 논리 값을 결정하도록 구성된 제2 결정기; 및
    상기 제1 논리 값 및 상기 제2 논리 값을 기반으로, 상기 입력 신호의 위상이 상기 제1 펄스 신호의 위상과 일치하도록 고정되었는 지 여부를 결정하는 제3 결정기를 포함하는 장치.
  15. 제12 항에 있어서,
    상기 제5 펄스 신호 및 상기 제6 펄스 신호는 상기 입력 신호의 발진 주파수 오차에 따라 결정된 시간 주기만큼 지연되는 장치.
  16. 제15 항에 있어서,
    상기 어떤 값은 상기 기준 신호의 듀티 사이클과 동일한 장치.

  17. 삭제
  18. 삭제
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