CN106972857B - 一种多环路自偏置锁相环电路及时钟产生器 - Google Patents

一种多环路自偏置锁相环电路及时钟产生器 Download PDF

Info

Publication number
CN106972857B
CN106972857B CN201710297052.3A CN201710297052A CN106972857B CN 106972857 B CN106972857 B CN 106972857B CN 201710297052 A CN201710297052 A CN 201710297052A CN 106972857 B CN106972857 B CN 106972857B
Authority
CN
China
Prior art keywords
output
phase
charge pump
input
switching tube
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710297052.3A
Other languages
English (en)
Other versions
CN106972857A (zh
Inventor
刘宝宝
宋阳
赵鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Shenzhen R&D Co Ltd
Original Assignee
STMicroelectronics Shenzhen R&D Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Shenzhen R&D Co Ltd filed Critical STMicroelectronics Shenzhen R&D Co Ltd
Priority to CN201710297052.3A priority Critical patent/CN106972857B/zh
Publication of CN106972857A publication Critical patent/CN106972857A/zh
Application granted granted Critical
Publication of CN106972857B publication Critical patent/CN106972857B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明适用于集成电路领域，提供了一种多环路自偏置锁相环电路及时钟产生器，该电路包括：多相输出鉴频鉴相器，反向单元，第一、第二、第三电荷泵，开关单元，压控振荡器阵列，分频器；当分频器输出的信号与输入参考频率之间的频率差小于第一阈值时，第一、第二电荷泵同时工作，第一电荷泵的输出电流作控制一个压控振荡器工作，以实现宽频率范围输出；第二电荷泵和第三电荷泵在第二储能单元上形成控制电压，控制开关单元的电流，以实现电荷泵电流与压控振荡器电流之间比值的动态可调。本发明提供的多环路自偏置锁相环电路具有应用范围广泛，可移植性好，宽输入输出范围、不受PVT影响，具有非常强的抗工艺、电源电压和环境温度的能力等优点。

Description

一种多环路自偏置锁相环电路及时钟产生器
技术领域
本发明属于集成电路领域，尤其涉及一种多环路自偏置锁相环电路及时钟产生器。
背景技术
锁相环由于频率调节灵活、输出信号抖动小等优点，已成为现代集成电路中不可或缺的一部分。针对不同的应用场合，对锁相环的性能参数的需求也不同，比如：输入输出频率范围、分频范围、输出信号抖动/相位噪声、功耗和面积等。
然而，目前传统的锁相环结构，其各个模块的参数基本是固定的，只能在很窄的工作范围内输出高性能的频率信号，比如很窄的输入、输出频率范围和分频范围，而拓展范围通常会导致输出信号抖动，影响产品性能，因此现有的锁相环结构无法适用于多个应用系统，需要针对每一个应用专门设计不同的时钟产生电路，从而导致增加产品的设计时间和设计成本。
发明内容
本发明实施例的目的在于提供一种多环路自偏置锁相环电路，旨在解决现有锁相环无法根据锁相环的工作状态动态调整各个模块的参数，达到在全程工作范围内输出高性能的频率信号，导致无法适用于多个应用系统的问题。
本发明实施例是这样实现的，一种多环路自偏置锁相环电路，所述电路包括：
多相输出鉴频鉴相器，所述多相输出鉴频鉴相器的第一输入端接收输入参考频率，所述多相输出鉴频鉴相器具有第一组输出端和第二组输出端；
反向单元，所述反向单元的输入端与所述多相输出鉴频鉴相器的第一组输出端连接；
第一电荷泵，所述第一电荷泵的输入端与所述反向单元的输出端连接，所述第一电荷泵的输出端通过第一储能单元连接电源电压；
第二电荷泵，所述第二电荷泵的输入端与所述多相输出鉴频鉴相器的第一组输出端连接，所述第二电荷泵的输出端通过第二储能单元接地；
第三电荷泵，所述第三电荷泵的输入端与所述多相输出鉴频鉴相器的第二组输出端连接，所述第三电荷泵的输出端与所述第二电荷泵的输出端连接；
开关单元，所述开关单元的控制端与所述第二电荷泵的输出端连接，所述开关单元的电流输出端接地；
压控振荡器阵列，所述压控振荡器阵列的输入端同时与第一电荷泵的输出端、开关单元的电流输入端连接，所述压控振荡器阵列的输出端生成输出频率；
分频器，所述分频器的输入端与所述压控振荡器阵列的输出端连接，所述分频器的输出端与所述多相输出鉴频鉴相器的第二输入端连接，向所述多相输出鉴频鉴相器反馈分频信号；
所述多相输出鉴频鉴相器用于检测输入参考频率与所述分频器输出信号之间的频率差或相位差，当频率差或相位差大于第一阈值时，于所述多相输出鉴频鉴相器的第一组输出端输出第一鉴频鉴相信号、第二鉴频鉴相信号，同时于第二组输出端输出第三鉴频鉴相信号、第四鉴频鉴相信号，控制所述第一、第二、第三电荷泵均启动工作，所述第一电荷泵和所述第二电荷泵用于进行相位调节，所述第三电荷泵用于进行频率捕捉和加速锁定；
当所述分频器输出的信号与输入参考频率之间的频率差或相位差小于第一阈值时，或者在所述第一电荷泵锁相环锁定时，所述第一电荷泵与所述第二电荷泵同时工作，两者的输入信号互为反相，所述第一电荷泵的输出电流作为外部控制信号直接注入到所述压控振荡器阵列中，通过所述外部控制信号选择其中一个压控振荡器工作，以实现宽频率范围输出；
所述第二电荷泵和第三电荷泵将所述多相输出鉴频鉴相器检测出的频率差或相位差，转化为电流差，在第二储能单元上形成控制电压，控制所述开关单元的电流，以实现电荷泵电流与压控振荡器电流之间比值的动态可调，从而实现环路带宽与输入参考频率的比值固定、环路阻尼因子固定。
本发明实施例的另一目的在于，提供一种包括上述多环路自偏置锁相环电路的时钟产生器。
本发明实施例提供的多环路自偏置锁相环结构，环路带宽与输入参考频率的比值固定，环路阻尼因子固定，从而可以实现宽输入输出频率范围，低输出时钟抖动，锁定时间短，PVT特性好等参数性能。该锁相环是一种通用型时钟产生电路，具有非常强的抗工艺、电源电压和环境温度的能力，不需要特别设计，即可使用于多种不同的应用场合。
附图说明
图1为本发明实施例提供的多环路自偏置锁相环电路的结构图；
图2为本发明实施例提供的多环路自偏置锁相环电路中多相输出鉴频鉴相器的电路结构图；
图3为本发明实施例提供的多环路自偏置锁相环电路中VCO反馈时钟超前参考时钟，超前时间T1大于延时T0时，多相输出鉴频鉴相器输出波形图；
图4为本发明实施例提供的多环路自偏置锁相环电路VCO反馈时钟超前参考时钟，超前时间T1小于延时T0时，多相输出鉴频鉴相器输出波形图；
图5为本发明实施例提供的多环路自偏置锁相环电路中第二电荷泵的电路结构图；
图6为本发明实施例提供的多环路自偏置锁相环电路中压控振荡器阵列的电路结构图；
图7为本发明实施例提供的多环路自偏置锁相环电路中压控振荡器的电路结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明实施例提供的多环路自偏置锁相环结构，环路带宽与输入参考频率的比值固定，环路阻尼因子固定，从而可以实现宽输入输出频率范围，低输出时钟抖动，锁定时间短，PVT特性好等参数性能。该锁相环是一种通用型时钟产生电路，具有非常强的抗工艺、电源电压和环境温度的能力，不需要特别设计，即可使用于多种不同的应用场合。
图1示出了本发明实施例提供的多环路自偏置锁相环电路的结构，为了便于说明，仅示出了与本发明相关的部分。
作为本发明一实施例，该多环路自偏置锁相环电路可以广泛应用于现代集成电路中，特别是需求多个不同种类时钟信号的复杂系统中，该多环路自偏置锁相环电路包括：
多相输出鉴频鉴相器201，多相输出鉴频鉴相器201的第一输入端接收输入参考频率，多相输出鉴频鉴相器201具有第一组输出端和第二组输出端；
反向单元200，反向单元200的输入端与多相输出鉴频鉴相器201的第一组输出端连接；
第一电荷泵202，第一电荷泵202的输入端与反向单元200的输出端连接，第一电荷泵202的输出端通过第一储能单元205连接电源电压；
第二电荷泵203，第二电荷泵203的输入端与多相输出鉴频鉴相器201的第一组输出端连接，第二电荷泵203的输出端通过第二储能单元206接地；
第三电荷泵204，第三电荷泵204的输入端与多相输出鉴频鉴相器201的第二组输出端连接，第三电荷泵204的输出端与第二电荷泵203的输出端连接；
开关单元207，开关单元207的控制端与第二电荷泵203的输出端连接，开关单元207的电流输出端接地；
压控振荡器阵列208，压控振荡器阵列208的输入端同时与第一电荷泵202的输出端、开关单元207的电流输入端连接，压控振荡器阵列208的输出端生成输出频率fout；
分频器209，分频器209的输入端与压控振荡器阵列208的输出端连接，分频器209的输出端与多相输出鉴频鉴相器201的第二输入端连接，向多相输出鉴频鉴相器201反馈分频信号；
多相输出鉴频鉴相器201用于检测输入参考频率与分频器209输出信号之间的频率差或相位差，当频率差或相位差大于第一阈值时，于多相输出鉴频鉴相器201的第一组输出端输出第一鉴频鉴相信号UP1、第二鉴频鉴相信号DN1，同时于第二组输出端输出第三鉴频鉴相信号UP2、第四鉴频鉴相信号DN2，控制第一、第二、第三电荷泵204均启动工作，第一电荷泵202和第二电荷泵203用于进行相位调节，第三电荷泵204用于进行频率捕捉和加速锁定。其中，第一鉴频鉴相信号UP1、第二鉴频鉴相信号DN1和第三鉴频鉴相信号UP2、第四鉴频鉴相信号DN2为多相输出鉴频鉴相器201输出的两组鉴频鉴相信号，即检测出的含有频率差或相位差的信号；
当分频器209输出的信号与输入参考频率之间的频率差或相位差小于第一阈值时，或者在第一电荷泵202锁相环锁定时，第一电荷泵202与第二电荷泵203同时工作，两者的输入信号互为反相，第一电荷泵202的输出电流作为外部控制信号直接注入到压控振荡器阵列208中，通过外部控制信号选择其中一个压控振荡器工作，以实现宽频率范围输出；
第二电荷泵203和第三电荷泵204将多相输出鉴频鉴相器201检测出的频率差或相位差，转化为电流差，在第二储能单元206上形成控制电压，控制开关单元207的电流，以实现电荷泵电流与压控振荡器电流之间比值的动态可调，从而实现环路带宽与输入参考频率的比值固定、环路阻尼因子固定。
优选地，反向单元200可以包括第二反相器210和第三反相器211，第二反相器210和第三反相器211的输入端分别为单向单元200的两输入端与多相输出鉴频鉴相器201的第一组输出端连接，第二反相器210和第三反相器211的输出端为反向单元200的两输出端与第一电荷泵202的输入端对应连接。
优选地，开关单元207可以通过开关管实现，尤其可以采用N型MOS管实现，N型MOS管的漏极为开关单元207的电流输入端，N型MOS管的源极为开关单元207的电流输出端，N型MOS管的栅极为开关单元207的控制端。
优选地，第一储能单元205、第二储能单元206分别采用电容C205、C206实现。
在本发明实施例中，由多相输出鉴频鉴相器201和三个电荷泵组成三个环路，其中，第三电荷泵204主要实现频率捕捉和加速锁定功能，第一电荷泵202和第二电荷泵203则一起实现相位调节功能。
锁相环电路锁定过程分为频率捕捉和相位调节两个过程：
频率捕捉阶段，输入参考频率和分频器输出的分频信号之间的频率差值远远大于多相输出鉴频鉴相器中的延时时间T0，从而UP2/DN2有波形输出，使用大电流对Vtune线进行充电或者放电，调整压控振荡器阵列208的输出频率，从而实现锁相环的频率捕捉。
相位调节阶段，输入参考频率和分频器输出的分频信号之间的只存在相位差，相位差也小于多相输出鉴频鉴相器中的延时时间T0，所以在这一阶段，UP2/DN2没有波形输出，第三电荷泵204被关闭。第一电荷泵202和第二电荷泵203开启，第一电荷泵202之间向压控振荡器(VCO)注入或者抽取电流，第二电荷泵203则通过电荷的搬运相应的微调Vtune线上的电压，使得VCO相位超前或者滞后，从而实现相位调节功能。
锁相环锁定时，由于多相输出鉴频鉴相器的输出UP1/DN1不存在延时，即不会同时导通，因此锁相环是动态锁定的。此时，第一电荷泵202和第二电荷泵203交替工作，动态调整输入参考频率和VCO输出反馈信号之间的相位差，使其均值为零。
第二电荷泵203是通过电荷的搬移来微弱调整Vtune线上电压的，从而调节相位功能。压控振荡器阵列208通过多个相同结构的环形振荡器并联，实现了宽输出频率范围。
在本发明实施例中，第二电荷泵203和第三电荷泵204将多相输出鉴频鉴相器201检测出的频率差或相位差，转化为电流差，并在第二储能单元206上形成控制电压，以控制开关单元207的电流，实现电荷泵电流与VCO电流之间比值的动态可调，从而实现环路带宽与输入参考频率的比值固定、环路阻尼因子固定等目的。
分频器209将压控振荡器输出的信号进行N分频，并将分频后的信号输出给多相输出鉴频鉴相器201的第二输入端，该分频器209的分频比由外部数字控制字控制，从而可以灵活地调节锁相环的频率输出。
本发明实施例通过开关单元控制自偏置结构的锁相环，根据锁相环的工作状态动态调整各个模块的参数，保持其环路带宽要跟随输入频率和分频比而变化，使环路带宽与输入参考频率的比值固定，环路阻尼因子也固定，不受工艺、电压和温度条件的影响，从而保证输入参考频率范围很宽，达到在全程工作范围内输出高性能的频率信号。一个锁相环能涵盖多个系统的应用范围，这样就不需要为每个系统设计不同的时钟产生电路了，可以极大的减少设计时间和成本。
本发明实施例提供的多环路自偏置锁相环结构，环路带宽与输入参考频率的比值固定，环路阻尼因子固定，从而可以实现宽输入输出频率范围，低输出时钟抖动，锁定时间短，PVT特性好等参数性能。该锁相环是一种通用型时钟产生电路，具有非常强的抗工艺、电源电压和环境温度的能力，不需要特别设计，即可使用于多种不同的应用场合，诸如CPU、各种高速接口电路、以太网等，从而提高芯片设计效率，减少生产设计周期，降低成本。
图2示出了本发明实施例提供的多环路自偏置锁相环电路中多相输出鉴频鉴相器的电路结构，为了便于说明，仅示出了与本发明相关的部分。
作为本发明一实施例，该多相输出鉴频鉴相器201包括：
鉴频鉴相单元211，鉴频鉴相单元211的第一输入端为多相输出鉴频鉴相器201的第一输入端，鉴频鉴相单元211的第二输入端为多相输出鉴频鉴相器201的第二输入端；
多相输出单元221，多相输出单元221的两输入端为多相输出鉴频鉴相器201的第一组输出端与鉴频鉴相单元211的两输出端连接，多相输出单元221的两输出端为多相输出鉴频鉴相器201的第二组输出端。
作为本发明一实施例，鉴频鉴相单元211包括：
第一触发器301、第二触发器302、第一与非门303、第二与非门304、第三与非门300、第四与非门307、第五与非门308、第一或非门306和第一反相器305；
第一触发器301的时钟端为鉴频鉴相单元211的第一输入端，第一触发器301的触发端连接电源电压VDD，第一触发器301的复位端与第二触发器302的复位端连接，第二触发器302的时钟端为鉴频鉴相单元211的第二输入端，第二触发器302的触发端连接电源电压VDD，第一触发器301的反向输出端和第二触发器302的正向输出端分别与第四与非门307的第一、第二输入端连接，第一触发器301的正向输出端和第二触发器302的反向输出端分别与第五与非门308的第一、第二输入端连接，第一触发器301的复位端还同时与第一与非门303的第二输入端和第二与非门304的输出端连接，第一与非门303的输出端与第二与非门304的第一输入端连接，第一与非门303的第一输入端同时与第三与非门300的输出端和第五与非门308的第一输入端连接，第三与非门300的第二输入端同时与第一触发器301的正向输出端和第四与非门307的第二输入端连接，第二与非门304的第二输入端与第一反相器305的输出端连接，第一反相器305的输入端与第一或非门306的输出端连接，第一或非门306的第一输入端同时与第一触发器301的正向输出端和第五与非门308的第一输入端连接，第一或非门306的第二输入端同时与第二触发器302的正向输出端和第四与非门307的第二输入端连接，第四与非门307的输出端和第五与非门308的输出端分别为鉴频鉴相单元211的两输出端。
作为本发明一实施例，多相输出单元221包括：
第一延时模块309、第二延时模块310、第六与非门311和第七与非门312；
每一延时模块均包括串接的偶数个反相器，第一延时模块309、第二延时模块310的输入端为多相输出单元221的两输入端，第一延时模块309、第二延时模块310的输出端分别与第六与非门311的第二输入端和第七与非门312的第一输入端连接，第六与非门311的第一输入端与第一延时模块的输入端连接，第七与非门312的第二输入端与第二延时模块的输入端连接，第六与非门311的输出端和第七与非门312的输出端分别为多相输出单元221的两输出端。
在本发明实施例中，与传统鉴频鉴相不同的是鉴频鉴相器单元中不存在延时模块，其输出UP1/DN1信号是上下两路D触发器的输出信号的与非，即：
Figure BDA0001283315480000091
和
Figure BDA0001283315480000092
两路D触发器的输出互相与非后，产生的UP1/DN1信号直接驱动图1中第一电荷泵202和第二电荷泵203。触发器的Q端输出信号A、B经过一系列逻辑运算产生reset信号D，其真值表如表1所示。
表1
Figure BDA0001283315480000093
UP1/DN1经过延时模块后，再与其相与，产生UP2/DN2，其工作原理如下(仅就VCO反馈信号相位超前为例)：
①延时模块受外部控制字调节，假设其延时时间为T0；
②当输入参考频率信号与VCO反馈信号各自上升沿的时间差T1大于T0时，UP2/DN2有信号输出，从而打开图1中第三电荷泵204，加速锁相环的锁定,如图3所示。
③当输入参考频率信号与VCO反馈信号各自上升沿的时间差T1小于T0时，UP2/DN2则没有信号输出，第三电荷泵204不工作，如图4所示。
从而可以自动打开或者关闭第三电荷泵204电路，实现锁相环的快速锁定，并且锁定时不对环路产生影响。
其中，VCO反馈时钟超前参考时钟，超前时间T1大于延时T0时，多相输出鉴频鉴相器输出波形参见图3，VCO反馈时钟超前参考时钟，超前时间T1小于延时T0时，多相输出鉴频鉴相器输出波形参见图3。
本发明实施例提供的多环路自偏置锁相环结构，环路带宽与输入参考频率的比值固定，环路阻尼因子固定，从而可以实现宽输入输出频率范围，低输出时钟抖动，锁定时间短，PVT特性好等参数性能。该锁相环是一种通用型时钟产生电路，具有非常强的抗工艺、电源电压和环境温度的能力，不需要特别设计，即可使用于多种不同的应用场合，诸如CPU、各种高速接口电路、以太网等，从而提高芯片设计效率，减少生产设计周期，降低成本。
图5示出了本发明实施例提供的多环路自偏置锁相环电路中第二电荷泵的电路结构，为了便于说明，仅示出了与本发明相关的部分。
作为本发明一实施例，该第二电荷泵203包括：
放大器601、第二开关管602、电阻R1、电阻R2、电阻R3、电容C1、电容C2、电容C3、电容C4、第一传输门610、第二传输门611、第三传输门612、第四传输门613；
放大器601的反相输入端为第二电荷泵203的输出端同时与第一传输门610和第四传输门613的一导通端连接，放大器601的正相输入端同时与电阻R1和电阻R2的一端连接，电阻R1的另一端同时与第二开关管602的电流输出端和第二传输门611的一导通端连接，第一传输门610和第二传输门611的另一导通端均通过电容C3接地，第二开关管602的电流输入端连接电源电压，第二开关管602的控制端与放大器601的输出端连接，第二开关管602的电流输出端还通过电容C1接地，电阻R2的另一端通过电阻R3接地，电阻R2的另一端还通过电容C2接地，电阻R2的另一端还与第三传输门612的一导通端连接，第三传输门612和第四传输门613的另一导通端均通过电容C4接地，第一传输门610的控制端、第二传输门611的反相控制端均为第二电荷泵203的一输入端，第三传输门612的控制端、第四传输门613的反相控制端均为第二电荷泵203的另一输入端，每一传输门的控制端和反相控制端的信号互为反相。
优选地，第二开关管602可以采用PMOS管MP实现，PMOS管的源极为第二开关管602的电流输入端，PMOS管的漏极为第二开关管602的电流输出端，PMOS管的栅极为第二开关管602的控制端。
在本发明实施例中，多相输出鉴频鉴相器201的输出UP1/DN1控制传输门610-613的开启与关断，对Vtune线进行充电或者放电。放大器601、PMOS管602、电阻R1、电阻R2和电阻R3构成一个电压负反馈环，将VX钳位在Vtune电压附近(VX约等于Vtune)。PMOS管602、电阻R1、电阻R2和电阻R3组成分压网络，使得V2<VX<V1,即V2<Vtune<V1。
若VCO反馈信号超前输入参考频率，即DN1信号有输出波形，由于锁相环电路为负反馈系统，这就要求Vtune电压降低，使VCO时钟相位推迟一些。第二电荷泵203此时的输入信号DN1通过交替打开传输门612和传输门613，使得Vtune线对V2放电，其过程为传输门613被打开，Vtune线上的电荷被搬运至电容C4上，当传输门613关闭，传输门612打开，此时积累在电容C4上的电荷再次被搬运至电容C2上。由于V2<Vtune，所以电荷从Vtune线上逐渐被搬移至电容C2上，并通过电阻R3传递到地。从而实现了Vtune电压的降低，使得VCO相位延迟，以达到锁相的目的。
若VCO反馈信号滞后输入参考频率，即UP1信号有输出波形，由于锁相环电路为负反馈系统，这就要求Vtune电压升高，使VCO时钟相位超前一些。第二电荷泵203此时的输入信号UP1通过交替打开传输门610和传输门611，使得V1线对Vtune充电，其过程为传输门611被打开，V1线上的电荷被搬运至电容C3上，当传输门611关闭，传输门610打开，此时积累在电容C3上的电荷再次被搬运Vtune线上。由于Vtune<V1，所以电荷从V1线上逐渐被搬移至Vtune上，从而实现了Vtune电压的升高，使得VCO相位超前，达到锁相的目的。
本发明实施例提供的多环路自偏置锁相环结构，环路带宽与输入参考频率的比值固定，环路阻尼因子固定，从而可以实现宽输入输出频率范围，低输出时钟抖动，锁定时间短，PVT特性好等参数性能。该锁相环是一种通用型时钟产生电路，具有非常强的抗工艺、电源电压和环境温度的能力，不需要特别设计，即可使用于多种不同的应用场合，诸如CPU、各种高速接口电路、以太网等，从而提高芯片设计效率，减少生产设计周期，降低成本。
图6示出了本发明实施例提供的多环路自偏置锁相环电路中压控振荡器阵列的电路结构，为了便于说明，仅示出了与本发明相关的部分。
作为本发明一实施例，该压控振荡器阵列208包括：
第一压控振荡器VCO1、第二压控振荡器VCO2、第三压控振荡器VCO3、第四压控振荡器VCO4、第一选择器707、第二选择器708、第三选择器709；
第一压控振荡器VCO1、第二压控振荡器VCO2、第三压控振荡器VCO3、第四压控振荡器VCO4的输入端同时为压控振荡器阵列208的输入端VP且互相连接，第一压控振荡器VCO1、第二压控振荡器VCO2的输出端out1、out2、out3、out4分别与第一选择器707的第一、第二输入端连接，第三压控振荡器VCO3、第四压控振荡器VCO4的输出端分别与第二选择器708的第一、第二输入端连接，第一选择器707、第二选择器708的输出端分别与第三选择器709的第一、第二输入端连接，第三选择器709的输出端为压控振荡器阵列208的输出端VCO_OUT，第一压控振荡器VCO1、第二压控振荡器VCO2、第三压控振荡器VCO3、第四压控振荡器VCO4的控制端EN1、EN2、EN3、EN4和第一选择器707、第二选择器708、第三选择器709的控制端A2、A1、A0均与外部信号控制端连接。
在本发明实施例中，压控振荡器阵列由四个不同频率段的压控振荡器组成(压控振荡器VCO1-VCO4)，这四个压控振荡器(VCO)的频率段依次重叠，可以实现从几十兆赫兹到数吉赫兹的宽频率范围，并且可以根据电路的实际应用场合而加减振荡器的数目。通过外部控制字EN1-EN4，可以选择其中一个VCO工作，而其余VCO则不工作。第一选择器707、第二选择器708和第三选择器709的控制字A2A1A0则依据EN1-EN4，相应地选择出要导通的通道。
本发明实施例提供的多环路自偏置锁相环结构，环路带宽与输入参考频率的比值固定，环路阻尼因子固定，从而可以实现宽输入输出频率范围，低输出时钟抖动，锁定时间短，PVT特性好等参数性能。该锁相环是一种通用型时钟产生电路，具有非常强的抗工艺、电源电压和环境温度的能力，不需要特别设计，即可使用于多种不同的应用场合，诸如CPU、各种高速接口电路、以太网等，从而提高芯片设计效率，减少生产设计周期，降低成本。
图7示出了本发明优选实施例提供的多环路自偏置锁相环电路中压控振荡器的电路结构，为了便于说明，仅示出了与本发明相关的部分。
作为本发明一实施例，该压控振荡器包括：
第四开关管804、第五开关管805、第六开关管806、第七开关管807、第八开关管808、第九开关管809、第十开关管810、电容C801、电容C802和电容C803；
第四开关管804的电流输出端为压控振荡器的输入端VP，第四开关管804的控制端为压控振荡器的控制端EN，第四开关管804的电流输入端同时连接第六开关管806、第七开关管807、第九开关管809的电流输出端，第六开关管806、第七开关管807、第九开关管809的电流输出端分别连接第五开关管805、第八开关管808、第十开关管810的电流输出端，第五开关管805、第八开关管808、第十开关管810的电流输入端同时连接电源电压；
第五开关管805的控制端同时与第六开关管806的控制端、第十开关管810的电流输出端连接，第十开关管810的电流输出端为压控振荡器的输出端out，第六开关管806的电流输入端与电流输出端之间通过电容C801连接；
第七开关管807的控制端同时与第八开关管808的控制端、第五开关管805的电流输出端连接，第七开关管807的电流输入端与电流输出端之间通过电容C802连接；
第九开关管809的控制端同时与第十开关管810的控制端、第八开关管808的电流输出端连接，第九开关管809的电流输入端与电流输出端之间通过电容C803连接；
第五开关管805、第八开关管808、第十开关管810的导通类型与第六开关管806、第七开关管807、第九开关管809的导通类型相反。
优选地，第五开关管805、第八开关管808、第十开关管810均采用P型MOS管，第六开关管806、第七开关管807、第九开关管809均采用N型MOS管；
其中P型MOS管的源极为开关管的电流输入端，P型MOS管的漏极为开关管的电流输出端，P型MOS管的栅极为开关管的控制端；
其中N型MOS管的漏极为开关管的电流输入端，N型MOS管的源极为开关管的电流输出端，N型MOS管的栅极为开关管的控制端。
在本发明实施例中，压控振荡器(VCO)是由三级反相器和级间电容组成的经典环形振荡器，当使能信号EN为高电平时，VCO工作。通过调节级间电容的大小，调节VCO的工作范围。
本发明实施例的另一目的在于，提供一种包括上述多环路自偏置锁相环电路的时钟产生器。
本发明实施例提供的多环路自偏置锁相环结构，环路带宽与输入参考频率的比值固定，环路阻尼因子固定，从而可以实现宽输入输出频率范围，低输出时钟抖动，锁定时间短，PVT特性好等参数性能。该锁相环是一种通用型时钟产生电路，具有非常强的抗工艺、电源电压和环境温度的能力，不需要特别设计，即可使用于多种不同的应用场合，诸如CPU、各种高速接口电路、以太网等，从而提高芯片设计效率，减少生产设计周期，降低成本。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种多环路自偏置锁相环电路，其特征在于，所述电路包括：
多相输出鉴频鉴相器，所述多相输出鉴频鉴相器的第一输入端接收输入参考频率，所述多相输出鉴频鉴相器具有第一组输出端和第二组输出端；
反向单元，所述反向单元的输入端与所述多相输出鉴频鉴相器的第一组输出端连接；
第一电荷泵，所述第一电荷泵的输入端与所述反向单元的输出端连接，所述第一电荷泵的输出端通过第一储能单元连接电源电压；
第二电荷泵，所述第二电荷泵的输入端与所述多相输出鉴频鉴相器的第一组输出端连接，所述第二电荷泵的输出端通过第二储能单元接地；所述第一储能单元和所述第二储能单元均采用电容实现；
第三电荷泵，所述第三电荷泵的输入端与所述多相输出鉴频鉴相器的第二组输出端连接，所述第三电荷泵的输出端与所述第二电荷泵的输出端连接；
开关单元，所述开关单元的控制端与所述第二电荷泵的输出端连接，所述开关单元的电流输出端接地；
压控振荡器阵列，所述压控振荡器阵列的输入端同时与第一电荷泵的输出端、开关单元的电流输入端连接，所述压控振荡器阵列的输出端生成输出频率；
分频器，所述分频器的输入端与所述压控振荡器阵列的输出端连接，所述分频器的输出端与所述多相输出鉴频鉴相器的第二输入端连接，向所述多相输出鉴频鉴相器反馈分频信号；
所述多相输出鉴频鉴相器用于检测输入参考频率与所述分频器输出信号之间的频率差或相位差，当频率差或相位差大于第一阈值时，于所述多相输出鉴频鉴相器的第一组输出端输出第一鉴频鉴相信号、第二鉴频鉴相信号，同时于第二组输出端输出第三鉴频鉴相信号、第四鉴频鉴相信号，控制所述第一、第二、第三电荷泵均启动工作，所述第一电荷泵和所述第二电荷泵用于进行相位调节，所述第三电荷泵用于进行频率捕捉和加速锁定；
当所述分频器输出的信号与输入参考频率之间的频率差或相位差小于第一阈值时，或者在所述第一电荷泵锁相环锁定时，所述第一电荷泵与所述第二电荷泵同时工作，两者的输入信号互为反相，所述第一电荷泵的输出电流作为外部控制信号直接注入到所述压控振荡器阵列中，通过所述外部控制信号选择其中一个压控振荡器工作，以实现宽频率范围输出；
所述第二电荷泵和第三电荷泵将所述多相输出鉴频鉴相器检测出的频率差或相位差，转化为电流差，在第二储能单元上形成控制电压，控制所述开关单元的电流，以实现电荷泵电流与压控振荡器电流之间比值的动态可调，从而实现环路带宽与输入参考频率的比值固定、环路阻尼因子固定。
2.如权利要求1所述的电路，其特征在于，所述多相输出鉴频鉴相器包括：
鉴频鉴相单元，所述鉴频鉴相单元的第一输入端为所述多相输出鉴频鉴相器的第一输入端，所述鉴频鉴相单元的第二输入端为所述多相输出鉴频鉴相器的第二输入端；
多相输出单元，所述多相输出单元的两输入端为所述多相输出鉴频鉴相器的第一组输出端与所述鉴频鉴相单元的两输出端连接，所述多相输出单元的两输出端为所述多相输出鉴频鉴相器的第二组输出端。
3.如权利要求2所述的电路，其特征在于，所述鉴频鉴相单元包括：
第一触发器、第二触发器、第一与非门、第二与非门、第三与非门、第四与非门、第五与非门、第一或非门和第一反相器；
所述第一触发器的时钟端为所述鉴频鉴相单元的第一输入端，所述第一触发器的触发端连接电源电压，所述第一触发器的复位端与所述第二触发器的复位端连接，所述第二触发器的时钟端为所述鉴频鉴相单元的第二输入端，所述第二触发器的触发端连接电源电压，所述第一触发器的反向输出端和所述第二触发器的正向输出端分别与所述第四与非门的第一、第二输入端连接，所述第一触发器的正向输出端和所述第二触发器的反向输出端分别与所述第五与非门的第一、第二输入端连接，所述第一触发器的复位端还同时与所述第一与非门的第二输入端和第二与非门的输出端连接，所述第一与非门的输出端与所述第二与非门的第一输入端连接，所述第一与非门的第一输入端同时与所述第三与非门的输出端和所述第五与非门的第一输入端连接，所述第三与非门的第二输入端同时与所述第一触发器的正向输出端和所述第四与非门的第二输入端连接，所述第二与非门的第二输入端与所述第一反相器的输出端连接，所述第一反相器的输入端与所述第一或非门的输出端连接，所述第一或非门的第一输入端同时与所述第一触发器的正向输出端和所述第五与非门的第一输入端连接，所述第一或非门的第二输入端同时与所述第二触发器的正向输出端和所述第四与非门的第二输入端连接，所述第四与非门的输出端和所述第五与非门的输出端分别为所述鉴频鉴相单元的两输出端。
4.如权利要求2所述的电路，其特征在于，所述多相输出单元包括：
第一延时模块、第二延时模块、第六与非门和第七与非门；
每一延时模块均包括串接的偶数个反相器，第一、第二延时模块的输入端为所述多相输出单元的两输入端，第一、第二延时模块的输出端分别与所述第六与非门的第二输入端和所述第七与非门的第一输入端连接，所述第六与非门的第一输入端与所述第一延时模块的输入端连接，所述第七与非门的第二输入端与所述第二延时模块的输入端连接，所述第六与非门的输出端和所述第七与非门的输出端分别为所述多相输出单元的两输出端。
5.如权利要求1所述的电路，其特征在于，所述第二电荷泵包括：
放大器、第二开关管、电阻R1、电阻R2、电阻R3、电容C1、电容C2、电容C3、电容C4、第一传输门、第二传输门、第三传输门、第四传输门；
所述放大器的反相输入端为所述第二电荷泵的输出端同时与所述第一传输门和所述第四传输门的一导通端连接，所述放大器的正相输入端同时与所述电阻R1和所述电阻R2的一端连接，所述电阻R1的另一端同时与所述第二开关管的电流输出端和所述第二传输门的一导通端连接，所述第一传输门和所述第二传输门的另一导通端均通过所述电容C3接地，所述第二开关管的电流输入端连接电源电压，所述第二开关管的控制端与所述放大器的输出端连接，所述第二开关管的电流输出端还通过所述电容C1接地，所述电阻R2的另一端通过所述电阻R3接地，所述电阻R2的另一端还通过所述电容C2接地，所述电阻R2的另一端还与所述第三传输门的一导通端连接，所述第三传输门和所述第四传输门的另一导通端均通过所述电容C4接地，所述第一传输门的控制端、所述第二传输门的反相控制端均为所述第二电荷泵的一输入端，所述第三传输门的控制端、所述第四传输门的反相控制端均为所述第二电荷泵的另一输入端，每一传输门的控制端和反相控制端的信号互为反相。
6.如权利要求1所述的电路，其特征在于，所述压控振荡器阵列包括：
第一压控振荡器、第二压控振荡器、第三压控振荡器、第四压控振荡器、第一选择器、第二选择器、第三选择器；
所述第一、第二、第三、第四压控振荡器的输入端同时为所述压控振荡器阵列的输入端且互相连接，所述第一、第二压控振荡器的输出端分别与所述第一选择器的第一、第二输入端连接，所述第三、第四压控振荡器的输出端分别与所述第二选择器的第一、第二输入端连接，所述第一、第二选择器的输出端分别与所述第三选择器的第一、第二输入端连接，所述第三选择器的输出端为所述压控振荡器阵列的输出端，所述第一、第二、第三、第四压控振荡器和所述第一、第二、第三选择器的控制端均与外部信号控制端连接。
7.如权利要求6所述的电路，其特征在于，所述压控振荡器包括：
第四开关管、第五开关管、第六开关管、第七开关管、第八开关管、第九开关管、第十开关管、电容C801、电容C802和电容C803；
所述第四开关管的电流输出端为所述压控振荡器的输入端，所述第四开关管的控制端为所述压控振荡器的控制端，所述第四开关管的电流输入端同时连接所述第六开关管、所述第七开关管、所述第九开关管的电流输出端，所述第六开关管、所述第七开关管、所述第九开关管的电流输出端分别连接所述第五开关管、所述第八开关管、所述第十开关管的电流输出端，所述第五开关管、所述第八开关管、所述第十开关管的电流输入端同时连接电源电压；
所述第五开关管的控制端同时与所述第六开关管的控制端、所述第十开关管的电流输出端连接，所述第十开关管的电流输出端为所述压控振荡器的输出端，所述第六开关管的电流输入端与电流输出端之间通过所述电容C801连接；
所述第七开关管的控制端同时与所述第八开关管的控制端、所述第五开关管的电流输出端连接，所述第七开关管的电流输入端与电流输出端之间通过所述电容C802连接；
所述第九开关管的控制端同时与所述第十开关管的控制端、所述第八开关管的电流输出端连接，所述第九开关管的电流输入端与电流输出端之间通过所述电容C803连接；
所述第五、第八、第十开关管的导通类型与所述第六、第七、第九开关管的导通类型相反。
8.如权利要求1所述的电路，其特征在于，所述开关单元为半导体开关管。
9.如权利要求1所述的电路，其特征在于，所述反向单元包括：
第二反相器和第三反相器；
所述第二反相器和所述第三反相器的输入端分别为所述反向 单元的两输入端，所述第二反相器和所述第三反相器的输出端为所述反向单元的两输出端。
10.一种时钟产生器，其特征在于，所述时钟产生器包括如权利要求1-9任一项所述的多环路自偏置锁相环电路。
CN201710297052.3A 2017-04-28 2017-04-28 一种多环路自偏置锁相环电路及时钟产生器 Active CN106972857B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710297052.3A CN106972857B (zh) 2017-04-28 2017-04-28 一种多环路自偏置锁相环电路及时钟产生器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710297052.3A CN106972857B (zh) 2017-04-28 2017-04-28 一种多环路自偏置锁相环电路及时钟产生器

Publications (2)

Publication Number Publication Date
CN106972857A CN106972857A (zh) 2017-07-21
CN106972857B true CN106972857B (zh) 2023-03-21

Family

ID=59330935

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710297052.3A Active CN106972857B (zh) 2017-04-28 2017-04-28 一种多环路自偏置锁相环电路及时钟产生器

Country Status (1)

Country Link
CN (1) CN106972857B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108418418B (zh) * 2018-03-06 2020-07-14 芯海科技（深圳）股份有限公司 用于mos管本体偏置的自适应双向电荷泵动态调节器
US10411593B1 (en) * 2018-03-12 2019-09-10 Samsung Display Co., Ltd. Average and decimate operations for bang-bang phase detectors
CN108599759B (zh) * 2018-05-10 2022-09-30 深圳市国微电子有限公司 基于内嵌时钟位的时钟cdr电路及控制装置
CN109818614B (zh) * 2018-12-24 2021-11-30 惠科股份有限公司 时序控制方法、时序控制芯片和显示装置
CN111682875B (zh) * 2020-04-23 2022-08-12 西安电子科技大学 一种面向apd阵列非均匀性的自适应校正电路
CN113055001B (zh) * 2021-04-21 2023-10-20 福州大学 一种锁相环电路
CN113225071B (zh) * 2021-07-07 2021-10-01 成都爱旗科技有限公司 一种相位校准方法、锁相环电路和电子设备
CN116886077A (zh) * 2023-03-24 2023-10-13 深圳市思远半导体有限公司 时钟信号生成电路、电荷泵锁相环电路、芯片与终端设备
CN117294303B (zh) * 2023-11-22 2024-03-08 深圳市晶扬电子有限公司 一种直流稳压器的频率调整电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102136840A (zh) * 2011-04-22 2011-07-27 上海宏力半导体制造有限公司 自偏置锁相环
CN102811052A (zh) * 2011-05-31 2012-12-05 比亚迪股份有限公司 一种锁相环电路
CN103297042A (zh) * 2013-06-24 2013-09-11 中国科学院微电子研究所 一种可快速锁定的电荷泵锁相环电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1980064B (zh) * 2005-11-29 2010-10-06 中芯国际集成电路制造(上海)有限公司 锁相环指示器
CN104601168B (zh) * 2013-10-31 2018-07-10 中芯国际集成电路制造(上海)有限公司 自偏置锁相环

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102136840A (zh) * 2011-04-22 2011-07-27 上海宏力半导体制造有限公司 自偏置锁相环
CN102811052A (zh) * 2011-05-31 2012-12-05 比亚迪股份有限公司 一种锁相环电路
CN103297042A (zh) * 2013-06-24 2013-09-11 中国科学院微电子研究所 一种可快速锁定的电荷泵锁相环电路

Also Published As

Publication number Publication date
CN106972857A (zh) 2017-07-21

Similar Documents

Publication Publication Date Title
CN106972857B (zh) 一种多环路自偏置锁相环电路及时钟产生器
JP6663931B2 (ja) 位相ロックループのための再構成可能なｎ分周周波数生成
CN109639272B (zh) 一种自适应宽带锁相环电路
US7839177B1 (en) Techniques for phase detection with fast reset
US8232822B2 (en) Charge pump and phase-detecting apparatus, phase-locked loop and delay-locked loop using the same
Majeed et al. A novel phase frequency detector for a high frequency PLL design
Gholami Phase detector with minimal blind zone and reset time for GSamples/s DLLs
CN107302356B (zh) 一种复位延时鉴频鉴相器和一种锁相环频率合成器
US6674824B1 (en) Method and circuitry for controlling a phase-locked loop by analog and digital signals
Cheng et al. A difference detector PFD for low jitter PLL
KR101252048B1 (ko) 자기잡음제거 전압제어발진기를 이용한 주파수-위상고정루프
Ismail et al. CMOS phase frequency detector for high speed applications
US8786334B2 (en) Lock detection circuit and phase-locked loop circuit including the same
CN104601116A (zh) 基于延时锁相环结构的倍频器
US9065449B2 (en) High-speed divide-by-1.5 circuit with 50 percent duty cycle
KR100967103B1 (ko) 클럭생성회로 및 클럭생성방법
KR20120012386A (ko) 락 검출 회로 및 이를 포함하는 위상 동기 루프
Kumar et al. Design of low power and high speed phase detector
US20070165476A1 (en) Clock signal generating circuit
Park et al. Phase Frequency Detector and Charge Pump for Low Jitter PLL Applications.
Park et al. A 10 Gb/s hybrid PLL-based forwarded clock receiver in 65-nm CMOS
KR20070071142A (ko) 지연 고정 루프 기반의 주파수 체배기
KR20140147990A (ko) 지연 고정 루프를 이용하는 클럭 발생기
US9735786B2 (en) Apparatus and methods for single phase spot circuits
CN206865438U (zh) 一种多环路自偏置锁相环电路及时钟产生器

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant