CN107302356B - 一种复位延时鉴频鉴相器和一种锁相环频率合成器 - Google Patents

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Abstract

本发明公开了一种复位延时鉴频鉴相器和一种锁相环频率合成器。该复位延时鉴频鉴相器的复位路径中增加有一个基于传输门结构的延时单元，该延时单元，包括逻辑控制单元和多个串联的延时切换单元；每个延时切换单元包括并联的第一支路和第二支路，第一支路包括由多个反相器级联形成的多级反相器和与多级反相器串联的传输门，第二支路包括传输门；逻辑控制单元，用于连接各延时切换单元的第一支路的传输门和第二支路中的传输门，用于提供控制信号，控制每个延时切换单元的第一支路和第二支路中的一个支路导通。本发明的延时单元可实现多种不同的复位延时，能消除鉴相死区，减小鉴相盲区，提高工作速度，广泛适应于电压、温度、工作频率等参数的变化。

Description

一种复位延时鉴频鉴相器和一种锁相环频率合成器
技术领域
本发明涉及集成电路设计技术领域，特别涉及一种复位延时鉴频鉴相器和一种锁相环频率合成器。
背景技术
电荷泵锁相环(CPPLL)因其易集成、低功耗、低抖动、大频率捕获范围和小静态相位误差等特点而广泛应用于通信、雷达、导航、侦测等设备中，其性能直接决定系统各项指标的好坏。如图1所示，典型CPPLL频率合成器由鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和可编程分频器(DIV)组成。
鉴频鉴相器是电荷泵锁相环的核心部件之一，完成输入参考信号REF与反馈信号FB(即VCO经DIV分频后的信号)频率和相位的检测。图1中所示PFD是一种典型的三态数字鉴频鉴相器结构，因其电路简单，而被广泛应用。该PFD由两个D触发器和一个与非门组成。假设初始状态时，REF和FB都为低电平，当REF上升沿先到来时，第一D触发器被REF信号触发，第一D触发器的输出UP变为高电平。当FB上升沿到来时，第二D触发器被FB信号触发，第二D触发器的输出DN变为高电平。此时UP和DN均为高电平，在与非门作用下，产生复位信号，将两个D触发器复位，使UP和DN均变为低电平。由此分析得出，该鉴频鉴相器存在三种工作状态，即UP和DN分别为00、01和10，而11为禁止态，出现后即刻将D触发器复位而进入00状态，状态转换关系见图2。
当输入信号REF与反馈信号FB的相位差较小时，D触发器的输出UP或DN的脉冲宽度非常窄。由于结点电容的存在，会使得这个窄脉冲升不到足够高的电平，从而无法正常开启电荷泵的开关，即当鉴频鉴相器的输入相位差
Figure BDA0001316813890000011
小于某个特定值
Figure BDA0001316813890000012
时，电荷泵CP没有充放电电流存在，电荷泵锁相环无法将FB信号相位与REF信号相位同步，VCO输出相位存在抖动，导致相位噪声和杂散特性恶化。该相位差为
Figure BDA0001316813890000013
的区域被称为鉴频鉴相器的鉴相死区。
为消除死区，需在鉴频鉴相器PFD的复位支路上增加延时单元，保证在输入相位差即使为零的情况下，UP和DN依然存在一定脉宽的脉冲，但考虑到工艺、电压、温度和参考频率的变化，难以准确给出该延时的长短，过短的延时无法有效消除死区，但过长的延时又会限制PFD的工作速度，因此需使复位延时足够长，同时要尽可能短。
发明内容
鉴于现有技术鉴频鉴相器存在死区的问题，提出了本发明的一种复位延时鉴频鉴相器和一种锁相环频率合成器，以便克服上述问题或者至少部分地解决上述问题。
为了实现上述目的，本发明采用了如下技术方案：
依据本发明的一个方面，提供了一种复位延时鉴频鉴相器，包括第一D触发器、第二D触发器、与非门和延时单元；所述第一D触发器和第二D触发器的时钟信号端分别连接参考输入信号和反馈输入信号，信号输出端分别连接所述与非门的两个输入端，复位端分别连接所述延时单元的输出端；所述与非门的输出端与所述延时单元的输入端连接，
所述延时单元，包括逻辑控制单元和多个串联的延时切换单元；
每个所述延时切换单元包括并联的第一支路和第二支路，所述第一支路包括由多个反相器级联形成的多级反相器和与所述多级反相器串联的传输门，所述第二支路包括传输门；
所述逻辑控制单元，用于连接各延时切换单元的第一支路的传输门和第二支路中的传输门，用于提供控制信号，控制每个所述延时切换单元的第一支路和第二支路中的一个支路导通。
可选地，在多个串联的所述延时切换单元中，第一支路中的多级反相器的级数，设置为二进制权重关系。
可选地，所述延时切换单元设置为串联的三个，三个串联的延时切换单元中，第一支路中的多级反相器级联的反相器个数依次为二个、四个和八个。
可选地，在所述延时切换单元中，所述第一支路的传输门与所述第二支路的传输门均包括正反两个控制端，并采用同一组控制信号控制，所述控制信号以相反的方式连接至所述第一支路的传输门与所述第二支路的传输门的正反两个控制端。
可选地，所述逻辑控制单元包括多组反相器；每组反相器包括串联的两个反相器，用于控制一个延时切换单元，所述串联的两个反相器的输出端以相反的方式连接延时切换电路的第一支路的传输门和第二支路的传输门的正反两个控制端。
可选地，所述第一D触发器和所述第二D触发器为真单相时钟结构。
可选地，所述与非门采用静态互补金属氧化物半导体结构。
依据本发明的另一个方面，提供了一种锁相环频率合成器，该锁相环频率合成器中包括如上任一项所述的复位延时鉴频鉴相器。
综上所述，本发明的有益效果是：
本发明的延时单元包括多级串联的延时切换单元，各级延时切换单元的第二支路均由传输门构成，实现较短延时，第一支路由多级反相器串联传输门构成，实现较长延时，在逻辑控制单元的控制下，可实现多种不同的复位延时，能有效消除鉴相死区，且可使复位延时尽可能小，减小鉴相盲区，提高工作速度，广泛适应于电压、温度、工作频率等参数的变化。
附图说明
图1为典型电荷泵锁相环频率合成器的电路结构图；
图2为三态鉴频鉴相器的工作状态转换图；
图3为本发明的复位延时鉴频鉴相器的电路结构图；
图4为本发明的复位延时鉴频鉴相器中延时单元的电路结构图；
图5为本发明的复位延时鉴频鉴相器的第一D触发器和第二D触发器电路图；
图6为本发明的复位延时鉴频鉴相器的与非门的电路图；
图7为本发明的复位延时鉴频鉴相器的延时单元里传输门的电路图；
图8为本发明的复位延时鉴频鉴相器的延时单元里反相器的电路图；
图9为本发明的鉴频鉴相器，当控制字为000、100和111时，在同频同相输入信号作用下的仿真波形图；
图10为本发明的鉴频鉴相器，当控制字为000、100和111时，在同频不同相输入信号作用下的仿真波形图；
图11为本发明的鉴频鉴相器，当控制字为000、100和111时，在不同频输入信号作用下的仿真波形图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明的核心思想是，提供一种复位延时可数控的鉴频鉴相器，其复位路径中增加有一个可控的延时单元，该延时单元包括多级串联的延时切换单元，在不同逻辑控制信号下可实现多种不同的复位延时，以有效消除鉴相死区，且使复位延时尽可能小，减小鉴相盲区，提高工作速度，广泛适应于工艺、电压、温度、工作频率等参数的变化。
图3示例性地示出了本发明的复位延时鉴频鉴相器的电路结构图，该复位延时鉴频鉴相器，包括第一D触发器、第二D触发器、与非门和延时单元。第一D触发器和第二D触发器的时钟信号端CLK分别连接参考输入信号REF和反馈输入信号FB，信号输出端Q分别连接与非门的两个输入端A和B，复位端RST分别连接延时单元的输出端；与非门的输出端与延时单元的输入端连接。
具体地，电源电压VDD为第一D触发器、第二D触发器、与非门和延时单元供电。第一D触发器的信号输入端D接电源电压VDD，时钟输入端CLK接参考输入REF，信号输出端Q接与非门的输入端A，同时作为输出信号UP。第二D触发器的信号输入端D接电源电压VDD，时钟输入端CLK接反馈输入FB，信号输出端Q接与非门的输入端B，同时作为输出信号DN。与非门输出端接延时单元输入端，延时单元输出端接第一D触发器和第二D触发器的复位端RST。延时单元由b2、b1、b0数字控制。
如图4所示，其中，延时单元，包括逻辑控制单元和多个串联的延时切换单元。
在图4所示实施例中，该延时单元包括串联的三级延时切换单元，即第一至第三延时切换单元。在延时路径中，与非门输出的信号发送给延时单元后，从左至右依次流经第一至第三延时切换单元，完成延时处理。
每个延时切换单元包括并联的第一支路和第二支路，第一支路包括由多个反相器级联形成的多级反相器和与该多级反相器串联的传输门，第二支路包括传输门。
逻辑控制单元，用于连接各延时切换单元的第一支路的传输门和第二支路中的传输门，用于提供控制信号，控制每个延时切换单元的第一支路和第二支路中的一个支路导通。
本发明的复位延时鉴频鉴相器中，延时单元包括多级串联的延时切换单元，各级延时切换单元的第二支路均由传输门构成，实现较短延时，第一支路由多级反相器串联传输门构成，实现较长延时，在逻辑控制单元的控制下，可实现多种不同的复位延时，能有效消除鉴相死区，且可使复位延时尽可能小，减小鉴相盲区，提高工作速度，广泛适应于电压、温度、工作频率等参数的变化。
优选地，在多个串联的延时切换单元中，第一支路中的多级反相器的级数，设置为二进制权重关系。设置为二进制权重关系，便于实现步进控制，以三级延时切换单元为例，就可实现000、001、010、011、100、101、110和111共八种不同的延时时间。
参考图4所示实施例，第一延时切换单元由支路11和支路12并联而成，支路11由两级反相器级联后串联一个传输门构成，支路12由另一个传输门构成，第一延时切换单元受数字信号b0的同相和反相信号控制。第二延时切换单元由支路21和支路22并联而成，支路21由四级反相器级联后串联一个传输门构成，支路22由另一个传输门构成，第二延时切换单元受数字信号b1的同相和反相信号控制。第三延时切换单元由支路31和支路32并联而成，支路31由八级反相器级联后串联一个传输门构成，支路32由另一个传输门构成，第三延时切换单元受数字信号b2的同相和反相信号控制。
优选地，在延时切换单元中，第一支路的传输门与第二支路的传输门均包括正反两个控制端，并采用同一组控制信号控制，该组控制信号以相反的方式连接至第一支路的传输门与第二支路的传输门的正反两个控制端。
优选地，逻辑控制单元包括多组反相器；每组反相器包括串联的两个反相器，用于控制一个延时切换单元，串联的两个反相器的输出端以相反的方式连接延时切换电路的第一支路的传输门和第二支路的传输门的正反两个控制端。
再次参考图4实施例，控制信号b0经两级反相器反相，生成反相信号b0n和同相信号b0p，b0n和b0p分别控制支路11传输门的反、正控制端以及支路12的正、反控制端，用来控制第一延时切换单元，选择不同延时。控制信号b1经两级反相器反相，生成反相信号b1n和同相信号b1p，b1n和b1p分别控制支路21传输门的反、正控制端以及支路22的正、反控制端，用来控制第二延时切换单元，选择不同延时。控制信号b2经两级反相器反相，生成反相信号b2n和同相信号b2p，b2n和b2p分别控制支路31传输门的反、正控制端以及支路32的正、反控制端，用来控制第三延时切换单元，选择不同延时。在b2、b1、b0控制下，延时单元可以产生八种不同的延时。
设一个传输门的延时为TC，两级反相器的延时为T0，则四级反相器的延时为2T0，八级反相器的延时为4T0。则延时单元在3位控制位(b2b1b0)为000时，延时最短为3TC，而在控制位为111时，延时最长为3TC+7T0。因此该延时单元的延时范围即为3TC～3TC+7T0，步进为T0。合理设计传输门和反相器的尺寸，能够获得较优的延时。同时，该电路结构简单，易于继承和扩展。
利用同一组信号控制一个延时切换单元内的两条支路，同步效果好。利用两级反相器生成一组反相的控制信号，由于反相器具有整形功能，也使得得到的控制信号波形更准确、规整。
下面结合附图与具体实施方式对本发明作进一步详细描述。
图9为本发明的鉴频鉴相器，在控制字(b2b1b0)为000、100和111时，在同频同相输入信号作用下的仿真波形图；图10为本发明的鉴频鉴相器，当控制字为000、100和111时，在同频不同相输入信号作用下的仿真波形图；图11为本发明的鉴频鉴相器，当控制字为000、100和111时，在不同频输入信号作用下的仿真波形图。
通过对图9、图10和图11的仿真结果分析，在无相位差的情况下(见图9)，本发明的鉴频鉴相器输出仍然存在一定宽度的脉冲，该脉冲宽度可数控，能有效消除鉴相死区，且尽量减小复位延时，减小鉴相盲区，提高工作速度。同样，在存在相差和频差的情况下(见图10和图11)，本发明的鉴频鉴相器也能够很好地实现鉴频鉴相的功能，可靠工作。
优选地，第一D触发器和第二D触发器为真单相时钟结构。图5为本发明的复位延时鉴频鉴相器的第一D触发器和第二D触发器电路图，如图5所示，第一D触发器和第二D触发器电路图采用TSPC逻辑设计，其结构简单，速度较快，相噪特性好。该D触发器的电路由NMOS管MN1、MN2、MN3、MN4、MN5、MN6和PMOS管MP1、MP2、MP3、MP4、MP5、MP6组成，而MN7、MN8和MP7、MP8组成其复位控制逻辑电路。MN1源端接地，漏端接MP1的漏端，栅端接MP2栅端，作为输入信号端D。MP1源端接MP2漏端，栅端接MP3和MN5的栅端，作为时钟输入端CLK。MP2源端接电源VDD。MN2源端接地，漏端接MP3漏端，栅端接MN1漏端，MP3源端接电源VDD。MN3源端接地，漏端接MN4、MP4的栅端和MN2的漏端。MN4源端接地，漏端接MN5源端。MN5漏端，接MP4、MP5的漏端和MN6、MP6的栅端。MP4源端接电源VDD。MP5源端接电源VDD。MN6源端接地，漏端接MP6漏端，作为信号输出端Q。MP6源端接电源VDD。MN7源端接地，漏端接MP7漏端和MN3、MN8、MP8的栅端，栅端接MP7的栅端，作为复位端RST。MP7源端接电源VDD。MN8源端接地，漏端接MP8的漏端和MP5的栅端。MP8源端接电源VDD。
优选地，与非门采用静态互补金属氧化物半导体结构。图6所示为本发明的具体实施例中与非门的电路图，图8所示为本发明的具体实施例中延时单元里反相器的电路图，该两个电路均采用静态CMOS结构。图7所示为本发明的具体实施例中延时单元里传输门的电路图。
本发明还公开了一种锁相环频率合成器，该锁相环频率合成器中包括如上任一项的复位延时鉴频鉴相器。通过采用上述鉴频鉴相器器，可以有效消除鉴相死区，准确驱动电荷泵，
以上所述，仅为本发明的具体实施方式，在本发明的上述教导下，本领域技术人员可以在上述实施例的基础上进行其他的改进或变形。本领域技术人员应该明白，上述的具体描述只是更好的解释本发明的目的，本发明的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种复位延时鉴频鉴相器，包括第一D触发器、第二D触发器、与非门和延时单元；所述第一D触发器和第二D触发器的时钟信号端分别连接参考输入信号和反馈输入信号，信号输出端分别连接所述与非门的两个输入端，复位端分别连接所述延时单元的输出端；所述与非门的输出端与所述延时单元的输入端连接，其特征在于，
所述延时单元，包括逻辑控制单元和多个串联的延时切换单元；
每个所述延时切换单元包括并联的第一支路和第二支路，所述第一支路包括由多个反相器级联形成的多级反相器和与所述多级反相器串联的传输门，所述第二支路包括传输门；
所述逻辑控制单元，用于连接各延时切换单元的第一支路的传输门和第二支路中的传输门，用于提供控制信号，控制每个所述延时切换单元的第一支路和第二支路中的一个支路导通。
2.如权利要求1所述的复位延时鉴频鉴相器，其特征在于，在多个串联的所述延时切换单元中，第一支路中的多级反相器的级数，设置为二进制权重关系。
3.如权利要求2所述的复位延时鉴频鉴相器，其特征在于，所述延时切换单元设置为串联的三个，三个串联的延时切换单元中，第一支路中的多级反相器级联的反相器个数依次为二个、四个和八个。
4.如权利要求1所述的复位延时鉴频鉴相器，其特征在于，在所述延时切换单元中，所述第一支路的传输门与所述第二支路的传输门均包括正反两个控制端，并采用同一组控制信号控制，所述控制信号以相反的方式输送至所述第一支路的传输门与所述第二支路的传输门的正反两个控制端。
5.如权利要求4所述的复位延时鉴频鉴相器，其特征在于，所述逻辑控制单元包括多组反相器；每组反相器包括串联的两个反相器，用于控制一个延时切换单元，所述串联的两个反相器的输出端以相反的方式连接延时切换电路的第一支路的传输门和第二支路的传输门的正反两个控制端。
6.如权利要求1所述的复位延时鉴频鉴相器，其特征在于，所述第一D触发器和所述第二D触发器为真单相时钟结构。
7.如权利要求1所述的复位延时鉴频鉴相器，其特征在于，所述与非门采用静态互补金属氧化物半导体结构。
8.一种锁相环频率合成器，其特征在于，该锁相环频率合成器中包括如权利要求1-7任一项所述的复位延时鉴频鉴相器。
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