CN101938276A - 鉴频鉴相器及其鉴频鉴相方法、锁相环、频率综合器 - Google Patents

Abstract

本发明揭示了一种鉴频鉴相器及其鉴频鉴相方法，在反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。本发明的鉴频鉴相器当PLL在锁定时，鉴频鉴相器工作在线性区；因此，本发明可以改善PLL的带内相位噪声和杂散。

Description

鉴频鉴相器及其鉴频鉴相方法、锁相环、频率综合器

技术领域

本发明属于集成电路设计技术领域，涉及一种锁相环，尤其涉及一种鉴频鉴相器；同时，本发明还涉及鉴频鉴相器的鉴频鉴相方法；此外，本发明还涉及包括上述锁相环的频率综合器。

背景技术

目前，锁相环(PPL，Phase Locked Loop)广泛应用于集成电路设计的各个领域。如图1所示，锁相环电路1通常包括，鉴频鉴相器2、电荷泵3、低通滤波器4、压控振荡器5及分频器6。鉴频鉴相器2用于比较基准时钟和来自分频器6的反馈时钟的相位。当来自分频器6的反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器2输出用以提高频率的脉冲信号(称为UP信号)。当来自分频器6的反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器2输出用于降低频率的脉冲信号(称为DOWN信号)。

电荷泵3的输出端连接到由电阻4a和电容4b构成的低通滤波器4。电荷泵3在接收到DOWN信号时，对电容4b放电，因此DOWN信号也可称为放电信号。并且，电荷泵在接收到UP信号时，向电容4b充电，因此UP信号也可称为充电信号。低通滤波器4把来自电荷泵3的脉冲反馈时钟转换成直流模拟信号。

压控振荡器5接收从低通滤波器4输出的模拟信号，并且输出稳频信号。分频器6由计数器构成，并且把来自压控振荡器5的反馈时钟N(N为自然数)等分，以便向鉴频鉴相器2提供分频后的反馈时钟。

在锁相环电路1中，鉴频鉴相器2、电荷泵3、压控振荡器5和分频器6构成一个环路，这个环路控制输入到鉴频鉴相器2的两个输入信号的相位，即控制输入到鉴频鉴相器2的两个输入信号的频率，使它们彼此相等。从压控振荡器5输出的信号的频率，是输入频率的N倍。通过设置N值，可以获得输入频率的N倍数的频率。

然而，多信道无线通讯系统需要高精度的信道选择，也需要快速的PLL的快速锁定时间，整数分频的锁相环无法同时满足这2个要求。

请参阅图2，现有的鉴频鉴相器由2个可以复位的DFF和一个与门组成。复位路径上有延时，是为了消除电荷泵的死区。鉴频鉴相器产生2个信号UP和DOWN，来控制电荷泵充电和放电电流。当UP和DOWN都为高，2个DFF被复位，UP和DOWN同时被复位到低电位。

然而，和整数N的PLL一样，电荷泵用不同的电流源对VCO的控制电压进行充电(Ip)和放电(In)。在实际生产当中，充电和放电电流不可能完全相同，会有一定程度的不匹配，这个不匹配会引起鉴频鉴相器和电荷泵的传输函数非线性，可参阅图3、图4。图3为传统鉴频鉴相器电路波形图，图4为传统鉴频鉴相器和电荷泵电路输入输出曲线。

在Δ∑调制器的小数分频PLL中，这样的非线性不被接受，因为它会导致恶化相位噪声和杂散。

本发明解决鉴频鉴相器和电荷泵的非线性化问题，解决的方法在于对鉴频鉴相器电路进行改进。

发明内容

本发明所要解决的技术问题是：提供一种鉴频鉴相器，当PLL在锁定时，鉴频鉴相器工作在线性区。

本发明还提供上述鉴频鉴相器的鉴频鉴相方法。

另外，本发明还提供一种包含上述鉴频鉴相器的锁相环。

此外，本发明进一步提供包含上述锁相环的用于宽带无线收发机的频率综合器电路。

为解决上述技术问题，本发明采用如下技术方案：

一种鉴频鉴相器，所述鉴频鉴相器用于比较基准时钟和压控振荡器反馈时钟的相位；在所述反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。

作为本发明的一种优选方案，所述鉴频鉴相器进一步包括至少一个延时驱动单元，连接所述两个DFF中的一个；所述延时驱动单元在UP信号和DOWN信号都为高时，驱动与其连接的DFF延时产生复位。

作为本发明的一种优选方案，所述鉴频鉴相器进一步包括两个延时驱动单元，分别连接所述两个DFF；所述延时驱动单元在UP信号和DOWN信号都为高时，分别驱动与其连接的DFF延时，两个延时的时间不同。

作为本发明的一种优选方案，所述两个DFF的延时差大于一个最小值。这个最小值的选取以使PLL在所应用的任何情况下该鉴频鉴相器均工作在线性区为准。

一种锁相环，所述锁相环包括依次连接的参考时钟分频器、鉴频鉴相器、电荷泵、压控振荡器、分频器，所述鉴频鉴相器用于比较基准时钟和分频器反馈时钟的相位；在所述反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。

作为本发明的一种优选方案，所述参考时钟分频器为可编程分频器，对于不同的晶振时钟频率，采用不同的分频值。

作为本发明的一种优选方案，所述锁相环进一步包括低通滤波器，所述低通滤波器设置于电荷泵及压控振荡器之间；所述低通滤波器采用3阶无源滤波器，无外接元器件，全部片上实现；电阻采用具有高精确度的多晶硅电阻；大部分电容采用晶体管电容，小部分采用金属夹层电容，位于数字电路上面；所有电阻和电容根据系统参数的变化而具有开关控制的可编程性。

作为本发明的一种优选方案，所述压控振荡器由低通滤波器的输出电压VCTRL来控制其输出频率；所述压控振荡器为宽频带压控振荡器，通过可编程的压控电容来实现宽频带；所述压控振荡器还由一个自动频率控制器来控制其压控电容，使其工作在最优化的控制电压VCTRL下。

作为本发明的一种优选方案，所述压控振荡器的输出经过所述分频器反馈到鉴频鉴相器；所述分频器为可编程分频器，其连接一Δ∑调制器；所述Δ∑调制器为高位数的Δ∑调制器；所述分频器的分频数由外部输入的整数加上Δ∑调制器的输出而得；Δ∑调制器的输入是所述分频器的分频数中的小数部分，由外部输入。

作为本发明的一种优选方案，所述压控振荡器与分频器之间设置高频分频电路，将压控振荡器的频率经高频分频后输入至分频器。

作为本发明的一种优选方案，所述压控振荡器的输出端连有若干串联的分频电路，然后根据应用的场合，通过选择器选出所需要的频率。

作为本发明的一种优选方案，所述锁相环进一步包括锁存检测电路，其采用累积计数的方法，即一个计数器记录参考时钟分频器输出的频率CKREF，记录N个周期，另一个计数器同时记录分频器输出的频率CKFB；当CKREF记录了N个周期时，判断CKFB是否记录了(N-n)至(N+n)个周期，其中n为设定的误差范围；如果是，锁存检测电路输出变高；如果不是，锁存检测电路保持低。

作为本发明的一种优选方案，所述低通滤波器包括串联的电阻、电容；电荷泵的输出端连接低通滤波器；电荷泵在接收到DOWN信号时，对电容放电；电荷泵在接收到UP信号时，向电容充电；低通滤波器把来自电荷泵的脉冲反馈时钟转换成直流模拟信号。

一种用于宽带无线收发机的频率综合器，所述频率综合器包括上述的锁相环。

一种鉴频鉴相器的鉴频鉴相方法，所述鉴频鉴相器包括两个可复位的DFF；向所述鉴频鉴相器输入基准时钟及压控振荡器的反馈时钟；所述鉴频鉴相器比较基准时钟及反馈时钟；在所述反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。

作为本发明的一种优选方案，所述鉴频鉴相器进一步包括至少一个延时驱动单元，连接所述两个DFF中的一个；所述延时驱动单元在UP信号和DOWN信号都为高时，驱动与其连接的DFF延时。

作为本发明的一种优选方案，所述鉴频鉴相器进一步包括两个延时驱动单元，分别连接所述两个DFF；所述延时驱动单元在UP信号和DOWN信号都为高时，分别驱动与其连接的DFF延时，两个延时的时间不同。

作为本发明的一种优选方案，所述两个DFF的延时差大于一个最小值。这个最小值的选取以使PLL在所应用的任何情况下该鉴频鉴相器均工作在线性区为准。

本发明的有益效果在于：本发明提出的鉴频鉴相器，当UP和DOWN信号都为高时，DFF1和DFF2经历了不同的延时被复位。这样，输入输出曲线被向下(或向上)平移了，从而当PLL在锁定时，鉴频鉴相器工作在线性区。由此，本发明可以改善PLL的带内相位噪声和杂散。

附图说明

图1为现有的锁相环的组成示意图。

图2为现有的鉴频鉴相器及电荷泵的组成示意图。

图3为传统鉴频鉴相器电路波形图，

图4为传统鉴频鉴相器和电荷泵电路输入输出曲线示意图。

图5为本发明锁相环的组成示意图。

图6为具有Δ∑调制器的小数分频锁相环的组成示意图。

图7为本发明鉴频鉴相器的组成示意图。

图8为本发明的鉴频鉴相器电路的波形图(3种情况下)。

图9为本发明鉴频鉴相器和电荷泵电路的输入输出曲线示意图。

具体实施方式

下面结合附图详细说明本发明的优选实施例。

实施例一

请参阅图7，本发明揭示了一种鉴频鉴相器，所述鉴频鉴相器用于比较基准时钟和分频器反馈时钟的相位。在所述反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号。所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；由此，当PLL在锁定时，鉴频鉴相器工作在线性区。

相应地，所述鉴频鉴相器进一步包括至少一个延时驱动单元，连接所述两个DFF中的一个；所述延时驱动单元在UP信号和DOWN信号都为高时，驱动与其连接的DFF延时产生复位。

本实施例中，请参阅图7，所述鉴频鉴相器进一步包括两个延时驱动单元，分别连接所述两个DFF；所述延时驱动单元在UP信号和DOWN信号都为高时，分别驱动与其连接的DFF延时，两个延时的时间不同，DFF1和DFF2经历了不同的延时被复位。这样，输入输出曲线被向下(或向上)平移了，从而，当PLL在锁定时，鉴频鉴相器工作在线性区。这样，可以改善PLL的带内相位噪声和杂散。优选地，所述两个DFF的延时差大于一个最小值。这个最小值的选取以使PLL在所应用的任何情况下该鉴频鉴相器均工作在线性区为准。

请参阅图8、图9，图8为本发明鉴频鉴相器在3中情况下的波形图，图9为鉴频鉴相器和电荷泵电路的输入输出曲线示意图，由图中可以看到，输入输出曲线被向下平移了(当然，也可以向上平移)，从而，当PLL在锁定时，鉴频鉴相器工作在线性区。

以上介绍了本发明的鉴频鉴相器，本发明在揭示上述鉴频鉴相器的同时，还揭示鉴频鉴相器的鉴频鉴相方法。所述方法包括：

向所述鉴频鉴相器输入基准时钟及分频器的反馈时钟；

所述鉴频鉴相器比较基准时钟及反馈时钟；在所述反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；

当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，延时差要大于一个最小值，使两个DFF被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。

综上所述，本发明提出的鉴频鉴相器及其实现方法，当UP和DOWN信号都为高时，DFF1和DFF2经历了不同的延时被复位。这样，输入输出曲线被向下(或向上)平移了，从而当PLL在锁定时，鉴频鉴相器工作在线性区。由此，本发明可以改善PLL的带内相位噪声和杂散。

实施例二

本实施例揭示了一种包含实施例一中所述鉴频鉴相器的锁相环，与此同时，本实施例对上述锁相环做进一步改进，改进后的锁相环如图5所示。

请参阅图5、图6，本发明揭示一种锁相环，所述锁相环包括依次连接的参考时钟分频器11、鉴频鉴相器12、电荷泵13、低通滤波器14、压控振荡器15、分频器16；所述压控振荡器15连有AFC自动频率控制器17，分频器16连有Δ∑调制器18。

请继续参阅图5，晶振时钟首先经过一个参考时钟分频器产生CKREF。参考时钟分频器11是可编程的分频器，对于不同的晶振时钟频率，可以采用不同的分频值。这样，Δ∑小数分频PLL的系统参数就不必跟随晶振时钟频率的变化而大范围的改变，从而简化了PLL系统参数的设计。

CKREF和从分频器出来的CKFB输入到鉴频鉴相器12中。在Δ∑小数分频PLL中，鉴频鉴相器12和电荷泵13的非线性会恶化相位噪声和引起带内杂散。本发明的PLL中采用了鉴频鉴相器和电荷泵的线性化技术，其线性度得到了很大的改善。所述鉴频鉴相器12比较基准时钟和分频器反馈时钟的相位；在所述反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；当锁相环PLL在锁定时，鉴频鉴相器工作在线性区。因此，PLL的噪声和杂散也得到了改善。

低通滤波器14采用3阶无源滤波器，无外接元器件，全部片上实现。电阻采用多晶硅电阻，具有较好的精确度。电容中，大部分电容采用晶体管电容，小部分采用金属夹层电容，位于数字电路上面，这样充分利用了硅片的面积，又不影响电路性能。所有电阻和电容都根据可能的系统参数变化而具有开关控制的可编程性。这样，测试时可以根据生产工艺的偏差而改变这些系统参数以达到最优化的电路性能。

压控振荡器15由低通滤波器14的输出电压VCTRL来控制其输出频率。宽频带压控振荡器15通过可编程的压控电容来实现宽频带。在所覆盖的频率范围中具有很好的相位噪声性能，较低的增益。除此之外，压控振荡器15还由一个自动频率控制器17来控制它的压控电容，使其工作在最优化的控制电压VCTRL下。在最优化的VCTRL下，电荷泵13的不匹配也最小，从而更大限度的保证PLL的相位噪声的优化。

压控振荡器15的输出一方面经过分频器反馈到鉴频鉴相器12。由于压控振荡器15的频率较高，在本发明中，先经过一个2分频电路20(当然，分频电路可以为其他分频电路，如4分频电路、8分频电路)频率减半后输入可编程分频器16。可编程分频器16的分频数由外部输入的整数加上Δ∑调制器18的输出而得。Δ∑调制器18采用MASH1-1-1结构，其输出8位。Δ∑调制器18的输入是可编程分频器16的分频数中的小数部分，由外部输入。因为使用了高位数的Δ∑调制器18，可以得到高精度的输出频率，从而满足了多通道的通讯系统。Δ∑调制器18的采用，也消除了参考时钟杂散，改善了PLL的相位噪声。

压控振荡器15的输出另一方面经过4个串联的2分频电路得到宽带无线收发机的各个频率，然后根据应用的场合，通过选择器选出所需要的频率。2分频电路采用SCL触发器，速度高。本发明中所有2分频输出正交4路，在电路设计和版图设计上都采用了完全对称的结构，从而尽可能减小了正交信号的不匹配。当然，分频电路可为任意多个，根据需要选择分频电路的个数，分频电路可以为其他分频电路，如4分频电路、8分频电路。

本实施例中，锁相环还包含一锁存检测电路19，该锁存检测电路19连接鉴频鉴相器12。锁存检测电路19采用累积计数的方法，即用一个计数器来记录CKREF，记录N个周期，另一个计数器同时记录CKFB。当CKREF记录了N个周期时，看CKFB是否记录了(N-n)至(N+n)个周期(n为设定的误差范围)，如果是，锁存检测电路输出变高；如果不是，锁存检测电路保持低。

此外，本发明还揭示了一种用于宽带无线收发机的频率综合器，所述频率综合器包括上述的锁相环。该频率综合器的特点如下：

1、宽带：输出频率范围广，适用于多数无线收发机；

2、频率精度高：因为使用了高位数的Δ∑调制器，可以得到高精度的输出频率，从而满足了多通道的通讯系统；

3、提高带宽，从而加快了锁存速度；

4、低噪声：鉴频鉴相器的非线性化设计，改善PLL的带内相位噪声和杂散；Δ∑调制器的引用，消除了参考时钟杂散，改善了PLL的相位噪声；宽频带压控振荡器通过可编程的压控电容来实现宽频带，在所覆盖的频率范围中具有很好的相位噪声性能，较低的增益；同时，对系统参数进行了优化；

5、无外挂元器件，低通滤波器在硅片上实现；

6、低电压，低功耗；

7、小面积；大部分电容采用晶体管电容，小部分采用金属夹层电容，位于数字电路上面，这样充分利用了硅片的面积，又不影响电路性能；

8、可编程性；所有电阻和电容都根据可能的系统参数变化而具有开关控制的可编程性。这样，测试时可以根据生产工艺的偏差而改变这些系统参数以达到最优化的电路性能。此外，参考时钟分频器是可编程的分频器，对于不同的晶振时钟频率，可以采用不同的分频值；分频数也是可编程分频器。

这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施例中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (18)

1.一种鉴频鉴相器，其特征在于：所述鉴频鉴相器用于比较基准时钟和压控振荡器反馈时钟的相位；

在所述反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；

所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。

2.根据权利要求1所述的鉴频鉴相器，其特征在于：

所述鉴频鉴相器进一步包括至少一个延时驱动单元，连接所述两个DFF中的一个；

所述延时驱动单元在UP信号和DOWN信号都为高时，驱动与其连接的DFF延时。

3.根据权利要求2所述的鉴频鉴相器，其特征在于：

所述鉴频鉴相器进一步包括两个延时驱动单元，分别连接所述两个DFF；

所述延时驱动单元在UP信号和DOWN信号都为高时，分别驱动与其连接的DFF延时，两个延时的时间不同。

4.根据权利要求1至3之一所述的鉴频鉴相器，其特征在于：

所述两个DFF的延时差大于一个最小值；该最小值的选取以使PLL在所应用的任何情况下该鉴频鉴相器均工作在线性区为准。

5.一种锁相环，其特征在于：所述锁相环包括依次连接的参考时钟分频器、鉴频鉴相器、电荷泵、压控振荡器、分频器，所述鉴频鉴相器用于比较基准时钟和压控振荡器反馈时钟的相位；

在所述反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；

所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF都被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。

6.根据权利要求5所述的锁相环，其特征在于：

所述参考时钟分频器为可编程分频器，对于不同的晶振时钟频率，采用不同的分频值。

7.根据权利要求5所述的锁相环，其特征在于：

所述锁相环进一步包括低通滤波器，所述低通滤波器设置于电荷泵及压控振荡器之间；

所述低通滤波器采用3阶无源滤波器，无外接元器件，全部片上实现；电阻采用具有高精确度的多晶硅电阻；大部分电容采用晶体管电容，小部分采用金属夹层电容，位于数字电路上面；所有电阻和电容根据系统参数的变化而具有开关控制的可编程性。

8.根据权利要求5所述的锁相环，其特征在于：

所述压控振荡器由低通滤波器的输出电压VCTRL来控制其输出频率；

所述压控振荡器为宽频带压控振荡器，通过可编程的压控电容来实现宽频带；

所述压控振荡器还由一个自动频率控制器来控制其压控电容，使其工作在最优化的控制电压VCTRL下。

9.根据权利要求5所述的锁相环，其特征在于：

所述压控振荡器的输出经过所述分频器反馈到鉴频鉴相器；

所述分频器为可编程分频器，其连接一Δ∑调制器；所述Δ∑调制器为高位数的Δ∑调制器；

所述分频器的分频数由外部输入的整数加上Δ∑调制器的输出而得；Δ∑调制器的输入是所述分频器的分频数中的小数部分，由外部输入。

10.根据权利要求9所述的锁相环，其特征在于：

所述压控振荡器与分频器之间设置高频分频电路，将压控振荡器的频率分频后输入至分频器。

11.根据权利要求5至10之一所述的锁相环，其特征在于：

所述压控振荡器的输出端连有若干串联的分频电路，然后根据应用的场合，通过选择器选出所需要的频率。

12.根据权利要求5至10之一所述的锁相环，其特征在于：

所述锁相环进一步包括锁存检测电路，其采用累积计数的方法，即一个计数器记录参考时钟分频器输出的频率CKREF，记录N个周期，另一个计数器同时记录分频器输出的频率CKFB；

当CKREF记录了N个周期时，判断CKFB是否记录了(N-n)至(N+n)个周期，其中n为设定的误差范围；如果是，锁存检测电路输出变高；如果不是，锁存检测电路保持低。

13.一种锁相环，其特征在于：所述锁相环包括依次连接的参考时钟分频器、鉴频鉴相器、电荷泵、压控振荡器、分频器，所述鉴频鉴相器用于比较基准时钟和压控振荡器输出信号的相位；

在所述输出信号的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在输出信号的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；

所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号同时为高时，两个DFF中的至少一个经过延时，使两个DFF被同时复位；当PLL在锁定时，鉴频鉴相器工作在线性区；

所述参考时钟分频器为可编程分频器，对于不同的晶振时钟频率，采用不同的分频值；

所述压控振荡器由低通滤波器的输出电压VCTRL来控制其输出频率；所述压控振荡器为宽频带压控振荡器，通过可编程的压控电容来实现宽频带；所述压控振荡器还由一个自动频率控制器来控制其压控电容，使其工作在最优化的控制电压VCTRL下；

所述压控振荡器的输出经过所述分频器反馈到鉴频鉴相器；所述分频器为可编程分频器，其连接一Δ∑调制器；所述Δ∑调制器为高位数的Δ∑调制器；所述分频器的分频数由外部输入的整数加上Δ∑调制器的输出而得；Δ∑调制器的输入是所述分频器的分频数中的小数部分，由外部输入；所述压控振荡器与分频器之间设置分频电路，将压控振荡器的频率分频后输入至分频器；

所述压控振荡器的输出端连有若干串联的分频电路，然后根据应用的场合，通过选择器选出所需要的频率；

所述锁相环进一步包括锁存检测电路，其采用累积计数的方法，即一个计数器记录参考时钟分频器输出的频率CKREF，记录N个周期，另一个计数器同时记录分频器输出的频率CKFB；当CKREF记录了N个周期时，判断CKFB是否记录了(N-n)至(N+n)个周期，其中n为设定的误差范围；如果是，锁存检测电路输出变高；如果不是，锁存检测电路保持低；

所述锁相环进一步包括低通滤波器，所述低通滤波器设置于电荷泵及压控振荡器之间；所述低通滤波器采用3阶无源滤波器，无外接元器件，全部片上实现；电阻采用具有高精确度的多晶硅电阻；大部分电容采用晶体管电容，小部分采用金属夹层电容，位于数字电路上面；所有电阻和电容根据系统参数的变化而具有开关控制的可编程性。

14.一种用于宽带无线收发机的频率综合器，其特征在于：所述频率综合器包括权利要求5至12之一所述的锁相环。

15.一种鉴频鉴相器的鉴频鉴相方法，其特征在于：

所述鉴频鉴相器包括两个可复位的DFF；

向所述鉴频鉴相器输入基准时钟及从频率分频器来的反馈时钟；

所述鉴频鉴相器比较基准时钟及反馈时钟；在所述反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；

当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。

16.根据权利要求15所述的鉴频鉴相方法，其特征在于：

所述鉴频鉴相器进一步包括至少一个延时驱动单元，连接所述两个DFF中的一个；

所述延时驱动单元在UP信号和DOWN信号都为高时，驱动与其连接的DFF延时。

17.根据权利要求16所述的鉴频鉴相方法，其特征在于：

所述鉴频鉴相器进一步包括两个延时驱动单元，分别连接所述两个DFF；

所述延时驱动单元在UP信号和DOWN信号都为高时，分别驱动与其连接的DFF延时，两个延时的时间不同。

18.根据权利要求15至17之一所述的鉴频鉴相方法，其特征在于：

所述两个DFF的延时差大于一个最小值；该最小值的选取以使PLL在所应用的任何情况下该鉴频鉴相器均工作在线性区为准。

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