KR101126844B1 - 광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기 - Google Patents

광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기 Download PDF

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Abstract

본 발명은 광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기를 개시한다. 본 발명에 따르면, 가변주파수분주기에 있어서, 제어신호 MC(Modulus Control)에 따라 입력신호의 분주비를 조정하여 출력하는 듀얼-모듈러스 프리스케일러(Dual-Modulus Prescaler: DMP); 상기 DMP의 출력신호를 다운 카운트하는 A 카운터; 상기 DMP의 분주비 전환 타이밍을 위해 상기 DMP의 출력신호를 다운 카운트를 수행하는 B 카운터; 및 상기 B 카운터의 출력신호를 입력으로 하여 상기 DMP의 분주비를 제어하기 위한 제어신호 MC를 리타이밍하여 출력하는 D-플립플롭을 포함하는 가변주파수분주기가 제공된다. 본 발명에 따르면 전체 분주비에서 SR 래치의 오프셋이 제거되며, 오동작을 방지할 수 있는 장점이 있다.
가변주파수분주기, PLL, 카운터, 분주비, 리타이밍, 지연소자

Description

광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기{A Wideband Programmable Frequency Divider and A Frequency Synthesizer including the same}
본 발명은 광대역 가변 주파수 분주기 및 이를 포함하는 주파수 합성기에 관한 것으로서, 보다 상세하게는 안정적이며, 동작속도를 개선할 수 있는 가변주파수분주기 및 이를 포함하는 주파수 합성기에 관한 것이다.
RF(Radio Frequency) 주파수 합성기는 소정 주파수의 신호를 생성하는 장치로서, 무선통신 송수신기에서 필수적인 장치이다.
이러한 주파수 합성기에서 목표 주파수로의 고정을 위해 위상고정루프(phase locked loop, PLL) 방식이 주로 이용된다.
도 1은 일반적인 PLL 기반 주파수 합성기의 블록도이다.
도 1을 참조하면, PLL 기반 주파수 합성기는 위상주파수검출기(Phase Frequency Detector: PFD, 100), 전하펌프(Charge Pump: CP, 102), 저대역필터(Low Pass Filter: LPF, 104), 전압조정발진기(Voltage Control Oscillator: VCO, 106) 및 가변주파수분주기(108)를 포함할 수 있다.
가변주파수분주기(108)는 전압조정발진기(106)의 출력주파수 fVCO를 분주비를 N으로 분주하여 fV의 주파수를 가진 신호를 출력한다.
위상주파수검출기(100)와 전하펌프(102)는 기준주파수 fR과 fV의 차이를 검출하여 전하펄스를 출력하고, 이 신호는 저대역필터(104)를 거쳐 의 출력주파수를 조정한다.
주파수 합성기에서 가변주파수분주기(108)는 필수적인 구성으로서, 도 2는 일반적인 가변주파수분주기의 구성을 도시한 도면이다.
도 2에 도시된 바와 같이, 가변주파수분주기(108)는 듀얼-모듈러스 프리스케일러(Dual-Modulus Prescaler: DMP, 200), 프로그램 가능한 다운 카운터인 A 카운터(Programmable Down Counter, 202), 스왈로우 카운터인 B 카운터(204) 및 SR 래치(Set-Reset Latch, 206)를 포함한다.
DMP(200)는 제어신호 MC(Modulus Control)에 따라 입력신호(Fin)를 분주비가 P 또는 P+1로 조정된 신호로 출력한다. 초기에 제어신호 MC는 DMP(200)의 분주비가 P+1이 되도록 설정된다. A 카운터(202) 및 B 카운터(204)는 DMP(200)의 출력인 Pout을 동시에 카운트한다. 이때, A 카운터(202)의 카운터 값(A)은 B 카운터(204)의 카운터 값(B)보다 크게 설정되며, 상기와 같이 동시에 카운트하는 경우, B 카운터(204)의 다운 카운트가 먼저 완료된다.
B 카운터(204)는 DMP(200)는 분주비 전환 타이밍을 제어하는 카운터로서, B 카운터(204)의 카운트가 완료되면, 제어신호 MC의 상태(state)가 바뀌게 되며, 이러한 경우, DMP(200)는 입력신호를 P 의 분주비로 분주하기 시작한다.
한편, A 카운터(202)는 남은 값 A-B 만큼의 Pout을 다운 카운트하고, 이를 완료하면 DMP(200)는 초기 상태로 복귀한다.
이러한 동작의 가변주파수분주기의 총 분주비율은 다음과 같다.
Figure 112009075405352-pat00001
총 분주비율에는 SR 래치로 인해 발생하는 +1의 분주비 오프셋이 포함된다.
도 2와 같은 가변주파수분주기에서
Figure 112009075405352-pat00002
로 연결되는 신호전달 속도는 분주기의 최대 동작속도를 제한하는 임계경로(critical path)가 된다. 이를 타이밍다이어그램을 이용하여 설명한다.
도 3은 일반적인 가변주파수분주기의 입력신호(Fin), DMP 출력신호(Pout), 제어신호 MC의 타이밍다이어그램이다.
도 3을 참조하면, 입력신호(Fin)의 두 번째 상승에지에서 출력신호(Pout)의 상승에지가 발생하며, B 카운터(204)의 값이 0이 되면, SR 래치(206)는 제어신호 MC의 상태를 변경한다.
이때, Pout의 상승에지로부터 MC의 하강에지까지의 시간차이(Time Difference)를 MC 지연(MC Delay)라 정의하며, MC의 하강에지부터 Pout의 다음 상승 에지까지의 시간차이를 MC 시간 여유(MC Timing Margin)라 정의한다.
여기서, DMP(200)의 분주비는 이전 MC 상태에 따라 결정되므로 임계 경로 시간 지연(Critical Path Time Delay)인 MC 지연이 길어지면 이전 MC 상태를 현재 값으로 인식하여 DMP(200)는 입력신호를 P+1로 한번 더 분주하게 된다.
따라서 전체 가변주파수분주기의 분주비가 1만큼 증가하게 된다.
한편, 도 3의 하단에 도시된 바와 같이, MC 시간 여유는 입력신호 Fin의 주파수가 높아질수록 감소하게 된다. 따라서 입력신호의 주파수가 높아질수록 분주비가 변하는 오동작을 방지하기 위해서는 MC 지연을 최소화하고 MC 시간 여유는 최대로 확보해야 한다.
도 4는 일반적인 가변주파수분주기에서 DMP 출력신호, A 카운터, B 카운터 출력 및 MC의 타이밍다이어그램이다.
도 4에는 DMP 출력신호(Pout)의 2번 상승에지에서 A 카운터(202) 출력신호(Aout)의 상승에지와 B 카운터(204) 출력신호(Bout)의 상승에지가 동시에 나타나는 경우를 도시한 것이다.
A 카운터(202) 및 B 카운터(204)의 출력을 SR 래치(206)의 입력으로 하여 MC 상태를 제어하면, 도 4에 도시된 바와 같이, A 카운터(202)의 출력신호(Aout)의 상승에지와 B 카운터(204) 출력신호(Bout)의 상승에지의 시간 차이가 매우 작은 상황이 발생하게 된다.
이러한 경우, 도 3과 같은 로직의 시간 지연, 레이아웃에 의한 기생성분, 또한 PVT(Process, Voltage, Temperature) 변화로 인해 B 카운터(204) 출력신호(Bout)의 시간지연이 길어져 A 카운터(202)의 출력신호(Aout)가 SR 래치(206)에 먼저 도달하게 되며, 이에 따라 도 5에 도시된 바와 같이 원하지 않게 MC 상태가 변하게 되고, 가변주파수분주기가 원하는 분주비로 분주할 수 없게 된다. 따라서 Aout과 Bout의 타이밍을 적절히 조절하여 분주비를 안정적으로 확보하여야 한다.
한편, 도 6에 도시된 바와 같이, 일반적인 가변주파수분주기 구조에서 MC 지연을 최소화하기 위해 SR 래치(206)의 출력을 D-플립플롭(600)으로 리타이밍(retiming)하여 성능을 개선한 가변주파수분주기가 제안된 바 있다.
그러나 도 6과 같은 가변주파수분주기는 SR 래치(206)의 출력을 그대로 리타이밍하였으므로 상기한 수학식 1과 똑같이 오프셋이 있는 분주비를 가진다. 또한, 이러한 가변주파수분주기는 도 4에 도시된 바와 마찬가지로 SR 래치(206)의 입력인 Aout 상승에지와 Bout 상승에지의 작은 시간차이로 인한 가변주파수분주기가 원하는 분주비로 분주할 수 없게 하는 문제점을 여전히 내포한다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 원하는 분주비를 가질 수 있는 광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기를 제안하고자 한다.
본 발명의 다른 목적은 가변주파수분주기의 전체 분주비에서 SR 래치로 인한 오프셋을 제거할 수 있는 광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기를 제공하는 것이다.
상기한 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 가변주파수분주기에 있어서, 제어신호 MC(Modulus Control)에 따라 입력신호의 분주비를 조정하여 출력하는 듀얼-모듈러스 프리스케일러(Dual-Modulus Prescaler: DMP); 상기 DMP의 출력신호를 다운 카운트하는 A 카운터; 상기 DMP의 분주비 전환 타이밍을 위해 상기 DMP의 출력신호를 다운 카운트를 수행하는 B 카운터; 및 상기 B 카운터의 출력신호를 입력으로 하여 상기 DMP의 분주비를 제어하기 위한 제어신호 MC를 리타이밍하여 출력하는 D-플립플롭을 포함하는 가변주파수분주기가 제공된다.
본 발명에 따른 가변주파수분주기는 상기 A 카운터의 출력신호 및 상기 B 카운터의 출력신호를 각각 입력으로 하는 SR 래치; 및 상기 A 카운터에서 상기 SR 래치로의 상기 A 카운터의 출력 경로 상에 배치되는 지연소자를 더 포함할 수 있다.
본 발명에 따르면, 상기 SR 래치의 출력은 상기 B 카운터의 리셋 단자로 연결된다.
또한, 상기 B 카운터의 출력은 상기 D-플립플롭의 입력 단자에 연결된다.
본 발명의 다른 측면에 따르면, 상기한 가변주파수분주기가 적용된 주파수 합성기가 제공된다.
본 발명에 따르면, 스왈로우 카운터인 B 카운터의 출력을 제어신호 MC의 상태 변화를 위해 사용하기 때문에 분주비에서 SR 래치로 인한 오프셋이 제거되는 장점이 있다.
또한 본 발명에 따르면 A 카운터의 출력 경로 상에 지연기를 제공하여 A 카운터의 출력신호가 B 카운터의 출력신호보다 먼저 SR 래치에 도달하는 것을 방지하여 가변주파수분주기가 오동작하는 것을 방지할 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 7은 본 발명의 바람직한 일 실시예에 따른 가변주파수분주기의 구조를 도시한 도면이다.
도 7에 도시된 바와 같이, 본 발명에 따른 가변주파수분주기는 듀얼-모듈러스 프리스케일러(Dual-Modulus Prescaler, 700, 이하 'DMP' 라 함), A 카운터(702), B 카운터(704), 지연소자(706), SR 래치(708) 및 D-플립플롭(710)을 포함할 수 있다.
DMP(700)는 도 2에서 설명한 것과 마찬가지로 제어신호 MC(Modulus Control)에 따라 입력신호(Fin)를 분주비가 P 또는 P+1로 조정된 신호로 출력한다. 초기에 제어신호 MC는 DMP(700)가 분주비가 P+1이 되도록 설정된다.
A 카운터(702) 및 B 카운터(704)는 DMP(700)의 출력인 Pout을 동시에 카운트 한다. 여기서, A 카운터(702)는 상기한 DMP(700)의 출력신호를 다운 카운트하며, B 카운터(704)는 DMP(700)의 분주비 전환 타이밍을 위해 DMP(700)의 출력신호를 다운 카운트를 수행한다.
B 카운터(704)의 카운트가 완료되면, 제어신호 MC의 상태(state)가 바뀌게 되며, 이러한 경우, DMP(700)는 입력신호를 P의 분주비로 분주하기 시작한다.
이때, A 카운터(702)는 남은 값인 A-B를 다운 카운트하고, 이를 완료하면 DMP(700)는 초기 상태(분주비 P+1로 조정)로 복귀한다.
본 발명의 바람직한 일 실시예에 따르면, A 카운터(702)의 출력신호(Aout) 경로에 지연소자(706)가 제공된다. 지연소자(706)는 미리 설정된 시간만큼 정보를 기억한 후 출력하는 기억소자일 수 있다.
도 5에서 살펴본 바와 같이, A 카운터(702)의 출력신호가 B 카운터(704)의 출력신호보다 먼저 SR 래치(708)에 도달하는 경우에는 원하는 분주비로 분주시킬 수 없는 문제점이 있다. 이를 위해, 본 발명은 A 카운터(702)의 출력신호 경로에 지연소자(706)를 제공하여 A 카운터(702)의 출력신호(Aout) 상승에지와 B 카운터(704) 출력신호의 상승에지(Bout) 사이의 시간 차이를 두게 되며, 이를 통해 가변주파수분주기의 오동작을 제거한다.
한편, 본 발명에 따르면, B 카운터(704)의 출력이 제어신호 MC 리타이밍을 위한 D-플립플롭(710)의 입력 단자에 연결된다. 상기와 같이 B 카운터(704)의 출력을 제어신호 MC를 위해 직접 사용하는 경우 하기의 수학식 2와 같이 전체 분주비에 서 SR 래치(708)로 인한 오프셋이 제거된다. 이렇게 제거된 오프셋으로 인해, 본 발명의 가변주파수 분주비가 델타-시그마 변조기를 사용한 분수형주파수합성기에 적용될 경우, 델타-시그마 변조기의 출력과 외부 입력신호를 조합하여 최종의 분주비를 설정해주는 인터페이스회로의 복잡도를 감소시킬 수 있는 장점이 있다.
여기서, D-플립플롭(710)은 하나의 입력 단자가 있고 클록 펄스(Pout)가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 자리잡는 플립플롭이다. 일반적으로 입력 신호를 클록 펄스(DMP의 출력 펄스)의 시간 간격만큼 지연시키는데 사용된다.
Figure 112009075405352-pat00003
이때, SR 래치(708)의 출력은 B 카운터(704)의 리셋 단자(Reset)로 연결된다.
즉, 본 발명에 따른 가변주파수분주기는 DMP(700)의 분주비를 제어하기 위한 제어신호 MC의 생성을 위한 경로상에 리타이밍 D-플립플롭(710)을 제공하며, 또한 B 카운터(704)의 출력을 D-플립플롭(710)으로 리타이밍하여 제어신호 MC를 생성하는 것이다.
도 8은 본 발명에 따른 가변주파수분주기와 기존 가변주파수분주기 사이의 동작을 비교하기 위한 도면이다.
도 8은 A 카운터(702)의 값이 8, B 카운터(704)의 값이 2로 설정된 경우를 도시한 것이며, 도 8의 (a)는 도 2 및 도 6과 같은 기존의 가변주파수분주기, 도 8의 (b)는 본 발명에 따른 도 7의 가변주파수분주기에 대한 타이밍다이어그램을 도시한 것이다.
우선, 도 8의 (a)를 참조하면 종래의 가변주파수분주기에서 SR 래치(206)의 출력이 제어신호 MC를 제어하므로 전체 분주비는 PA+B+1이 된다. 또한, Aout의 상승에지와 Bout의 상승에지의 시간차이가 작으므로 로직 시간지연, 레이아웃의 기생성분 또는 PVT 변화로 인한 오동작의 문제가 있다는 점을 확인할 수 있다.
또한, 도 6과 같이 MC를 D-플립플롭으로 리타이밍하는 경우, 도 2의 가변주파수분주기에서 SR 래치의 출력을 리타이밍하는 것이다. 이 구조는 MC 지연은 최소화되었지만, MC가 하나의 Pout 주기만큼 지연될 뿐, Bout의 지연에 의한 오동작의 가능성과 분주비 오프셋은 그대로 존재한다.
도 8의 (b)를 참조하면, SR 래치(708)의 출력대신 B 카운터(704)의 출력(Bout)을 리타이밍하여 제어신호 MC로 사용하기 때문에 MC 지연이 최소화되며, 나아가 분주비 오프셋이 제거되어 전체 분주비는 PA+B가 된다.
그리고 Aout 신호가 지연소자(706)를 통과하도록 하여 Bout의 상승에지와 Aout의 상승에지의 시간차이를 충분히 확보하여 SR 래치(708)가 원하지 않는 신호를 출력하는 것을 방지한다.
한편, SR 래치(708)의 출력은 B 카운터(704)의 Reset 단자로 연결되어 B 카운터(704)의 동작을 제어한다. 또한, 삽입된 지연소자(706)는 B 카운터(704)의 출 력(Bout) 에 영향을 주지 않는다. 본 발명에 따르면, MC 지연은 최소로 유지되면서 전체 가변주파수분주기는 안정적으로 동작할 수 있다.
본 발명에 따르면, 상기한 구성을 갖는 가변주파수분주기를 위상고정루프(phase locked loop, PLL) 방식의 주파수 합성기에 적용할 수 있으며, 이러한 경우 주파수 합성기는 광대역에서 원하는 주파수를 출력하게 된다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 PLL 기반 주파수 합성기의 블록도.
도 2는 일반적인 가변주파수분주기의 구성을 도시한 도면.
도 3은 일반적인 가변주파수분주기의 입력신호(Fin), DMP 출력신호(Pout), 제어신호 MC의 타이밍다이어그램.
도 4는 일반적인 가변주파수분주기에서 DMP 출력신호, A 카운터, B 카운터 출력 및 MC의 타이밍다이어그램.
도 5는 A 카운터(202)의 출력신호(Aout)가 SR 래치에 먼저 도달하는 경우의 MC 상태를 도시한 타이밍다이어그램.
도 6은 도3에 도시된 MC 지연을 최소화하기 위해 SR 래치의 출력을 D-플립플롭으로 리타이밍(retiming)하는 가변주파수분주기 구조를 도시한 도면.
도 7은 본 발명의 바람직한 일 실시예에 따른 가변주파수분주기의 구조를 도시한 도면.
도 8은 본 발명에 따른 가변주파수분주기와 기존 가변주파수분주기 사이의 동작을 비교하기 위한 도면.

Claims (5)

  1. 가변주파수분주기에 있어서,
    제어신호 MC(Modulus Control)에 따라 입력신호의 분주비를 조정하여 출력하는 듀얼-모듈러스 프리스케일러(Dual-Modulus Prescaler: DMP);
    상기 DMP의 출력신호를 다운 카운트하는 A 카운터;
    상기 DMP의 분주비 전환 타이밍을 위해 상기 DMP의 출력신호의 다운 카운트를 수행하는 B 카운터;
    상기 B 카운터의 출력신호를 입력으로 하여 상기 DMP의 분주비를 제어하기 위한 제어신호 MC를 리타이밍하여 출력하는 D-플립플롭;
    상기 A 카운터의 출력신호 및 상기 B 카운터의 출력신호를 각각 입력으로 하는 SR 래치; 및
    상기 A 카운터에서 상기 SR 래치로의 상기 A 카운터의 출력 경로 상에 배치되는 지연소자를 포함하되,
    상기 SR 래치의 출력은 상기 B 카운터의 리셋 단자로 연결되는 가변주파수분주기.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 B 카운터의 출력은 상기 D-플립플롭의 입력 단자에 연결되는 가변주파수분주기.
  5. 제1항에 따른 가변주파수분주기가 적용된 주파수 합성기.
KR1020090120504A 2009-12-07 2009-12-07 광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기 KR101126844B1 (ko)

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KR1020090120504A KR101126844B1 (ko) 2009-12-07 2009-12-07 광대역 가변주파수분주기 및 이를 포함하는 주파수 합성기

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* Cited by examiner, † Cited by third party
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US8891725B2 (en) 2012-07-02 2014-11-18 Qualcomm Incorporated Frequency divider with improved linearity for a fractional-N synthesizer using a multi-modulus prescaler
KR102338377B1 (ko) * 2021-11-09 2021-12-10 홍익대학교 산학협력단 가변적으로 프로그램 가능한 고속 디지털 클럭 주파수 분주기 및 그 제어방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020063042A (ko) * 2001-01-26 2002-08-01 삼성전자 주식회사 고주파 위상 동기 루프를 이용하는 주파수 합성기 및 상기주파수 합성기의 총 지연시간 제어방법
KR20030050353A (ko) * 2001-12-18 2003-06-25 삼성전자주식회사 확장된 주파수 영역을 가지는 위상 동기 루프
KR20090036446A (ko) * 2007-10-09 2009-04-14 고려대학교 산학협력단 프로그램 가능한 분주기 및 그 제어방법
KR20090097454A (ko) * 2008-03-11 2009-09-16 삼성전자주식회사 개선된 구조를 갖는 플립플롭, 이를 이용한 주파수 분주기및 알 에프 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020063042A (ko) * 2001-01-26 2002-08-01 삼성전자 주식회사 고주파 위상 동기 루프를 이용하는 주파수 합성기 및 상기주파수 합성기의 총 지연시간 제어방법
KR20030050353A (ko) * 2001-12-18 2003-06-25 삼성전자주식회사 확장된 주파수 영역을 가지는 위상 동기 루프
KR20090036446A (ko) * 2007-10-09 2009-04-14 고려대학교 산학협력단 프로그램 가능한 분주기 및 그 제어방법
KR20090097454A (ko) * 2008-03-11 2009-09-16 삼성전자주식회사 개선된 구조를 갖는 플립플롭, 이를 이용한 주파수 분주기및 알 에프 회로

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