CN105024695B - 一种频率综合器及该频率综合器的初始相位同步方法 - Google Patents

Abstract

本发明提供了一种频率综合器，包括第一分频器、鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、第二分频器和VCO校正模块，还包括相位同步器，其中，所述第一分频器的输出端与所述鉴频鉴相器的输入端连接，所述鉴频鉴相器的输出端与所述电荷泵的输入端连接，所述电荷泵的输出端与所述低通滤波器的输入端连接。本发明还提供了一种所述的频率综合器的初始相位同步方法。本发明的有益效果是:本发明可以确保在任何情况（FREF和FDIV的初始相差是随机的）下频率综合器在闭环之后进行锁定时，锁相环路都不会进入异常饱和区，避免频率综合器在极端情况下长时间的停留在饱和区，从而显著减小锁定时间。

Description

一种频率综合器及该频率综合器的初始相位同步方法

技术领域

本发明涉及频率综合器，尤其涉及一种频率综合器及该频率综合器的初始相位同步方法。

背景技术

锁相环频率综合器的主要功能是通过一个精准的低频时钟（如温度补偿的晶体振荡器）产生一个稳定的高频（或射频）时钟，用以对基带信号进行调制和解调，该模块被广泛的应用于目前的射频收发机中。

在当前的射频收发应用中，锁相环频率综合器一般和其他射频模拟前端以及数字基带电路集成在同一块衬底上，而当前的混合信号集成电路的工艺仍然无法实现高品质的片上电感，继而影响锁相环路当中压控振荡器的噪声特性。为了综合产生高质量的载波频率信号，一般会选在较小的环路带宽以及较小的压控振荡器增益。

常见的电荷泵锁相环频率综合器的系统框图如图1所示。其主要环路有第一分频器21、鉴频鉴相器22、电荷泵23、低通滤波器24、压控振荡器25以及第二分频器26、VCO（压控振荡器）校正模块28组成。VCO（压控振荡器）校正模块28具体功能如下文描述，对压控振荡器25的开关电容进行校正。

在保证足够频率覆盖范围的前提下，实现较小的压控振荡器增益，比较流行的做法是用离散的开关电容阵列对压控振荡器25进行频率切换，每一个开关电容取值对应压控振荡器频率-电压曲线的一个子带。而在每个子带上，压控振荡器25又通过控制电压实现连续的模拟频率控制。

当前的锁相环频率综合器一般会按照以下几个步骤进行频率综合，环路成功锁定后会输出一个固定频率：

1.通过设定第二分频器26的分频比来设定载波频率；

2.断开锁相环路，并将控制电压固定在电源电压的一般，对压控振荡器25的开关电容阵列进行校正，找到合适的频率子带；

3.闭合锁相环路，通过环路的负反馈特性达到稳定状态；

上述频率综合器在进入第三步流程的初期会存在这样一个异常饱和状态。锁相环路闭合初期，压控振荡器25的开关电容阵列校正已经完成，即使此时第二分频器26的输出信号（FDIV）和第一分频器21的输出信号（FREF）在频率上较为接近，也有可能二者的相位存在较大的偏差。由于压控振荡器25和输入的参考时钟是完全不相关的，因此上述相位偏差的大小是完全随机的，其取值范围分布在[]之间。

如果FREF的相位超前于FDIV的相位，那么鉴频鉴相器22的将输出UP信号，此时电荷泵23的充电支路将会对低通滤波器24进行充电，使得压控振荡器25的控制电压升高（以负增益的压控振荡器25为例）。如果FREF的相位落后于FDIV的相位，那么鉴频鉴相器22将输出down信号，此时电荷泵23的放电支路将会对低通滤波器24进行放电，使得压控振荡器25的控制电压降低。如果锁相环路闭合初期FREF和FDIV的初始相差较大，会使得压控振荡器25的控制电压很容易冲到电源电压或者地电压，称之为锁相环的异常饱和区。电荷泵23的电流和压控振荡器25的增益越小，上述异常饱和区维持的时间越长，这将大大降低频率综合器的锁定速度。FREF和FDIV的初始相差导致的异常饱和示意图如图2、3所示。

上述问题在低参考频率和高性能频率综合器中尤其明显，因为较低的环路带宽必需要求较小的电荷泵电流以及较小的压控振荡器增益，这将使得在某些极端情况下频率综合器需要较长的时间才能退出异常饱和区。

发明内容

为了解决现有技术中的问题，本发明提供了一种频率综合器及该频率综合器的初始相位同步方法，可以确保频率综合器在锁定初期不进入异常饱和区、从而提高锁定速度。

本发明提供了一种频率综合器，包括第一分频器、鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、第二分频器和VCO校正模块，还包括相位同步器，其中，所述第一分频器的输出端与所述鉴频鉴相器的输入端连接，所述鉴频鉴相器的输出端与所述电荷泵的输入端连接，所述电荷泵的输出端与所述低通滤波器的输入端连接，所述低通滤波器的输出端与所述压控振荡器连接，所述压控振荡器的输出端与所述第二分频器的输入端连接，所述第二分频器的输出端分别与所述鉴频鉴相器、VCO校正模块的输入端连接，所述VCO校正模块的输出端与所述压控振荡器连接，所述第一分频器的输出端、第二分频器的输出端分别与所述相位同步器的输入端连接，所述相位同步器的输出端与所述第二分频器的输入端连接。

作为本发明的进一步改进，所述第一分频器的输入信号为参考频率，所述相位同步器的输入信号为所述第一分频器的输出信号、第二分频器的输出信号，所述鉴频鉴相器的输入信号为所述第一分频器的输出信号、第二分频器的输出信号。

作为本发明的进一步改进，所述第二分频器连接有频率设定器。

本发明还提供了一种如上述任一项所述的频率综合器的初始相位同步方法，包括以下步骤：

S1、相位检测，判断第一分频器的输出信号、第二分频器的输出信号这两个信号的上升沿哪个先到，由此判定哪个信号的相位领先，依次作为相位调整的依据；

S2、相位调整，在相位同步器中，通过计数器对第一分频器的输出信号和第二分频器的输出信号的上升沿进行计数，如果相位检测结果显示第一分频器的输出信号的相位领先于第二分频器的输出信号，且相位差值大于预设值，那么相位同步器输出的控制信号将使得第二分频器的分频比减小1，同时相位检测的结果清零，重新进行下一次相位检测；如果相位检测结果显示第一分频器的输出信号的相位落后于第二分频器的输出信号，且相位差值大于预设值，那么相位同步器输出的控制信号将使得第二分频器的分频比增加1，上述循环一直持续直至第一分频器的输出信号和第二分频器的输出信号的相位差小于预设值。

本发明的有益效果是：通过上述方案，本发明可以确保在任何情况（FREF和FDIV的初始相差是随机的）下频率综合器在闭环之后进行锁定时，锁相环路都不会进入异常饱和区，避免频率综合器在极端情况下长时间的停留在饱和区，从而显著减小锁定时间。

附图说明

图1是现有技术中传统频率综合器的系统框图；

图2是现有技术中FREF相位领先时饱和示意图；

图3是现有技术中FREF相位落后时饱和示意图；

图4是本发明提供的一种频率综合器的系统框图；

图5是本发明和现有频率综合器的锁定曲线对比。

具体实施方式

下面结合附图说明及具体实施方式对本发明进一步说明。

如图4、5所示，一种频率综合器，包括第一分频器21、鉴频鉴相器22、电荷泵23、低通滤波器24、压控振荡器25、第二分频器26和VCO校正模块28，还包括相位同步器27，其中，所述第一分频器21的输出端与所述鉴频鉴相器22的输入端连接，所述鉴频鉴相器22的输出端与所述电荷泵23的输入端连接，所述电荷泵23的输出端与所述低通滤波器24的输入端连接，所述低通滤波器24的输出端与所述压控振荡器25连接，所述压控振荡器25的输出端与所述第二分频器26的输入端连接，所述第二分频器26的输出端分别与所述鉴频鉴相器22、VCO校正模块28的输入端连接，所述VCO校正模块28的输出端与所述压控振荡器25连接，所述第一分频器21的输出端、第二分频器26的输出端分别与所述相位同步器27的输入端连接，所述相位同步器27的输出端与所述第二分频器26的输入端连接。

如图4、5所示，所述第一分频器21的输入信号为参考频率，所述相位同步器27的输入信号为所述第一分频器21的输出信号、第二分频器26的输出信号，所述鉴频鉴相器22的输入信号为所述第一分频器21的输出信号、第二分频器26的输出信号。

压控振荡器25输出载波频率29。

第二分频器26的输出信号简称为FDIV，第一分频器21的输出信号简称为FREF。

如图4、5所示，所述第二分频器26连接有频率设定器。

如果FREF的相位超前于FDIV的相位，那么鉴频鉴相器22的将输出UP信号，此时电荷泵23的充电支路将会对低通滤波器24进行充电，使得压控振荡器25的控制电压升高（以负增益的压控振荡器为例）。如果FREF的相位落后于FDIV的相位，那么鉴频鉴相器22的将输出down信号，此时电荷泵23的放电支路将会对低通滤波器24进行放电，使得压控振荡器25的控制电压降低。

如图4、5所示，一种如上述任一项所述的频率综合器的初始相位同步方法，包括以下步骤：

S1、相位检测，判断第一分频器21的输出信号、第二分频器26的输出信号这两个信号的上升沿哪个先到，由此判定哪个信号的相位领先，依次作为相位调整的依据；

S2、相位调整，在相位同步器27中，通过计数器对第一分频器21的输出信号和第二分频器26的输出信号的上升沿进行计数，而参考时钟作为计数时钟直接决定了计数的精度，参考时钟的精度越高则计数的精度越高，同步的效果越好，如果相位检测结果显示第一分频器21的输出信号的相位领先于第二分频器26的输出信号，且相位差值大于预设值，那么相位同步器27输出的控制信号将使得第二分频器的分频比减小1，同时相位检测的结果清零，重新进行下一次相位检测；如果相位检测结果显示第一分频器21的输出信号的相位落后于第二分频器26的输出信号，且相位差值大于预设值，那么相位同步器27输出的控制信号将使得第二分频器26的分频比增加1，上述循环一直持续直至第一分频21器的输出信号和第二分频器26的输出信号的相位差小于预设值。

FREF和FDIV信号作为相位同步器27的输入信号，而相位同步器27的输出用以控制锁相环路的第二分频器26，而参考频率则作为相位同步器27的时钟信号，用以检测FREF和FDIV信号的脉冲边沿。

相位同步器27的主要工作可以分为两类：

1.相位检测：更具体的可以表述为信号边沿的先后判断，也就是判断FREF和FDIV这两个信号的上升沿哪个先到，由此判定哪个信号的相位领先，依次作为相位调整的依据；

2.相位调整：相位调整的效果是相位同步器27和第二分频器26共同作用实现的。

FREF和FDIV的相位差小于预设值意味着相位同步结束，此时第二分频器26的分频比将会被调整到预设值。

上述相位同步模块在整数分频和小数分频的频率综合器中都可以使用。

与现有频率综合器相比，本发明可以确保在任何情况（FREF和FDIV的初始相差是随机的）下频率综合器在闭环之后进行锁定时，锁相环路都不会进入异常饱和区，避免频率综合器在极端情况下长时间的停留在饱和区，从而显著减小锁定时间。

本发明相对于现有的频率综合器的控制信号锁定过程变化图如图5所示，图5中，1为增加本发明的相位同步模块之后的锁定曲线，2为不包含相位同步功能的频率综合器的锁定曲线。由图5中可以发现增加相位同步功能之后，在某些极端情形下，可以极大的缩短频率综合器的锁定时间。

本发明提供的一种频率综合器为具有初始相位同步功能的频率综合器，在频率综合器完成压控振荡器25的开关电容校正之后，对FREF和FDIV信号的相位进行同步，以防止频率综合器在闭环锁定初期进入异常饱和区

本发明提供的一种频率综合器及该频率综合器的初始相位同步方法，属于集成电路设计的范畴，更具体而言是关于锁相环频率综合器的设计，涉及频率综合器在锁定初期，参考频率信号和振荡器分频信号的相位同步。通过使用本专利描述的相位同步模块，在任何情况下，可以确保频率综合器在锁定初期不进入异常饱和区，从而提高锁定速度。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (2)

1.一种频率综合器，包括第一分频器、鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、第二分频器和VCO校正模块，其特征在于：还包括相位同步器，其中，所述第一分频器的输出端与所述鉴频鉴相器的输入端连接，所述鉴频鉴相器的输出端与所述电荷泵的输入端连接，所述电荷泵的输出端与所述低通滤波器的输入端连接，所述低通滤波器的输出端与所述压控振荡器连接，所述压控振荡器的输出端与所述第二分频器的输入端连接，所述第二分频器的输出端分别与所述鉴频鉴相器、VCO校正模块的输入端连接，所述VCO校正模块的输出端与所述压控振荡器连接，所述第一分频器的输出端、第二分频器的输出端分别与所述相位同步器的输入端连接，所述相位同步器的输出端与所述第二分频器的输入端连接，所述第一分频器的输入信号为参考频率，所述相位同步器的输入信号为所述第一分频器的输出信号、第二分频器的输出信号，所述鉴频鉴相器的输入信号为所述第一分频器的输出信号、第二分频器的输出信号，所述第二分频器连接有频率设定器。

2.一种如权利要求1所述的频率综合器的初始相位同步方法，其特征在于，包括以下步骤：

S1、相位检测，判断第一分频器的输出信号、第二分频器的输出信号这两个信号的上升沿哪个先到，由此判定哪个信号的相位领先，依次作为相位调整的依据；

S2、相位调整，在相位同步器中，通过计数器对第一分频器的输出信号和第二分频器的输出信号的上升沿进行计数，如果相位检测结果显示第一分频器的输出信号的相位领先于第二分频器的输出信号，且相位差值大于预设值，那么相位同步器输出的控制信号将使得第二分频器的分频比减小1，同时相位检测的结果清零，重新进行下一次相位检测；如果相位检测结果显示第一分频器的输出信号的相位落后于第二分频器的输出信号，且相位差值大于预设值，那么相位同步器输出的控制信号将使得第二分频器的分频比增加1，上述循环一直持续直至第一分频器的输出信号和第二分频器的输出信号的相位差小于预设值。