CN103973300B - 鉴频鉴相器电路 - Google Patents

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Abstract

本发明提供一种鉴频鉴相器(PFD)电路，适于在锁相环(PLL)电路中使用。鉴频鉴相器电路包括：鉴频鉴相器部分，该鉴频鉴相器部分适于检测两个输入信号的频率和相位差并根据检测到的频率和相位差产生控制信号；延迟和复位部分，该延迟和复位部分适于延迟所产生的控制信号，以基于控制信号和延迟的控制信号的结合产生复位信号用于复位鉴频鉴相器部分，并提供所产生的复位信号到鉴频鉴相器部分。

Description

鉴频鉴相器电路
技术领域
本发明涉及锁相环(PLL)电路，并且特别涉及用于锁相环电路的鉴频鉴相器(PFD)电路。
背景技术
锁相环(PLL)电路在通信系统领域是已知的。它们也经常用于频率产生电路(合成器)，在频率产生电路中的一个振荡器的质量(准确度、温度稳定性、抖动)通过锁定到第二个较高质量的振荡器来改善。PLL的典型任务是当去除尽可能多的噪声时，复制和跟踪原始信号。因此，它们经常在低噪声卫星通讯中被用作窄带滤波器。
鉴频鉴相器(PFD)是传统的PLL的基本构件。图1中示出了这种传统的PLL，除PFD之外，还包括压控振荡器(VCO)、分频器、电荷泵(CP)和环路滤波器。这里，CP是PFD的延伸并且因此与PFD一起被分析(和被标记)。
图1还示出了在传统的PLL电路中各种伴随的噪声源。
PLL的传递函数将参考信号的输出相位和VCO的输出相位联系起来。存在于不同模块中的噪声源的传递函数根据正在被分析的模块可以具有高通和低通特征。从VCO的角度，它的相位噪声具有高通特征到PLL的输出。从余下的模块的角度，它具有低通特征。因此，PLL的带内相位噪声水平由以下噪声确定：晶体振荡器的相位噪声φX、参考分频器的相位噪声φref、电源分配器的相位噪声φd、鉴频鉴相器的相位噪声φpd、电荷泵电流噪声inp和环路滤波器电压噪声Vnf，以及可以用以下公式(公式1)来表示：
带内噪声电平是重要的因为它设置噪声电平用于接收信号。假定一种好的低相位噪声晶体振荡器和一种低噪声分频器，主要的带内噪声贡献者是PFD／CP模块。
CP电流噪声可以在电路水平上被降低。例如，使用双极型代替MOSFET电流镜可以有助于降低1／f噪声。在电流镜中的电阻性发射极退化也可以有助于减少晶体管电流噪声。另一种减少CP电流噪声的方法可以在系统水平上被降低。这里，为了分析这个，电荷泵inp(f)的输出噪声被送回到PFD／CP的输入端(因为它具有低通传递函数)作为以下公式2中的相位噪声：
其中Kpd=ICP／2π是PFD／CP模块的增益以及ICP是CP电流的dc值。由此，能够看出，较高的Kpd值将导致较低的系统噪声。相应地，增加Kpd的典型的方法是增加ICP，但这具有增加功率消耗、减少CP输出的动态余量、以及增加电荷泵inp(f)的噪声的缺点。
发明内容
本发明提出了对鉴频鉴相器电路的改善，可以使增益增加两倍而不会增加电荷泵(CP)电流。结果，实施例可以被用于对电荷泵噪声在PLL的带内相位噪声水平中的贡献改善6dB。
根据本发明的第一方面，提供一种鉴频鉴相器电路，包括：
鉴频鉴相器部分，适于检测两个输入信号(REF，DIV)的频率和相位差并根据检测到的频率和相位差产生控制信号(UP，DOWN)；和
延迟和复位部分，适于对产生的控制信号进行延迟，基于控制信号和延迟的控制信号产生复位信号用于对鉴频鉴相器部分进行复位，以及提供产生的复位信号到鉴频鉴相器部分。
PLL电路可以采用本发明的实施例。由实施例提供的附加增益可以容忍电荷泵的较高的噪声，从而可以允许接受在PLL中的VCO的更宽的调谐范围。
实施例可以用于光学通信装置，该光学通信装置使用NRZ信号。
根据本发明的另一方面，提供一种用于PLL的鉴频鉴相器电路的方法包括：
操作鉴频鉴相器电路部分以检测两个输入信号的频率以及相位差并根据检测到的频率以及相位差产生控制信号；
延迟所产生的控制信号；
基于控制信号和延迟的控制信号的结合产生复位信号用于对鉴频鉴相器电路部分进行复位；和
提供所产生的复位信号到鉴频鉴相器电路部分。
根据本发明的另一方面，提供一种用于PLL的相位和频率检测的计算机系统。
实施例可以应用于TFF1xxxx系列设备中，该设备被优化用于7和15GHz之间的微波应用。这种设备的应用包括VSAT系统、微波无线电通信和LNB中的下变换。
附图说明
仅作为示例，以下将结合附图描述本发明的优选实施例，其中：
图1是传统的PLL电路的示意图；
图2是传统的PFD电路的示意图；
图3A和3B示出了平均输出电流和在图2的传统的PFD电路的输入端的相位差的正变化和负变化之间关系；
图3C示出了平均输出电流和在图2的传统的PFD电路的输入端相位差的变化之间的组合关系；
图4是根据本发明实施例的用于PLL的PFD电路的示意图；
图5A和5B示出了平均输出电流和在图4的PFD电路的输入端相位差的正变化和负变化之间的关系；
图5C示出了平均输出电流和在图4的PFD电路的输入端相位差的变化之间的组合关系；
图6示出了根据本发明实施例的与“与”复位逻辑门相结合的上升沿D触发器的示意图；
图7是根据本发明实施例的被布置为产生延迟元件的反相器的电路原理图。
具体实施方式
已知的用于改善PLL的噪声特性的各种技术包括：增加参考频率、增加电荷泵电流和改善电荷泵的噪声性能。然而，这些已知的技术呈现各种缺点。例如，较高的参考频率可能导致更昂贵的谐波晶体，或者可能与给定的系统参考频率不相容。增加电荷泵电流可能导致较高的寄生分量，而减少它可以促进更小的环路滤波器分量和芯片上环路滤波器的最终集成。通过使用电阻(发射极／源极)退化来改善CP的噪声特性是以可用的调谐范围为代价的。
在一种避免上述缺点的尝试中，发明人提出了一种技术方案用于增加PLL的PFD／CP的增益而不需要增加CP电流。
PFD／CP的传递函数是在输入端的相位差和平均输出电流之间的关系。提出一种修改方法使其容纳较大的增益。
图2示出了一种传统的PFD电路100。传统的PFD电路100具有第一数据触发器102和第二数据触发器104，分别经由第一开关110和第二开关112被连接到第一电源106和第二电源108。
参考频率信号REF被提供到第一数据触发器102的时钟输入端，和分频器频率信号DIV被提供到第二数据触发器104的时钟输入端。每个数据触发器的数据D输入端被连接到正电压电源轨VCC。
第一电源106和第二电源108串联连接在正电压电源轨VCC和地GND之间。第一开关110和第二开关112串联连接在第一电源和第二电源之间。用于提供PFD电路100的输出电流IOUT的输出端被连接到第一开关110和第二开关112之间的点。
第一数据触发器的数据Q输出端被连接到第一开关110的控制端，还被连接到“与”逻辑门114的第一输入端。第一数据触发器102的数据Q输出端因此提供″UP″信号用于控制第一开关110的操作并因此将来自第一电源106的电流提供到输出端。
第二数据触发器104的数据Q输出端被连接到第二开关112的控制端，还被连接到“与”逻辑门114的第二输入端。第二数据触发器104的数据Q输出端因此提供“DOWN”信号用于控制第二开关112的操作并因此经由第二电源108进行电流放电。
″与″逻辑门114的输出端被提供到各个第一数据触发器102和第二数据触发器104的复位CLR端。换句话说，″与″逻辑门的输出端适于复位信号用于各个数据触发器102、104，其中复位信号是基于UP和DOWN信号的值。
图3A和3B分别示出了平均输出电流与在图2的传统的PFD电路的输入端的相位差的正变化和负变化之间的关系。可以理解的是，一个电源只在正相位误差时为“接通”，而另一个电源只在负相位误差时为“接通”。
图3C示出了平均输出电流与在图2的传统的PFD电路的输入端的相位差的变化之间的组合关系；换句话说，图3示出了图1的传统的PFD电路的传递函数。
图4是根据本发明实施例的用于PLL的PFD电路。PFD电路400与图2的PFD电路相似，但包括附加的(第二)“与”逻辑门402以及第一延迟元件404和第二延迟元件406(延迟元件适于通过预定的时间td的值延迟信号)。
更详细地，PFD电路400包括被连接到第一电源412和第二电源414的第一数据触发器408和第二数据触发器410。
参考频率信号REF被提供到第一数据触发器408的时钟输入端，和分频器频率信号DIV被提供到第二数据触发器410的时钟输入端。每个数据触发器408、410的数据D输入端被连接到正电压电源轨VCC。
第一电源412和第二电源414串联连接在正电压电源轨VCC和地GND之间。第一开关416和第二开关418串联连接在第一电源412和第二电源414之间。用于提供PFD电路400的输出电流IOUT的输出端被连接到第一开关412和第二开关414之间的点。
第一数据触发器408的数据Q输出端被连接到第一开关416控制端，和被连接到第一“与”逻辑门420的第一输入端。第一数据触发器408的数据Q输出端经由第一延迟元件404还被连接到第二“与”逻辑门402的第二输入端。
相似的，第二数据触发器410的数据Q输出端被连接到第二开关418的控制端，和被连接到第二“与”逻辑门402的第一输入端。第二数据触发器410的数据Q输出端经由第二延迟元件406还被连接到第一“与”逻辑门420的第二输入端。
第一“与”逻辑门420的输出端被提供到第一数据触发器408的复位CLR端，以及第二“与”逻辑门402的输出端被提供到第二数据触发器410的复位CLR端。换句话说，第一以及第二“与”逻辑门的输出适于复位信号分别用于第一数据触发器408以及第二数据触发器410。
与图2的传统的电路相似，由第一和第二数据触发器的数据Q输出端提供的UP以及DOWN信号，分别控制电流从第一电源412以及第二电源414充电／放电，并且还控制触发器408、410的复位。然而，随着触发器的每个数据Q输出“与”从其它触发器的数据输出的延迟版本，复位被延迟从而电源的操作被轻微重叠。换句话说，电源的操作被重叠因此对于小的相位误差两个电源都是“接通”的。
图5A和5B分别示出了平均输出电流与在图4的PFD电路的输入端处相位差的正变化和负变化之间的关系。可以理解的是，对于小的相位误差(即与少于时间延迟td相应的误差)两个电源是“接通”的。
图5C示出了平均输出电流与在图4的PFD电路的输入端处相位差的变化之间的组合关系。换句话说，图5示出了图4的PFD电路的传递函数。
从图5A-5C，可以看出所提出的图4的实施例包括对于小的相位误差两个电源都是“接通”的布置。提供一种传递函数，该传递函数对于相位差的大小小于2π时它是非线性的，但由于在大小上小于td的(小的)相位误差时的较高的斜率(即增益)，该传递函数是扭折的。
当应用于PLL中，图4的PFD电路在其输入端具有一种相位误差，该相位误差通过PLL保持在一定范围内(假设PLL在锁定状态中操作)。因此，在PFD／CP的输入端的相位误差应该非常小并且通过环路被保持。当PLL维持相位误差在小窗／范围内，PFD／CP将在(图5C的)零交叉点附近操作，并且其增益是传统的PFD／CP电路的两倍。通过保证PLL只在零交叉店附近操作(例如，相位误差小于td)，PLL不会出现传递函数的非线性(因为它不会提供大于td的相位误差)。结果，(由于较高的Kpd，)将出现较低的系统噪声。
图5C所示的传递函数的非线性(扭结)由延迟元件决定(延迟元件传递时间延迟td)。这些扭结表示电源同时停止操作的点。
并且，从图5C可以看出，由于每个延迟元件提供相等的时间延迟td，因此传递函数是对称的。
如果使用不同的延迟元件(可能在替换的实施例中被使用)，由于不同延迟元件之间的失配，在传递中扭折点的位置将相应地偏移。如果重叠面积足够宽以确保在较高的斜率(即较高的增益)部分操作，则这种失配的影响可能是看不到的。
对用于复位触发器的数据信号引入时间延迟td也增加了来自数据触发器的UP和DOWN输出的的最小脉冲宽度。它的益处是除去任何死区域。当CP没有足够的时间对来自PFD的短脉冲作出反应时，发生死区域。
可以理解的是，需要考虑计算相位裕度。对于固定的环路滤波器和Kpd的二个值，对于较低的增益值，相位裕度稍好。当相位裕度非常低时，需要修改环路滤波器到新的Kpd值。
所提出的观点是集合图5A和5B的线性曲线因此它们对于接近于零的相位误差θe(即对于θe≈0)重叠。
图5A示出了充电电流，而图B表示放电电流。图5C则是它们的和(即生成的传递函数)。
CP的相位噪声对于图2的常规配置的贡献可以通过以下公式(公式3)计算：
对图4的实施例进行相似的计算，CP的相位噪声贡献(对于图4的实施例)可以通过以下公式(公式4)表示：
结合上述公式3和4，得到以下公式(公式5)：
因此可以理解的是，与对于图2的常规配置的CP的相位噪声贡献相比，对于图4实施例的CP的相位噪声贡献可以改善6dB。
然而，值得注意的是，上述的公式5只对重叠区内部的输入相位误差θe(即其大小小于与图5A-5C所示的时间延迟td相应的相位误差)是有效的。在该区域外(即输入相位误差θe的大小大于图5A一5C所示的td)，修改的PFD与图2的传统的PFD表现一样。
需要注意的是，图4的实施例依赖于充电和放电电源同时进行(换句话说，两个噪声电流代替一个噪声电流)。如果时间太长，更多噪声可以被引入到PLL中。最坏的情况是，相比于Kpd改善，它可能导致更多噪声来自电荷泵。相应地，可以理解的是，在两种情况中对CP噪声特性所作的近似值相等只对短的延迟时间有效。因此，优选的实施例可以设法优化由延迟元件引进的延迟时间td。
可以理解的是，图4的实施例可以使用以下组件实现：传统的三态PFD电路；附加的“与”逻辑门；和两个延迟元件。当然，其他的实施例可以使用其他的组件和／或电路拓扑来实现。
图6和7示出了在0.25μm Qubic4X技术中图4的实施例的第一和第二部分／组件的实施。图6是上升沿D触发器(例如图4的第一D触发器408)和“与”复位逻辑门(例如图4的第一“与”逻辑门420)相结合的示意图。这里，D触发器在单相时钟(TSPC)拓扑中实施以节省尺寸面积，以及“与”复位门在标准CMOS逻辑中实现。
图7是被布置为建立延迟元件(例如图4的第一延迟元件404)的M9M12反相器以避免当下降沿发生时在节点V1上的任何放电，延迟元件具有M1和M4的瞬变时间之间的时间延迟。延迟用RC网络完成。两个首先的反相器I33和I34被用作缓冲器用于驱动RC负载，而最后两个被用于增加信号的速度从而它在其上升沿具有小的抖动。提供晶体管MO以确保即使对于在输入端的短宽度脉冲，延迟的信号达到它的渐近值。延迟元件提供lns(DEN=VCC)和300ps(DEN＝GND)延迟时间之间的可变延迟。当然这些值只是举例，因为它们取决于PFD／CP的噪声如何增加以及操作点如何由于双增益区内的噪声而改变。
其他的可能的延迟元件的实施例可以使用弱电逆变器。然而，伴随这种反相器的缺点是它们产生在微微秒(百亿分之一秒)的十分之几的范围内的小的延迟以及可能不适用于短脉冲操作。
根据实施例的PFD电路可以在整数PLL产品中实施，整数PLL产品被用于频率合成，例如TFF1xxxx系列设备。
其他的实施例可以适用于光通信，该光通信使用NRZ信号，其中鉴相器被用于从输入的数据流重建载波。
当一个或多个实施例已经被详细地说明时，本领域技术人员可以理解那些可能对实施例所作的修改和改进。
所披露的实例的其他变化可以通过本领域技术人员在实施所提出的发明、研究附图、披露和附加的权利要求后理解和影响。在权利要求中，术语″包括″不排除其他的元件或者步骤，以及不定冠词“一种”不排除那些元件的复数。单个处理器或者其他的单元可以完成权利要求中引用的若干项的功能。事实上，某些手段在相互不同的从属权利要求中叙述并不是指这些手段的组合不能利用。任何在权利要求中的附图标记不应该被限制范围。

Claims (10)

1.一种鉴频鉴相器(PFD)电路(400)，其特征在于，包括：
鉴频鉴相器部分，所述鉴频鉴相器部分包括第一D触发器(408)和第二D触发器(410)，第一D触发器(408)以及第二D触发器(410)适于分别产生第一控制信号(UP)以及第二控制信号(DOWN)，所述鉴频鉴相器部分适于检测两个输入信号(REF，DIV)的频率和相位差并根据检测到的频率和相位差产生第一控制信号(UP)和第二控制信号(DOWN)；和
延迟和复位部分，所述延迟和复位部分适于对产生的第一控制信号和第二控制信号进行延迟，基于第一和第二控制信号和延迟的第一和第二控制信号产生复位信号用于对鉴频鉴相器部分进行复位，以及提供产生的复位信号到鉴频鉴相器部分；
其中所述延迟和复位部分包括复位信号发生器，所述复位信号发生器适于基于第一控制信号和延迟的第二控制信号产生用于第一D触发器的第一复位信号(Reset_UP)，和基于第二控制信号和延迟的第一控制信号产生用于第二D触发器的第二复位信号(Reset_DOWN)；
所述延迟和复位部分还包括:
第一延迟元件(404)，所述第一延迟元件(404)适于按第一预定的延迟时间延迟第一控制信号(UP)；
第二延迟元件(406)，所述第二延迟元件(406)适于按第二预定的延迟时间延迟第二控制信号(DOWN)。
2.根据权利要求1所述的鉴频鉴相器电路，其特征在于，所述复位信号发生器包括第一“与”逻辑门(420)和第二“与”逻辑门(402)，第一“与”逻辑门(420)和第二“与”逻辑门(402)适于分别产生第一复位信号(Reset_UP)和第二复位信号(Reset_DOWN)，
其中第一控制信号和延迟的第二控制信号被提供到第一“与”逻辑门(420)的输入端；
和其中第二控制信号和延迟的第一控制信号被提供到第二“与”逻辑门(402)的输入端。
3.根据权利要求1或2所述的鉴频鉴相器电路，其特征在于，第一预定的延迟时间和第二预定的延迟时间是彼此相等的。
4.根据权利要求1或2所述的鉴频鉴相器电路，其特征在于，所述第一延迟元件(404)和所述第二延迟元件(406)的至少一个包括一个或多个反相器。
5.根据权利要求1或2所述的鉴频鉴相器电路，其特征在于，包括电荷泵，所述电荷泵适于根据产生的控制信号(UP，DOWN)在鉴频鉴相器电路的输出端补充电流。
6.根据权利要求1或2所述的鉴频鉴相器电路，其特征在于，所述鉴频鉴相器部分包括三态鉴频鉴相器。
7.一种锁相环(PLL)电路，其特征在于，包括根据前述任一权利要求所述的鉴频鉴相器电路。
8.一种光通信接收机设备，其特征在于，包括根据权利要求1至6中任一项所述的鉴频鉴相器电路。
9.一种用于锁相环(PLL)的鉴频鉴相方法，其特征在于，所述方法包括：
操作包括第一D触发器和第二D触发器的鉴频鉴相器电路部分以检测两个输入信号的频率以及相位差并根据检测到的频率以及相位差产生第一控制信号和第二控制信号；
分别利用第一延迟元件、第二延迟元件分别以第一预定的延迟时间、第二预定的延迟时间来分别延迟所产生的第一控制信号和第二控制信号；
基于第一和第二控制信号和延迟的第一和第二控制信号的结合产生复位信号用于对鉴频鉴相器电路部分进行复位；和
提供所产生的复位信号到鉴频鉴相器电路部分；
其中基于第一控制信号和延迟的第二控制信号产生第一复位信号用于第一D触发器，以及基于第二控制信号和延迟的第一控制信号产生第二复位信号用于第二D触发器。
10.一种用于鉴频鉴相的计算机系统，其特征在于，所述系统包括一个或者多个处理器，所述处理器适于执行权利要求9的所有步骤。
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