TWM487576U - 自偏壓鎖相迴路設備及包含自偏壓鎖相迴路設備之以處理器為基礎的系統 - Google Patents

自偏壓鎖相迴路設備及包含自偏壓鎖相迴路設備之以處理器為基礎的系統 Download PDF

Info

Publication number
TWM487576U
TWM487576U TW102206498U TW102206498U TWM487576U TW M487576 U TWM487576 U TW M487576U TW 102206498 U TW102206498 U TW 102206498U TW 102206498 U TW102206498 U TW 102206498U TW M487576 U TWM487576 U TW M487576U
Authority
TW
Taiwan
Prior art keywords
control
bias
mode
nbias
voltage
Prior art date
Application number
TW102206498U
Other languages
English (en)
Inventor
Atul Maheshwari
Rachael Parker
Kuan-Yueh Shen
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TWM487576U publication Critical patent/TWM487576U/zh

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/0802Details of the phase-locked loop the loop being adapted for reducing power consumption
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895Details of the current generators
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/10Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/099Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

自偏壓鎖相迴路設備及包含自偏壓鎖相迴路設備之以處理器為基礎的系統
本創作係有關具有用以分開地接收管理和操作控制之雙輸入偏壓產生器的頻率控制系統。
鎖相迴路(PLL)可包括相位偵測器、迴路濾波器、電壓控制振盪器(VCO)、參考輸入、及分頻器。在開始接通電源之後,PLL可實施鎖定獲取處理,嘗試以相位及/或頻率而將VCO輸出鎖定至參考輸入。由於PLL在接通電源時的狀態不確定,因此,鎖定獲取可能要花費時間。
PLL可被校正或特性化以決定或產生用於VCO之頻率對調諧電壓的曲線,其可被用來使PLL的操作最佳化。該特性化可包括比較施加於偏壓產生器之電壓的範圍與VCO之對應的輸出頻率。
本創作之目的在於提供一種頻率控制設備,其包含:偏壓產生器,用以在第一與第二操作模式之每一個模式期間控制頻率控制系統的輸出頻率,其中,該偏壓產生器包括第一輸入與第二輸入,該第一輸入用以在第一操作模式期間接收管理控制,該第二輸入用以在第二操作模式期間接收操作控制,並且其中,該偏壓產生器包括:第一偏壓產生器電路,其包括用以接收該管理控制的該第一輸入,以便在該第一操作模式期間,根據該管理控制與偏壓反饋參考之間的差而產生偏壓控制;第二偏壓產生器電路,其包括用以接收該操作控制的該第二輸入,以便在該第二操作模式期間,根據該操作控制與該偏壓反饋參考之間的差而產生偏壓控制;以及偏壓反饋參考電路,根據該偏壓控制而產生該偏壓反饋參考。
100‧‧‧頻率控制系統
102‧‧‧相位偵測器
104‧‧‧充電泵
106‧‧‧充電泵
112‧‧‧電壓控制振盪器
128‧‧‧分頻器
110‧‧‧偏壓產生器
124‧‧‧偏壓控制Pbias
126‧‧‧偏壓控制Nbias
114‧‧‧輸入參考頻率FREF
116‧‧‧輸入FIN
118‧‧‧向上控制
120‧‧‧向下控制
122‧‧‧操作控制V1
123‧‧‧控制V2
108‧‧‧第一電容器C1
109‧‧‧第二電容器C2
180‧‧‧迴路濾波電路
200‧‧‧頻率控制系統
204‧‧‧管理控制模組
206‧‧‧控制器
211‧‧‧輸入
PG1‧‧‧通過閘
CV‧‧‧管理控制
300‧‧‧頻率控制系統
308‧‧‧Nbias產生器
309‧‧‧Pbias產生器
310‧‧‧偏壓產生器
V1x‧‧‧管理控制
311‧‧‧第一輸入
312‧‧‧第二輸入
Vss‧‧‧參考電壓
Cnbias‧‧‧電容器
420‧‧‧第一Nbias產生器電路
422‧‧‧第二Nbias產生器電路
424‧‧‧偏壓反饋參考電路
421‧‧‧運算放大器
423‧‧‧運算放大器
Vfbk‧‧‧偏壓反饋參考
304‧‧‧控制模組
N1‧‧‧電源閘
P1‧‧‧電源閘
500‧‧‧電路
N2‧‧‧n通道裝置
N3‧‧‧n通道裝置
P3‧‧‧p通道裝置
P4‧‧‧p通道裝置
P5‧‧‧p通道裝置
P6‧‧‧p通道裝置
P11‧‧‧p通道裝置
600‧‧‧以處理器為基礎之系統
604‧‧‧處理器
606‧‧‧通信系統
610‧‧‧使用者介面系統
632‧‧‧監視器
634‧‧‧人性化介面裝置
636‧‧‧音頻系統
圖1係頻率控制系統的方塊圖,包括用以產生一或多個偏壓控制的偏壓產生器,用來相對於參考頻率控制輸出頻率。
圖2係圖1之頻率控制系統的方塊圖,其中,偏壓產生器包括用以接收管理控制與操作控制的單一輸入。
圖3係另一頻率控制系統的方塊圖,所包括的偏壓產生器具有用以在第一操作模式期間接收管理控制的第一輸入,及用以在第二操作模式期間接收操作控制的第二輸入。
圖4係實施圖3之頻率控制系統之實例的電路圖,其中,偏壓產生器包括N偏壓產生器與P偏壓產生器,且其中,N偏壓產生器包括第一與第二Nbias產生器電路與偏壓反饋參考電路。
圖5係電路圖,其中,圖4的第一與第二Nbias產生器電路被整合成差動電晶體對架構。
圖6係以處理器為基礎之系統的方塊圖,其包括頻率控制系統。
在各圖式中,參考編號之最左側的數字識別首次出現該參考編號的圖。
圖1為頻率控制系統100的方塊圖,其包括偏壓產生器110,用以相對於輸入參考頻率FREF 114而產生一或多個用來控制輸出頻率FOUT的偏壓控制。
在圖1的實例中,頻率控制系統100包括相位偵測器102、充電泵104與106、迴路濾波器(包含第一電容器C1 108與第二電容器C2 109)、電壓控制振盪器(VCO)112、及分頻器128。頻率控制系統100可代表鎖相迴路(PLL)。基於說明之目的,頻率控制系統100被說明為自偏壓鎖相迴路(SBPLL)。然而,本文所揭示的方法與系統並不限於SBPLL或PLL。
偏壓產生器110被實施而產生偏壓控制Nbias 126與Pbias 124。偏壓控制Nbias 126係提供給VCO 112和充電 泵104與106。偏壓控制Pbias 124係提供給VCO 112。
充電泵104與106可被實施而根據偏壓控制Nbias 126來改變對應的輸出電流驅動。
相位偵測器102可被實施以比較參考時脈(輸入參考頻率FREF 114)與反饋時脈(輸入FIN 116),並根據相位差來控制或確定向上(Up)控制118及/或向下(Down)控制120。相位偵測器102可產生具有實質上等於該相位差之寬度的脈衝寬度。當輸入參考頻率FREF 114領先輸入FIN 116時,脈衝可被提供做為向上控制118,及當輸入參考頻率FREF 114落後輸入FIN 116時,則被提供做為向下控制120。在圖1的實例中,向上控制118與向下控制120係提供給充電泵104與106。
充電泵104根據向上控制118與向下控制120而產生及/或調整操作控制V1 122。
充電泵106產生及/或調整控制V2 123,其可藉由偏壓產生器110而被進一步調整為偏壓控制Pbias 124,如同圖4中連同Pbias產生器309所說明的。
在圖1中,迴路濾波器包括電容器C1 108與C2 109,每一個電容器被用來濾波其所對應的操作控制V1 122與控制V2 123/偏壓控制Pbias 124其中之一。迴路濾波器可包括低通濾波器。迴路濾波器(電容器C1 108)可被實施成將由充電泵104所產生的電流做積分,以便使操作控制V1 122平滑化。迴路濾波器(電容器C2 109)可被實施成將由充電泵106所產生的電流做積分,以便使控制 V2 123平滑化。
充電泵104與106和迴路濾波器可定義一迴路濾波電路180,用以將相位偵測器102的輸出轉換成操作控制或控制電壓。不過,迴路濾波電路180並不限於圖1的實例,關於迴路濾波電路180的一或多項特徵可被省略及/或以其它組件來予以取代。在實施例中,充電泵104與106及/或迴路濾波器的其中之一或兩者可用一或多個其它的迴路濾波器組件來予以取代。例如,可用取樣-重置(sample-reset)類型的濾波器來取代一或多個迴路濾波器。做為另一實例,充電泵104可用取樣及保持電路、計數器、被動式組件、及/或它們的組合來予以取代。在這些實施例中,控制模組可透過迴路濾波器電路組件來確定適當的控制以實施本文所描述的特徵。
頻率控制系統100可被實施而操作於封閉迴路反饋控制模式中,以控制輸入參考頻率FREF 114與輸入FIN 116之間的相位及/或頻率差及/或使其最小化,以便用輸入參考頻率FREF 114的頻率及/或相位來鎖定輸入FIN 116的頻率及/或相位。反饋迴路可包括相位偵測器102、充電泵104與106、迴路濾波器、偏壓產生器110、VCO 112、及分頻器128。封閉迴路反饋控制模式也可被稱為頻率控制系統100的反饋控制模式與操作控制。
當頻率控制系統100的電源開啟時,一或多個迴路信號可能處於非想要狀態的不確定及/或已知狀態。及時且無需協助地,偏壓產生器110可使偏壓位準收歛,而以輸 入FIN 116的頻率及/或相位來鎖定輸入參考頻率FREF 114的頻率及/或相位。
以下所描述者為在反饋控制模式之前選擇性地實施起動模式的方法與系統,以便縮短接通電源後的鎖定或獲取時間。下文也描述選擇性地實施特性化模式的方法與系統,以便執行頻率對調諧電壓(FV)特性或VCO 112之校正。
本文所揭示的頻率控制系統可被組構成操作於多種模式中。第一模式可包括在偏壓產生器110接收管理控制期間的起動模式及/或特性化模式,在此期間,偏壓產生器110接收管理控制。第二模式可包括反饋控制模式,在此期間,偏壓產生器110接收反饋控制,如圖示說明者,做為操作控制V1 122。
圖2為頻率控制系統200的方塊圖,其包括圖1的頻率控制系統100及管理控制模組204,其具有控制器206,以產生管理控制CV。
在圖2中,偏壓產生器110包括單一輸入211,以便在第一操作模式期間接收管理控制CV,及在第二操作模式期間接收操作控制V1 122
管理控制模組204可進一步包括在圖中說明做為通過閘PG1的開關裝置,以將管理控制CV提供給輸入211。在第一操作模式期間,控制器206可被實施成控制通過閘PG1,以選擇性地將管理控制CV提供給輸入211。在第一操作模式期間,充電泵104可被去能(disabled)。
當通過閘PG1為斷路(open)時,頻率控制系統100可操作於第二操作模式或反饋控制模式中,以將操作控制V1 122提供給偏壓產生器110的輸入211。
在第一模式包括FV特性化模式的情況,控制器206可經由電壓的調諧範圍來增量管理控制CV,其可包括位於零電壓與頻率控制系統100的操作電壓Vcc之間的電壓。FOUT之對應的頻率及/或相位可被監視及/或記錄以產生FV特性,其可被用來校正頻率控制系統100及/或另一頻率控制系統。
在第一模式包括起動模式的情況,控制器206可將管理控制CV設定成標稱調諧電壓,其接近Vss與Vcc的中間電壓。之後,電源被施加至充電泵104,且PG1可被斷開以操作頻率控制系統100於反饋控制模式中。
在反饋控制模式中,通過閘PG1為斷路,洩漏電流可流過通過閘PG1,其可使操作控制V1 122偏移。充電泵104可補償此偏移,但該補償會導致靜態相位誤差。過量的洩漏會有礙於頻率及/或相位鎖定。
圖3為包括偏壓產生器310之頻率控制系統300的方塊圖,偏壓產生器310具有用以在第一操作模式期間接收來自控制模組304之管理控制V1x的第一輸入311,以及用以在第二操作模式期間接收操作控制V1 122的第二輸入312。換言之,偏壓產生器310被實施成經由分開的路徑來接收管理控制V1x與操作控制V1 122,其可減少及/或消除上面參考圖2所描述的電流洩漏流動。
偏壓產生器310可被實施成在第一操作模式期間接收管理控制V1x及在第二操作模式期間接收操作控制V1 122,並在第一與第二模式的每一個模式期間控制偏壓控制Nbias 126以控制輸出頻率FOUT。如上所述,管理控制V1x可包括起動控制及/或FV特性控制。
如同上面參考頻率控制系統100所描述者,頻率控制系統300進一步包括充電泵104與106及VCO 112。為了簡化說明,在圖3中省略了相位偵測器102與分頻器128。
在圖3中,偏壓產生器310包括根據輸入311與312的其中之一而產生偏壓控制Nbias 126的Nbias產生器308,及根據偏壓控制Nbias 126來控制偏壓控制Pbias 124的Pbias產生器309。偏壓產生器310進一步包括電容器Cnbias,其係連接到偏壓控制Nbias 126之電氣路徑及連接到可對應於接地之參考電壓Vss。
圖4為頻率控制系統300之實例實施的電路圖400。
在圖4中,Nbias產生器308包括第一Nbias產生器電路420、第二Nbias產生器電路422、及偏壓反饋參考電路424。
第一Nbias產生器電路420可被實施成根據管理控制V1x與來自偏壓反饋參考電路424之偏壓反饋參考Vfbk之間的差而產生偏壓控制Nbias 126。
第二Nbias產生器電路422可被實施成根據操作控制V1 122與偏壓反饋參考Vfbk之間的差而產生偏壓控制 Nbias 126。
偏壓反饋參考電路424可被實施成根據偏壓控制Nbias 126而產生偏壓反饋參考Vfbk。
控制模組304可被實施成以對應的控制Strt1與Strt2而選擇性地致能第一與第二Nbias產生器電路420與422的其中之一,以根據管理控制V1x與操作控制V1 122之其中對應的一個而產生偏壓控制Nbias 126。
第一Nbias產生器電路420可包括運算放大器(OpAmp)421,以接收與比較管理控制V1x和偏壓反饋參考Vfbk。
第二Nbias產生器電路422可包括運算放大器(OpAmp)423,以接收與比較操作控制V1和偏壓反饋參考Vfbk。
OpAmp 421可用尺寸比OpAmp 423小的處理技術來予以實施或製造(亦即,通道長度較短、通道寬度較窄、及/或特徵尺寸較小)。用於OpAmp 423的較大尺寸處理在反饋控制模式期間可有助於降低裝置雜訊與偏移。在FV特性模式及/或起動模式中可能會有極少或無需顧慮的裝置雜訊與偏移,因此,用於OpAmp 421的較小尺寸處理技術可有助節省電力及/或面積。以下將進一步參考圖5來描述OpAmp 421與423的實例實施。
頻率控制系統300的一或多個元件可被控制而被置於縮減功耗的狀態。在圖4的實例中,電路圖400包括可被稱為電源閘的閘N1與P1,以將偏壓產生器310置於縮減 功耗的狀態。閘N1可代表N型裝置,以回應PGn控制而將偏壓控制Nbias 126下拉到參考電壓Vss,以便有效地關閉充電泵104與106。閘P1可代表P型裝置,以回應PGp控制而將操作控制V1 122上拉到操作電壓Vcc,其可有助於防止偏壓產生器310內的振盪。PGn與PGp等控制可藉由控制模組304來予以產生。
為了從縮減功耗模式進入FV特性模式,閘N1可被斷開、閘P1可保持接通,可以用Strt1來致能第一Nbias產生器電路420,並且可以用Strt2來去能第二Nbias產生器電路422。接著,管理控制V1x可藉由控制模組304而被增量,以致使第一Nbias產生器電路420根據管理控制V1x與Vfbk而產生偏壓控制Nbias 126。如上所述,校正資料可被收集。
為了從FV特性模式過渡到起動模式,通過閘PG1可被斷開,可以用Strt1來致能第一Nbias產生器電路420,並且可以用Strt2來去能第二Nbias產生器電路422。
為了從低功耗模式直接進入起動模式,閘N1與P1可被斷開,可以用Strt1來致能第一Nbias產生器電路420,並且可以用Strt2來去能第二Nbias產生器電路422。
當通過閘P1為通路時,操作電壓Vcc可經由電容器C1 108而被施加到輸入312。當通過閘P1起初被斷開時,電容器C1 108內的電荷可將輸入312保持在操作電壓Vcc。在起動模式中,控制模組304可被實施來控制充 電泵104以致使充電泵104從電容器C1 108中汲取出電荷,其可使輸入312處的電壓降低。
例如,控制模組304可被實施成確定向下控制120,直到輸入312上的操作操作控制V1 122到達標稱值為止,在本文中被稱為參考起動電壓Vstrtup。Vstrtup對應於參考電壓Vss與操作電壓Vcc之間的中點。向下控制120的確定可包括將向下控制120拉到Vss。向下控制120的確定可致使充電泵104從電容器C1 108中汲取出電荷。操作控制V1 122的標稱值可將偏壓控制Nbias 126驅動到相對低的電壓,其可致使充電泵104從電容器C1 108中汲取出相對高的電流,其可相對快速地使電容器C1 108放電。
為了從起動模式過渡到反饋控制模式,可以用Strt1來去能第一Nbias產生器電路420,並且可以用Strt2來致能第二Nbias產生器電路422。
控制模組304可被實施成當電容器C1 108經由充電泵104而被放電時監視操作控制V1 122,且當操作控制V1 122下降到或低於臨限值時過渡到反饋控制模式。控制模組304例如可包括比較器,以接收與比較操作控制V1 122和參考起動電壓Vstrtup。控制模組304可被實施成當操作控制V1 122等於或小於Vstrtup時,過渡到反饋控制模式。
頻率控制系統300可被實施及/或控制成在低功耗模式、FV特性模式、起動模式、及反饋控制模式的任何一 對模式之間過渡,且可被實施成往返於這些模式的一或多種組合。例如,頻率控制系統300可被實施成從縮減功耗模式到FV特性模式到起動模式及到反饋控制模式而依序地過渡,但非限於此例。或者,或除此之外,頻率控制系統300可被實施成從縮減功耗模式到起動模式及到反饋控制模式而依序地過渡。
圖5為電路500的圖形,其中,第一與第二Nbias產生器電路420與422被整合成差動電晶體對的組態。
電路500包括第一組差動組態的p通道裝置P5與P6,其可代表圖4之OpAmp 421的實施實例。
電路500進一步包括第二組差動組態的p通道裝置P3與P4,其可代表圖4之OpAmp 423的實施實例。
第一與第二組差動組態的裝置可共用負載電路及/或偏壓電路。在圖5中,共用偏壓電路係以p通道裝置P11來加以說明。共用負載電路係以n通道裝置N2與N3來加以說明。電路共用有助於節省電力與面積。
在圖5中,互補的OpAmp致能控制stup與去能控制stupb可分別代表圖4中的控制Strt1與Strt2,且可被控制而選擇性地致能與去能對應的第一與第二Nbias產生器電路420與422。例如,當stup為低或邏輯0,第二組差動組態的p通道裝置P3與P4打開,以根據V1與Vfbk之間的差而產生偏壓控制Nbias 126。當stup為高或邏輯1,第一組差動組態的p通道裝置P5與P6打開,以根據V1x與Vfbk之間的差而產生偏壓控制Nbias 126。
本文所揭示的方法與系統可針對各樣系統中之一或多種系統來予以實施,如同以下參考圖6所描述者。不過,本文所揭示的方法與系統並不限於圖6的實例。
圖6為以處理器為基礎之系統600的方塊圖,其包括頻率控制系統602,以提供輸出頻率做為以處理器為基礎之系統600之一或多個其它模組的參考時脈。頻率控制系統602可包括偏壓產生器,諸如本文中的一或多個實例中所述者。
以處理器為基礎之系統600可進一步包括一或多個處理器604、通信系統606、使用者介面系統610、及通信於處理器604、通信系統606、及使用者介面系統610之間的通信基礎設施。通信系統606可包括有線及/或無線通信系統。
以處理器為基礎之系統600或其部分可被實施於一或多個積體電路晶粒內,且可被實施為晶片上系統(SoC)。
使用者介面系統610可包括監視器或顯示器632,以顯示來自處理器604及/或通信系統606的資訊。
使用者介面系統610可包括人性化介面裝置(HID)634,以提供到處理器604及/或通信系統606的使用者輸入。HID 634可包括但非限於例如鍵盤、游標裝置、觸控裝置、及或移動及/或影像感知器的其中之一或多個。HID 634可包括實體裝置及/或虛擬裝置,諸如監視器顯示的鍵盤或虛擬的鍵盤。
使用者介面系統610可包括音頻系統636,以接收及/或輸出可聽到的聲音。
以處理器為基礎之系統600例如可代表電腦系統、個人通信裝置、及/或電視機上盒。
以處理器為基礎之系統600可包括外殼,且頻率控制系統602、處理器604、通信系統606、及使用者介面系統610的其中之一或多者、或它們的部分可置於該外殼之內。外殼可包括但不限於可安裝於框架上的外殼、桌上型外殼、膝上型外殼、筆記型外殼、小筆電外殼、機上盒外殼、可攜式外殼、及/或其它習知的電氣外殼及/或未來發展出的外殼。以處理器為基礎之系統600可進一步包括電池,且以處理器為基礎之系統600可以是可攜式。
如同本文所揭示者,頻率控制設備可包括偏壓產生器,以在第一與第二操作模式之每一個模式期間控制輸出頻率。偏壓產生器可包括第一輸入與第二輸入,第一輸入用以在第一操作模式期間接收管理控制,且第二輸入用以在第二操作模式期間接收操作控制。
偏壓產生器可包括第一偏壓產生器電路,其包括用以接收管理控制的第一輸入,以便在第一操作模式期間,根據管理控制與偏壓反饋參考之間的差而產生偏壓控制。偏壓產生器可進一步包括第二偏壓產生器電路,其包括用以接收操作控制的第二輸入,以便在第二操作模式期間,根據操作控制與偏壓反饋參考之間的差而產生偏壓控制。偏壓產生器可進一步包括偏壓反饋參考電路,以根據偏壓控 制而產生偏壓反饋參考。
第一與第二偏壓產生器電路分別包括各自的第一與第二運算放大器其中之一。
第一與第二運算放大器可被整合成差動電晶體對。
第一與第二運算放大器可被實施成共用共同的負載電路與共同的偏壓電路。
第一與第二運算放大器可被實施於積體電路晶粒上,且其中,第一運算放大器相較於第二運算放大器,被實施成含有一或多個較短的通道長度、較窄的通道寬度、及較小的特徵尺寸。
頻率控制設備可包括控制模式,以提供管理控制。
該控制可被實施成在第一模式期間去能第一偏壓產生器電路、致能第二偏壓產生器電路、並提供管理控制,以及在第二模式期間致能第一偏壓產生器電路與去能第二偏壓產生器電路。
第一模式可包括特性化模式,且控制模組可被實施成在特性化模式中,在多個電壓位準的每一個位準處提供管理控制以產生校正資料。
第一模式包括起動模式,及第二模式包括反饋控制模式。頻率控制設備可包括迴路濾波器電路,其包括充電泵,用以在反饋控制模式期間提供操作控制,並根據偏壓控制來改變充電泵輸出的電流驅動。控制模組可被實施成在起動模式期間提供管理控制以初始化充電泵輸出電流驅動,並在充電泵輸出電流驅動被初始化之後,將偏壓產生 器從起動模式切換到反饋控制模式。控制模組可被實施成在起動模式期間比較充電泵輸出之電壓與參考電壓,且當充電泵輸出的電壓等於參考電壓時,從起動模式切換成反饋控制模式。
控制模組可被實施成在縮減功率消耗模式中組構頻率控制系統,將頻率控制系統從縮減功耗模式過渡到起動模式、以及將頻率控制系統從起動模式過渡到反饋控制模式。
偏壓產生器可對應於N偏壓產生器,以產生偏壓控制做為N偏壓控制,且頻率控制設備可進一步包括用以產生P偏壓控制之P偏壓產生器。頻率控制設備可進一步包括用以產生輸出頻率的電壓控制振盪器(VCO),以及,用以提供操作控制給偏壓產生器的迴路濾波器電路。N偏壓控制被施加於迴路濾波器電路之組件及施加於P偏壓產生器。P偏壓控制可被提供給VCO。
如本文進一步之揭示,一系統可包括處理器、與網路通信的通信系統;允許處理器、通信系統、及使用者介面系統之間相通信的通信基礎設施;如前文所描述之一或多個實例的頻率控制設備,以提供輸出頻率做為參考時脈給處理器、通信系統、及使用者介面系統的其中之一或其中多個。
處理器、通信系統、及頻率控制系統係位於外殼之內。
通信系統可包括無線通信系統。
處理器、通信系統、電池、及至少一部分的使用者介面系統係位於外殼之內。
本文所揭示的方法與系統可以用硬體、軟體、韌體、或這些的組合的方式來予以實施,包括分離與集成的電路邏輯、特殊用途積體電路(ASIC)邏輯、及微控制器、且可被實施為特定領域積體電路封裝的一部分、及/或積體電路封裝的組合。
本文借助於說明功能、特徵、及其關係的功能建構方塊而揭示了方法與系統。在本文中為了便於描述,這些功能建構方塊中至少某些的邊界已被任意地界定。只要能適當地實施指定的功能與其關係,也可界定替代的邊界。
雖然本文揭示了各式的實施例,但須瞭解,其僅是藉由實例來予以呈現而非限制。熟悉相關技術之人士將可明瞭,其中的形式與細節可做各樣的修改,不會偏離本文所揭示之方法與系統的精神與範圍。因此,申請專利範圍的寬度與範圍不應受本文所提供的任何實例所限制。
100‧‧‧頻率控制系統
102‧‧‧相位偵測器
104‧‧‧充電泵
106‧‧‧充電泵
108‧‧‧第一電容器C1
109‧‧‧第二電容器C2
110‧‧‧偏壓產生器
112‧‧‧電壓控制振盪器
114‧‧‧輸入參考頻率FREF
116‧‧‧輸入FIN
118‧‧‧向上控制
120‧‧‧向下控制
122‧‧‧操作控制V1
123‧‧‧控制V2
124‧‧‧偏壓控制Pbias
126‧‧‧偏壓控制Nbias
128‧‧‧分頻器
180‧‧‧迴路濾波電路

Claims (12)

  1. 一種自偏壓鎖相迴路設備,包含:電壓控制振盪器,用以根據偏壓控制Nbias和偏壓控制Pbias來調整反饋時脈的頻率及/或相位;相位偵測器,用以根據介於該反饋時脈與參考時脈之間的相位差來偵測及提供輸出;充電泵,用以根據該相位偵測器的該輸出和該偏壓控制Nbias來調整操作控制電壓;迴路濾波器,用以濾波該操作控制電壓;第一Nbias產生器電路,用以根據介於管理控制電壓與偏壓反饋參考電壓之間的差而產生該偏壓控制Nbias;第二Nbias產生器電路,用以根據介於該操作控制電壓與該偏壓反饋參考電壓之間的差而產生該偏壓控制Nbias;偏壓反饋參考電路,用以根據該偏壓控制Nbias而產生該偏壓反饋參考電壓;Pbias產生器電路,用以根據該偏壓控制Nbias而產生該偏壓控制Pbias;以及控制模組,用以致使在第一模式中該第一Nbias產生器電路能夠產生該偏壓控制Nbias,並且致使在反饋控制模式中該第二Nbias產生器電路能夠產生該偏壓控制Nbias。
  2. 如申請專利範圍第1項之自偏壓鎖相迴路設備,其中,該第一模式包括起動模式,且其中,該控制模組被 組構成:在該起動模式中,將該管理控制電壓設定為介於操作電壓與參考電壓之間的調諧電壓,並且控制該充電泵而降低至該操作控制電壓;以及當該操作控制電壓等於參考起動電壓時,使該第一Nbias產生器電路失能,並且致能該第二Nbias產生器電路。
  3. 如申請專利範圍第1項之自偏壓鎖相迴路設備,其中,該第一模式包括特性化模式,且其中,在該特性化模式中,該控制模組被組構成改變該管理控制電壓以產生校正資料。
  4. 如申請專利範圍第1項之自偏壓鎖相迴路設備,其中,該第一模式包括起動模式和特性化模式,且其中,該控制模組被組構成:在該特性化模式中,改變該管理控制電壓以產生校正資料;在該起動模式中,將該管理控制電壓設定為介於操作電壓與參考電壓之間的調諧電壓,並且控制該充電泵而降低至該操作控制電壓;以及當該操作控制電壓等於參考起動電壓時,使該第一Nbias產生器電路失能,並且致能該第二Nbias產生器電路。
  5. 如申請專利範圍第2或4項之自偏壓鎖相迴路設備,其中,該控制模組被進一步組構成將該自偏壓鎖相迴 路設備置於縮減功耗模式、從該縮減功耗模式過渡至該起動模式、以及從該起動模式過渡至該反饋控制模式中。
  6. 如申請專利範圍第1至4項中任一項之自偏壓鎖相迴路設備,其中,該第一與第二Nbias產生器電路分別包括各自的第一與第二運算放大器的其中之一。
  7. 如申請專利範圍第6項之自偏壓鎖相迴路設備,其中,該第一與第二運算放大器被整合成差動電晶體對。
  8. 如申請專利範圍第6項之自偏壓鎖相迴路設備,其中,該第一與第二運算放大器被實施成共用負載電路和偏壓電路。
  9. 如申請專利範圍第6項之自偏壓鎖相迴路設備,其中,該第一與第二運算放大器被實施於積體電路晶粒上,且其中,相較於第二運算放大器的通道長度、通道寬度、及特徵尺寸,該第一運算放大器被實施成含有較短的通道長度、較窄的通道寬度、及較小的特徵尺寸的其中一或多者。
  10. 一種以處理器為基礎的系統,包含:處理器;通信系統,用以與網路和該處理器相通信;使用者介面系統,其包括人性化介面裝置(HID),用以提供到該處理器及/或該通信系統的使用者輸入,及監視器或顯示器,用以顯示來自該處理器及/或該通信系統的資訊;通信基礎設施,用以允許該處理器、該通信系統、及 該使用者介面系統之間的通信;以及如申請專利範圍第1至9項中任一項的自偏壓鎖相迴路設備,用以提供該經調整的反饋時脈給該處理器、該通信系統、及該使用者介面系統的其中之一或多個。
  11. 如申請專利範圍第10項之以處理器為基礎的系統,進一步包括外殼,其中,該處理器、該通信系統、及該頻率控制系統係位於該外殼之內。
  12. 如申請專利範圍第10項之以處理器為基礎的系統,其中:該通信系統包括無線通信系統;以及該處理器、該通信系統、電池、及至少一部分的該使用者介面系統係位於該外殼之內。
TW102206498U 2012-04-13 2013-04-10 自偏壓鎖相迴路設備及包含自偏壓鎖相迴路設備之以處理器為基礎的系統 TWM487576U (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2012/033612 WO2013154585A1 (en) 2012-04-13 2012-04-13 Frequency control system with dual-input bias generator to separately receive management and operational controls

Publications (1)

Publication Number Publication Date
TWM487576U true TWM487576U (zh) 2014-10-01

Family

ID=49327997

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102206498U TWM487576U (zh) 2012-04-13 2013-04-10 自偏壓鎖相迴路設備及包含自偏壓鎖相迴路設備之以處理器為基礎的系統

Country Status (3)

Country Link
US (1) US9450592B2 (zh)
TW (1) TWM487576U (zh)
WO (1) WO2013154585A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108718195A (zh) * 2018-04-17 2018-10-30 北京时代民芯科技有限公司 一种采用可配置启动电路的电荷泵锁相环

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9450592B2 (en) 2012-04-13 2016-09-20 Intel Corporation Frequency control system with dual-input bias generator to separately receive management and operational controls
EP3197056B1 (en) * 2016-01-25 2018-08-01 Nxp B.V. Phase locked loop circuits
US10848138B2 (en) * 2018-09-21 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for precision phase skew generation

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4663584B1 (en) * 1985-06-10 1996-05-21 Toshiba Kk Intermediate potential generation circuit
KR930702820A (ko) * 1991-08-06 1993-09-09 아이자와 스스무 위상 동기 회로
JP3523718B2 (ja) * 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
EP1467300A1 (en) * 1997-08-13 2004-10-13 Matsushita Electric Industrial Co., Ltd Mobile electronic commerce system
US5870003A (en) * 1997-10-03 1999-02-09 International Business Machines Corporation High frequency phase-locked loop circuit having reduced jitter
CN1268060C (zh) * 2000-06-05 2006-08-02 三菱电机株式会社 时钟同步装置
US6407600B1 (en) * 2000-06-27 2002-06-18 Intel Corporation Method and apparatus for providing a start-up control voltage
US7082177B2 (en) * 2001-11-28 2006-07-25 Agere Systems Inc. Methods and devices for improving the switching times of PLLs
US20040135640A1 (en) 2002-01-28 2004-07-15 Maneatis John G. Phase-locked loop with conditioned charge pump output
US7251305B2 (en) * 2002-05-17 2007-07-31 Sun Microsystems, Inc. Method and apparatus to store delay locked loop biasing parameters
US7317778B2 (en) * 2003-01-31 2008-01-08 Hewlett-Packard Development Company, L.P. Phase-locked loop control circuit
US7099643B2 (en) * 2003-05-27 2006-08-29 Broadcom Corporation Analog open-loop VCO calibration method
US6922047B2 (en) 2003-05-29 2005-07-26 Intel Corporation Startup/yank circuit for self-biased phase-locked loops
US6937075B2 (en) 2003-05-29 2005-08-30 Intel Corporation Method and apparatus for reducing lock time in dual charge-pump phase-locked loops
JP2005064896A (ja) * 2003-08-13 2005-03-10 Renesas Technology Corp 同期クロック発生回路
US7199673B2 (en) * 2005-03-17 2007-04-03 Qualcomm Incorporated Precharge circuit
US7636019B1 (en) * 2005-06-07 2009-12-22 Cypress Semiconductor Corporation Phase lock loop pre-charging system and method
JP4623678B2 (ja) * 2005-09-08 2011-02-02 パナソニック株式会社 Pll回路
US7466174B2 (en) * 2006-03-31 2008-12-16 Intel Corporation Fast lock scheme for phase locked loops and delay locked loops
US7856212B2 (en) * 2007-08-07 2010-12-21 Intel Corporation Millimeter-wave phase-locked loop with injection-locked frequency divider using quarter-wavelength transmission line and method of calibration
US8085098B2 (en) * 2008-10-10 2011-12-27 Canon Kabushiki Kaisha PLL circuit
JP2010130412A (ja) * 2008-11-28 2010-06-10 Renesas Technology Corp 半導体集積回路
TWI362835B (en) * 2010-03-11 2012-04-21 Ind Tech Res Inst Automatic frequency calibration circuit and method for frequency synthesizer
US8513992B1 (en) * 2010-09-10 2013-08-20 Integrated Device Technology, Inc. Method and apparatus for implementation of PLL minimum frequency via voltage comparison
US8134393B1 (en) * 2010-09-29 2012-03-13 Motorola Solutions, Inc. Method and apparatus for correcting phase offset errors in a communication device
US8643414B1 (en) * 2012-02-13 2014-02-04 Rambus Inc. Fast locking phase-locked loop
US9450592B2 (en) 2012-04-13 2016-09-20 Intel Corporation Frequency control system with dual-input bias generator to separately receive management and operational controls
US20140312928A1 (en) * 2013-04-19 2014-10-23 Kool Chip, Inc. High-Speed Current Steering Logic Output Buffer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108718195A (zh) * 2018-04-17 2018-10-30 北京时代民芯科技有限公司 一种采用可配置启动电路的电荷泵锁相环
CN108718195B (zh) * 2018-04-17 2022-05-13 北京时代民芯科技有限公司 一种采用可配置启动电路的电荷泵锁相环

Also Published As

Publication number Publication date
WO2013154585A1 (en) 2013-10-17
US20140340129A1 (en) 2014-11-20
US9450592B2 (en) 2016-09-20

Similar Documents

Publication Publication Date Title
KR101754728B1 (ko) 고속 위상 고정을 위한 장치와 방법
US8253498B2 (en) Phase locked loop with divider bias control
US7602253B2 (en) Adaptive bandwidth phase locked loop with feedforward divider
JP6906460B2 (ja) Pll回路、それを備えた半導体装置、及び、pll回路の制御方法
JP2003069390A (ja) Pll回路
CN108270542A (zh) 频带选择时钟数据恢复电路以及相关方法
JP2012129789A (ja) Pll回路
TWM487576U (zh) 自偏壓鎖相迴路設備及包含自偏壓鎖相迴路設備之以處理器為基礎的系統
US20120223781A1 (en) Noise regulated linear voltage controlled oscillator
US6914490B2 (en) Method for clock generator lock-time reduction during speedstep transition
JP6134711B2 (ja) 位相ロックループ
KR20100094859A (ko) 비대칭 전하 펌프 및 그것을 포함한 위상 동기 루프
US7511580B2 (en) Charge pump circuit with dynamic current biasing for phase locked loop
JP3748414B2 (ja) 位相同期ループ回路
US7961016B2 (en) Charge pump and charging/discharging method capable of reducing leakage current
CN101594144A (zh) 锁相环路
CN103887966B (zh) 电荷泵的实现电路
Zaziąbł Low power 1 GHz charge pump phase-locked loop in 0.18 µm CMOS process
US7504892B1 (en) Charge-pump for phase-locked loop
EP1538754A1 (en) Frequency and phase correction in a phase-locked loop
Tajalli et al. Wide-range dynamic power management in low-voltage low-power subthreshold SCL
TWI469525B (zh) 具有電荷洩漏補償之電荷泵裝置及其方法
TW201304424A (zh) 震盪訊號產生裝置與震盪訊號產生裝置之控制訊號產生電路
Ghaderi et al. A novel high swing, low power charge pump circuit with excellent current matching
Tajalli et al. A 9 pW/Hz adjustable clock generator with 3-decade tuning range for dynamic power management in subthreshold SCL systems

Legal Events

Date Code Title Description
MM4K Annulment or lapse of a utility model due to non-payment of fees