JP2010130412A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】PLLと制御ユニット9を具備し、PLLは位相周波数比較器1、ループフィルタ3、電圧制御発振器(VCO)8、分周器6を含み、VCO(8)は電圧電流変換器(VIC)とリング発振器を含む。制御電圧Vcに応答してVICは、リング発振器の動作電流を設定する制御電流を生成する。制御ユニット9は、PLLをオープンループのキャリブレーション動作期間とクローズドループの通常動作期間に切り換える。通常動作期間でVCOに所定の制御電圧Vcが供給され、VCOの周波数は所定の周波数とされる。キャリブレーション動作期間で制御電圧Vcと略等しいレベルの基準電圧VREFが供給された状態のVCOの周波数計測の間にVCOの周波数が所定の周波数と略等しくなるように、制御ユニット9はVIC81の動作パラメータTの値を設定する。
【選択図】図1
Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
《PLLの全体の構成》
図1は、本発明の実施の形態1による半導体集積回路に内蔵されたPLLの全体の構成を説明するための図である。
図2は、図1に示した本発明の実施の形態1によるPLLに含まれた電圧制御発振器(VCO)8の構成を示す図である。
図3は、図2に示した電圧制御発振器(VCO)8に含まれた電圧電流変換器(VIC)81の構成を示す図である。
図4は、図3に示した電圧電流変換器(VIC)81に含まれる周波数制御感度トリミングNチャンネルMOSトランジスタ812の構成を示す図である。
図19は、図4に示す周波数制御感度トリミングNチャンネルMOSトランジスタ812に含まれるセレクタ8124、8125の構成を示す図である。
次に、図3に示した電圧電流変換器(VIC)81の動作を説明する。
次に、キャリブレーション動作について、詳細に説明する。
図8は、本発明の実施の形態2による半導体集積回路に内蔵されたPLL回路の構成を示す図である。
図12は、本発明の実施の形態3による半導体集積回路に内蔵されたPLL回路の構成を示す図である。
図21は、本発明の実施の形態4による半導体集積回路に内蔵されたPLL回路の構成を示す図である。
図22は、本発明の実施の形態5による半導体集積回路に内蔵されたPLL回路の構成を示す図である。
図23は、本発明の実施の形態6による半導体集積回路に内蔵されたPLL回路の構成を示す図である。
図31は、本発明の実施の形態7による半導体集積回路に内蔵されたPLL回路の構成を示す図である。
図24は、本発明の実施の形態8による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
図25は、本発明の実施の形態9による半導体集積回路を搭載した光ディスク装置の構成を示す図である。
2 チャージポンプ
3 ループフィルタ
6 分周器
7 セレクタ
8 電圧制御発振器
9 キャリブレーション調整ユニット
10 レジスタ
Fref 基準信号
Fb 帰還信号
Fvco 発振出力信号
GND 接地電位
VREF 参照電圧
VREF1 第1基準電圧
VREF2 第2基準電圧
S 選択信号
R 制御信号
81 電圧電流変換器
52 電流制御発振器(リング発振器)
521、522、523 遅延回路
5211〜5215 PチャンネルMOSトランジスタ
5216、5217 NチャンネルMOSトランジスタ
Vc 制御電圧
T 周波数制御感度調整信号
O オフセット周波数調整信号
T、L、G 調整信号
VLIM 基準電圧
VDD 電源電圧
Ic ドレイン電流
Ir ドレインオフセット電流
Ip 制御電流
Vp 出力電圧
811 PチャンネルMOSトランジスタ
812、813、814 NチャンネルMOSトランジスタ
8121、8122、8123 NチャンネルMOSトランジスタ
8124、8125 セレクタ
81244 CMOSインバータ
81241、81243 NチャンネルMOSトランジスタ
81242 PチャンネルMOSトランジスタ
81p1〜81p5 PチャンネルMOSトランジスタ
81n1〜81n7 NチャンネルMOSトランジスタ
243、253 ディスク
244、254 ピックアップ
245、255 水晶発振子
241、251 半導体集積回路
242、252 ホスト・コンピュータ
2411、2511 ATAインターフェース
2412、2512 信号処理ユニット
2413、2513 基準電圧発生器
Claims (16)
- フェーズ・ロックッド・ループと制御ユニットとを具備して、
前記フェーズ・ロックッド・ループは、位相周波数比較器とループフィルタと電圧制御発振器と分周器とを含み、
前記位相周波数比較器の一方の入力端子と他方の入力端子には、基準信号と前記分周器の出力からの帰還信号がそれぞれ供給可能であり、
前記位相周波数比較器の出力は前記ループフィルタを介して前記電圧制御発振器の制御入力に供給され、前記電圧制御発振器の出力の発振出力信号が前記分周器の入力に供給され、前記電圧制御発振器の前記発振出力信号の周波数は前記制御入力に供給される制御電圧に応答して制御可能であり、
前記電圧制御発振器は、電圧電流変換器とリング発振器とを含むものであり、
前記リング発振器は、奇数段の遅延回路を有するものであり、
前記電圧電流変換器は前記制御電圧に応答して制御電流を生成して、前記制御電流によって前記リング発振器の前記奇数段の遅延回路の各動作電流が設定されるものであり、
前記制御ユニットは、前記フェーズ・ロックッド・ループをキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものであり、
前記通常動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはオープンループに制御されるものであり、
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループにおいて前記位相周波数比較器の前記出力が前記ループフィルタを介して前記電圧制御発振器の前記制御入力に所定のレベルの前記制御電圧として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号の周波数と前記分周器の分周数とにより決定される所定の周波数とされるものであり、
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループにおいて前記所定のレベルの前記制御電圧と略等しいレベルの基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の計測を、前記制御ユニットが実行するものであり、
前記周波数の前記計測の実行の間に前記基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第1動作パラメータの値を設定する
ことを特徴とする半導体集積回路。 - 請求項1において、
前記フェーズ・ロックッド・ループは、前記制御ユニットによって制御されるセレクタを更に含むものであり、
前記セレクタは、前記通常動作期間に前記所定のレベルの前記制御電圧を選択する一方、前記キャリブレーション動作期間に前記基準電圧を選択して、選択された電圧を前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。 - 請求項2において、
前記キャリブレーション動作期間で、前記電圧電流変換器の前記第1動作パラメータの値が設定されるのに先立って、接地電位のレベルの前記制御電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の計測を、前記制御ユニットが実行するものであり、
前記キャリブレーション動作期間で、前記計測の実行の間に前記接地電位のレベルの前記制御電圧が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が所定のオフセット周波数と略等しくなるように、前記電圧電流変換器の前記第1動作パラメータの値が設定されるのに先立って前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第2動作パラメータの値を設定する
ことを特徴とする半導体集積回路。 - 請求項3において、
前記キャリブレーション動作期間で、前記電圧電流変換器の前記第1動作パラメータの値が設定されるのに先立って、前記セレクタは前記接地電位のレベルの前記制御電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。 - 請求項4において、
前記キャリブレーション動作期間で前記電圧制御発振器の前記電圧電流変換器の前記第2動作パラメータの値が設定された後に、前記接地電位のレベルより高く前記所定のレベルの前記制御電圧よりも低いレベルの他の基準電圧が前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の他の計測を、前記制御ユニットが更に実行するものであり、
前記キャリブレーション動作期間で、前記他の計測の実行の間に前記他の基準電圧が前記電圧制御発振器に供給された状態の前記発振出力信号の前記周波数が前記所定の周波数よりも低い他の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の前記第1動作パラメータの値を設定する
ことを特徴とする半導体集積回路。 - 請求項5において、
前記キャリブレーション動作期間で前記第2動作パラメータの値が設定された後に、前記セレクタは前記他の基準電圧を前記オープンループの前記フェーズ・ロックッド・ループの前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。 - 請求項6において、
前記フェーズ・ロックッド・ループは、前記位相周波数比較器の前記出力に応答して前記ループフィルタの充放電を行うチャージポンプを更に含む
ことを特徴とする半導体集積回路。 - 請求項7において、
前記チャージポンプは、第1チャージポンプと第2チャージポンプとから構成されており、
前記第1チャージポンプと前記第2チャージポンプは前記位相周波数比較器の前記出力としてのアップ出力信号とダウン出力信号とに応答して相互に逆相に駆動され、前記第1チャージポンプの第1充放電電流と前記第2チャージポンプの第2充放電電流とは所定の比率に設定されており、
前記ループフィルタは零点周波数を決定する抵抗と容量とを含み、前記抵抗の一端は前記ループフィルタの入力端子に接続され、前記抵抗の他端は前記容量を介して接地電位に接続され、
前記ループフィルタの前記抵抗の前記一端と前記他端は、前記第1チャージポンプの前記第1充放電電流と前記第2チャージポンプの前記第2充放電電流とによってそれぞれ駆動され、
前記ループフィルタの前記抵抗と前記容量とは、半導体チップに内蔵された
ことを特徴とする半導体集積回路。 - 請求項8において、
前記半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものであり、
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェースを含み、
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニットを含み、
前記フェーズ・ロックッド・ループは、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成する
ことを特徴とする半導体集積回路。 - 請求項9において、
前記ホスト・インターフェースはATAインターフェースである
ことを特徴とする半導体集積回路。 - フェーズ・ロックッド・ループと制御ユニットとを具備して、
前記フェーズ・ロックッド・ループは、位相周波数比較器とループフィルタと電圧制御発振器と分周器とを含み、
前記位相周波数比較器の一方の入力端子と他方の入力端子には、基準信号と前記分周器の出力からの帰還信号がそれぞれ供給可能であり、
前記位相周波数比較器の出力は前記ループフィルタを介して前記電圧制御発振器の制御入力に供給され、前記電圧制御発振器の出力の発振出力信号が前記分周器の入力に供給され、前記電圧制御発振器の前記発振出力信号の周波数は前記制御入力に供給される制御電圧に応答して制御可能であり、
前記電圧制御発振器は、電圧電流変換器とリング発振器とを含むものであり、
前記リング発振器は、奇数段の遅延回路を有するものであり、
前記電圧電流変換器は前記制御電圧に応答して制御電流を生成して、前記制御電流によって前記リング発振器の前記奇数段の遅延回路の各動作電流が設定されるものであり、
前記制御ユニットは、前記フェーズ・ロックッド・ループをキャリブレーション動作期間と通常動作期間とに切り換えることが可能とされたものであり、
前記通常動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはクローズドループに制御される一方、前記キャリブレーション動作期間では前記制御ユニットにより前記フェーズ・ロックッド・ループはオープンループに制御されるものであり、
前記通常動作期間では、前記クローズドループの前記フェーズ・ロックッド・ループにおいて前記位相周波数比較器の前記出力が前記ループフィルタを介して前記電圧制御発振器の前記制御入力に所定のレベルの前記制御電圧として供給されることによって、前記電圧制御発振器の前記発振出力信号の前記周波数は前記基準信号の周波数と前記分周器の分周数とにより決定される所定の周波数とされるものであり、
前記キャリブレーション動作期間では、前記オープンループの前記フェーズ・ロックッド・ループにおいて接地電位よりも高く比較的低いレベルの第1基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の第1の計測を、前記制御ユニットが実行するものであり、
前記周波数の前記第1の計測の実行の間に前記第1基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第1の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の第1動作パラメータの値を設定するものであり、
前記キャリブレーション動作期間で、前記電圧電流変換器の前記第1動作パラメータの値の設定の後に、前記第1基準電圧よりも高いレベルであり前記所定のレベルの前記制御電圧と略等しいレベルの第2基準電圧が前記電圧制御発振器の前記制御入力に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数の第2の計測を、前記制御ユニットが実行するものであり、
前記周波数の前記第2の計測の実行の間に前記第2基準電圧が前記電圧制御発振器に供給された状態の前記電圧制御発振器の前記発振出力信号の前記周波数が前記第1の所定の周波数よりも高い第2の所定の周波数と略等しくなるように、前記制御ユニットは前記電圧制御発振器の前記電圧電流変換器の前記第2動作パラメータの値を設定する
ことを特徴とする半導体集積回路。 - 請求項11において、
前記フェーズ・ロックッド・ループは、前記制御ユニットによって制御されるセレクタを更に含むものであり、
前記セレクタは、前記通常動作期間に前記所定のレベルの前記制御電圧を選択する一方、前記キャリブレーション動作期間に前記第1基準電圧と前記第2基準電圧とのいずれかを選択して、選択された電圧を前記電圧制御発振器の前記制御入力に供給する
ことを特徴とする半導体集積回路。 - 請求項12において、
前記フェーズ・ロックッド・ループは、前記位相周波数比較器の前記出力に応答して前記ループフィルタの充放電を行うチャージポンプを更に含む
ことを特徴とする半導体集積回路。 - 請求項13において、
前記チャージポンプは第1チャージポンプと第2チャージポンプとから構成されており、
前記第1チャージポンプと前記第2チャージポンプは前記位相周波数比較器の前記出力としてのアップ出力信号とダウン出力信号とに応答して相互に逆相に駆動され、前記第1チャージポンプの第1充放電電流と前記第2チャージポンプの第2充放電電流とは所定の比率に設定されており、
前記ループフィルタは零点周波数を決定する抵抗と容量とを含み、前記抵抗の一端は前記ループフィルタの入力端子に接続され、前記抵抗の他端は前記容量を介して接地電位に接続され、
前記ループフィルタの前記抵抗の前記一端と前記他端は、前記第1チャージポンプの前記第1充放電電流と前記第2チャージポンプの前記第2充放電電流とによってそれぞれ駆動され、
前記ループフィルタの前記抵抗と前記容量とは、半導体チップに内蔵される
ことを特徴とする半導体集積回路。 - 請求項14において、
前記半導体集積回路は、ディスク記録再生装置の記憶メディアとしてのディスクのデータ読み出しとデータ書き込みとを行うピックアップとホスト・コンピュータの間に接続可能とされたものであり、
前記半導体集積回路は、前記ホスト・コンピュータに読み出しデータを供給する一方、前記ホスト・コンピュータからの書き込みデータが供給されるホスト・インターフェースを含み、
前記半導体集積回路は、前記ピックアップからの読み出し信号の信号処理を行う一方、前記ピックアップへの書き込み信号の信号処理を行う信号処理ユニットを含み、
前記フェーズ・ロックッド・ループは、前記ホスト・インターフェースと前記信号処理ユニットとの少なくともいずれか一方で使用されるクロック信号を生成する
ことを特徴とする半導体集積回路。 - 請求項15において、
前記ホスト・インターフェースはATAインターフェースである
ことを特徴とする半導体集積回路。
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