JP2019186839A

JP2019186839A - 発振周波数校正回路及び発振周波数校正方法

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Publication number: JP2019186839A
Application number: JP2018078099A
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Inventors: 倉持　隆; Takashi Kuramochi; 隆倉持
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Filing date: 2018-04-16
Publication date: 2019-10-24
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Abstract

【目的】フラクショナル分周器を有するＰＬＬ回路において、電圧制御発振器の発振周波数を短時間で校正することが可能な発振周波数校正回路を提供する。【構成】校正動作モードの指定に応じてＰＬＬ回路の帰還ループをオープンループに切り替える制御部と、所定ビット数の設定値を含む周波数設定信号に基づいてＰＬＬ回路のフラクショナル分周器に分周値設定信号を供給する分周値設定信号供給部と、分周クロック信号のクロック数をカウントするカウンタと、カウンタのカウント値と基準カウント値とを比較する比較部と、比較結果に基づいて電圧制御発振器の発振周波数を調整する調整部と、を有する。分周値設定信号供給部は、通常動作モードでは所定ビット数の設定値をデルタシグマ変調した変調信号をフラクショナル分周器に供給し、校正動作モードでは２のべき乗からなる固定値をフラクショナル分周器に供給する。【選択図】図１

Description

本発明は、電圧制御発振器の発振周波数校正回路及び発振周波数校正方法に関する。

ＰＬＬ（Phase Locked Loop）回路において、電圧制御発振器の発振周波数の校正が行われている。例えば、ＰＬＬ回路をクローズループとして、電圧制御発振器の制御電圧をモニタしつつ、電圧制御発振器のスイッチトキャパシタを調整する発振周波数調整方法が提案されている（例えば、特許文献１）。

また、ＰＬＬ回路をオープンループとして、電圧制御発振器の制御電圧として基準電圧を印加し、電圧制御発振器の発振周波数や分周器による分周信号をカウントし、カウント値と目標値と比較しつつ電圧制御発振器のスイッチトキャパシタを調整する回路が提案されている（例えば、特許文献２、特許文献３及び特許文献４）。

特開２００６−１３５８９２号公報特開２０１０−１３０４１２号公報特開２０１２−４４２７４号公報特開２０１３−６２５７４号公報

ＰＬＬ回路をクローズループとして発振周波数の校正を行う場合、発振周波数が収束するまでにフィードバックループの応答特性に応じた所定の時間がかかるため、校正にかかる時間が長いという問題があった。

一方、ＰＬＬ回路をオープンループとして発振周波数の校正を行う場合、分周器が整数分周器であるＰＬＬ回路については、比較的短時間に校正を行うことができる。しかし、分周器がフラクショナル分周器（非整数分周器）である場合、分周値がダイナミック且つランダムに変化するため、カウント値に時間的なばらつきが生じる。カウント値の時間的なばらつきは長時間累積することで緩和されるが、結果として校正に時間がかかってしまうという問題があった。

本発明は上記問題点に鑑みてなされたものであり、フラクショナル分周器を有するＰＬＬ回路において、電圧制御発振器の発振周波数を短時間で校正することが可能な発振周波数校正回路を提供することを目的とする。

本発明に係る発振周波数校正回路は、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記発振信号を分周した分周クロック信号を出力するフラクショナル分周器と、前記分周クロック信号と基準周波数信号との位相差を検出する位相比較器と、前記位相差に応じた電流を生成するチャージポンプと、前記チャージポンプにより生成された電流を平滑化して前記制御電圧を生成するループフィルタと、からなる帰還ループを有するＰＬＬ回路に接続され、前記電圧制御発振器の発振周波数を校正する発振周波数校正回路であって、前記ＰＬＬ回路に通常動作を実行させる通常動作モードと前記電圧制御発振器の発振周波数の校正を行う校正動作モードとを指定するモード指定信号の供給を受け、前記通常動作モードの指定に応じて前記帰還ループをクローズループとし、前記校正動作モードの指定に応じて前記帰還ループをオープンループとする制御部と、前記フラクショナル分周器の分周値を設定する分周値設定信号を前記フラクショナル分周器に供給する分周値設定信号供給部と、前記分周クロック信号のクロック数をカウントするカウンタと、前記カウンタによるカウント値と基準カウント値とを比較する比較部と、前記比較部の比較結果に基づいて、前記電圧制御発振器の発振周波数を調整する調整部と、を有し、前記分周値設定信号供給部は、所定ビット数の設定値の供給を受け、前記通常動作モードにおいて前記所定ビット数の設定値をデルタシグマ変調した変調信号を前記分周値設定信号として前記フラクショナル分周器に供給し、前記校正動作モードにおいて２のべき乗からなる固定値を前記分周値設定信号として前記フラクショナル分周器に供給する、ことを特徴とする。

また、本発明に係る発振周波数校正方法は、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記発振信号を分周した分周クロック信号を出力するフラクショナル分周器と、前記分周クロック信号と基準周波数信号との位相差を検出する位相比較器と、前記位相差に応じた電流を生成するチャージポンプと、前記チャージポンプにより生成された電流を平滑化して前記制御電圧を生成するループフィルタと、からなる帰還ループを有するＰＬＬ回路の前記電圧制御発振器の発振周波数を校正する発振周波数校正方法であって、前記帰還ループをクローズループからオープンループに切り替えることにより、前記ＰＬＬ回路を通常動作モードから校正動作モードに切り替えるステップと、２のべき乗からなる固定値を前記フラクショナル分周器の分周値を設定する分周値設定信号として前記フラクショナル分周器に供給するステップと、所定ビット数の設定値を含む周波数設定信号に基づいて、前記所定ビット数の設定値をビットシフトすることにより基準カウント値を生成するステップと、前記分周クロック信号のクロック数をカウントするステップと、前記カウント値と前記基準カウント値とを比較するステップと、比較結果に基づいて、前記電圧制御発振器の発振周波数を調整するステップと、を含むことを特徴とする。

本発明に係る発振周波数校正回路によれば、フラクショナル分周器を有するＰＬＬ回路において、電圧制御発振器の発振周波数を短時間で校正することが可能となる。

本実施例のＰＬＬ回路及び発振周波数校正回路の構成を示すブロック図である。ＶＣＯの構成例を示す回路図である。発振周波数校正処理の処理ルーチンを示すフローチャートである。通常動作時の分周値と校正動作時の分周値とを比較して示す図である。

図１は、本実施例のＰＬＬ（Phase Locked Loop）回路１０及び発振周波数校正回路２０の構成を示すブロック図である。ＰＬＬ回路１０は、位相比較器１１（図１では「ＰＦＤ」として示す）、チャージポンプ１２（図１では「ＣＰ」として示す）、ループフィルタ１３（例えば、ローパスフィルタ。図１では「ＬＰＦ」として示す）、ＶＣＯ（Voltage-controlled oscillator）１４、デルタシグマモジュレータ１５（図１では「ＤＳＭ」として示す）及び分周器１６（図１では「Ｎ」として示す）を有する。位相比較器１１、チャージポンプ１２、ループフィルタ１３、ＶＣＯ１４及び分周器１６は、帰還ループを構成している。

発振周波数校正回路２０は、通常動作モード又は校正動作モードのいずれか一方を指定するモード指定信号ＭＤの供給を受ける。発振周波数校正回路２０は、通常動作モードを指定するモード指定信号ＭＤの供給に応じて、ＰＬＬ回路１０の帰還ループをクローズループとする。これにより、ＰＬＬ回路１０は通常動作を実行する。発振周波数校正回路２０は、校正動作モードを指定するモード指定信号ＭＤの供給に応じて、ＰＬＬ回路１０の帰還ループをオープンループとする。このオープンループの状態において、発振周波数校正回路２０は、ＰＬＬ回路１０のＶＣＯ１４の発振周波数を校正する。

位相比較器１１は、２つの入力信号の位相差を検出し、検出した位相差に応じた電圧を出力する回路である。位相比較器１１は、水晶発振器等からなる基準信号源（図示せず）から基準信号ＲＥＦの供給を受けるとともに、分周器１５から分周クロック信号ＤＩＶの供給を受け、基準信号ＲＥＦと分周クロック信号ＤＩＶとの位相差に応じた電圧パルスＶＰを出力する。なお、以下の説明では、基準信号ＲＥＦの周波数を基準クロック周波数Ｆｒｅｆと称する。また、分周クロック信号ＤＩＶの周波数を分周クロック周波数Ｆｄｉｖと称する。

チャージポンプ１２は、位相比較器１１から供給された電圧パルスＶＰに応じて正極性の出力電流又は負極性の出力電流を出力ライン上に供給し、基準信号ＲＥＦと分周クロック信号Ｆｄｉｖとの位相差に対応した位相差電圧ＦＶを生成して出力する。

チャージポンプ１２とループフィルタ１３との間には、ループスイッチＳＷが設けられている。ループスイッチＳＷは、通常動作モードではオン、校正動作モードではオフに制御される。このループスイッチＳＷのオン／オフの切り替えにより、ＰＬＬ回路１０の帰還ループはクローズループ又はオープンループとなるように制御される。ループスイッチＳＷは、通常動作モードではオン、校正動作モードではオフに制御される。

ループスイッチＳＷがオン（すなわち、帰還ループがクローズループ）である場合、チャージポンプ１２の出力ラインとループフィルタ１３の入力ラインとが接続され、チャージポンプ１２からループフィルタ１３に位相差電圧ＦＶが供給される。ループフィルタ１３は、チャージポンプ１２から供給された位相差電圧ＦＶを平滑化し、制御電圧ＣＴＶとして出力する。

ＶＣＯ１４は、電圧に基づいて発振周波数を制御する電圧制御発振回路である。ＶＣＯ１４は、通常動作モードにおいて、ループフィルタ１３の出力電圧である制御電圧ＣＴＶに対応した周波数を有する発振信号ＬＳを出力する。また、ＶＣＯ１４は、校正動作モードにおいて発振周波数校正回路２０から直流バイアス電圧ＤＣＢの印加を受け、直流バイアス電圧ＤＣＢに対応した周波数を有する発振信号ＬＳを出力する。すなわち、ＶＣＯ１４は、校正動作モードでは、ループフィルタ１３から供給された制御電圧ＣＴＶの代わりに、直流バイアス電圧ＤＣＢを制御電圧として発振信号ＬＳを出力する。なお、以下の説明では、発振信号ＬＳの周波数を発振周波数Ｆｒｆと称する。

図２は、ＶＣＯ１４の構成を示す回路図である。ＶＣＯ１４は、スイッチトキャパシタ回路３０、インダクタ３１、負性抵抗３２及び可変容量部３３を含む。

スイッチトキャパシタ回路３０は、並列接続可能に配されたＬ段（Ｌ：２以上の整数）のキャパシタ対から構成されている。各段のキャパシタ対を構成するキャパシタは、その前の段のキャパシタの２倍の容量値を有する。すなわち、各段のキャパシタは、バイナリ（２進数）で重み付けされている。例えば、１段目のキャパシタ対を構成するキャパシタ３０ａ₀及び３０ｂ₀は、容量値Ｃ₀を有する。２段目のキャパシタ対を構成するキャパシタ３０ａ₁及び３０ｂ₁は、容量値２×Ｃ₀を有する。Ｌ段目のキャパシタ対を構成するキャパシタ３０ａ_(L-1)及び３０ｂ_0(L-1)は、容量値２（Ｌ−１）×Ｃ₀を有する。

各段のキャパシタ対の間にはそれぞれスイッチＳ₀、Ｓ₁・・・Ｓ_(L-1)が設けられており、Ｌビットの周波数調整信号ＦＡＳの供給を受けてオン又はオフに制御される。これにより、並列接続されるキャパシタ対の切り替えが行われ、スイッチトキャパシタ回路３０の容量値が２のべき乗で変化する。スイッチトキャパシタ回路３０の容量値を変更することにより、ＶＣＯ１４の発振周波数の大まかな調整が行われる。

インダクタ３１は、スイッチトキャパシタ回路３０に並列に接続され、スイッチトキャパシタ回路３０とともにＬＣ共振回路を構成している。

負性抵抗３２は、インダクタ３１に並列に接続されており、インダクタ３１及びスイッチトキャパシタ回路３０からなるＬＣ共振回路で発生する損失を補う機能を有する。負性抵抗３２の両端が接続されたノードｎ１及びｎ２からは、差動出力ＯＵＴ＋及びＯＵＴ−が出力される。差動出力ＯＵＴ＋及びＯＵＴ−のうちの一方は、発振信号ＬＳとして分周器１６に供給される。

可変容量部３３は、バラクタダイオード３３ａ及び３３ｂを含む。バラクタダイオード３３ａの一方の電極は、インダクタ３１の一端に接続されている。バラクタダイオード３３ｂの一方の電極は、インダクタ３１の他端に接続されている。バラクタダイオード３３ａ及び３３ｂの他方の電極は互いに接続されており、ＰＬＬ回路１０の通常動作時には、ノードｎ３を介してループフィルタ１３から制御電圧ＣＴＶが供給される。また、ＰＬＬ回路１０の校正動作時には、バラクタダイオード３３ａ及び３３ｂの他方の電極には、直流バイアス電圧ＤＣＢが供給される。

バラクタダイオード３３ａ及び３３ｂの容量値は、制御電圧ＣＴＶ又は直流バイアス電圧ＤＣＢの電圧値に応じて変化する。バラクタダイオード３３ａ及び３３ｂの容量値（すなわち、可変容量部３３の容量値）を変更することにより、ＶＣＯ１４の発振周波数の微調整が行われる。

再び図１を参照すると、デルタシグマモジュレータ１５は、ｋビット（ｋ：自然数）のデルタシグマ変調を行うデルタシグマ変調器である。デルタシグマモジュレータ１５は、周波数設定値ｎの供給を受け、これに基づいて変調信号ＭＳを出力する。変調信号ＭＳは、分周器１６の分周数を制御する信号である。変調信号ＭＳは、例えばＮ分周またはＮ＋１分周のいずれかとなるように、分周数の分子と分母の値を時間的に切り替える。

分周器１６は、発振信号ＬＳを分周した分周クロック信号ＤＩＶを出力する分周器である。分周器１６は、分周値設定信号ＤＶＳの供給を受け、当該分周値設定信号ＤＶＳに基づく分周値で発振信号ＬＳを分周する。例えば、通常動作モードでは、変調信号ＭＳが分周値設定信号ＤＶＳとして供給される。分周器１６は、変調信号ＭＳに基づいて分周数を切り替えつつ、発振信号ＬＳを分周する。すなわち、分周器１６は、通常動作モードにおいて、デルタシグマモジュレータ１５の変調信号ＭＳに基づいて発振信号ＬＳを分周するフラクショナル分周器である。

また、校正動作モードでは、固定分周値２^xが分周値設定信号ＤＶＳとして分周器１６に供給される。分周器１６は、固定分周値２^xに基づいて発振信号ＬＳを分周する。

発振周波数校正回路２０は、制御部２１、バイアス供給部２２、マルチプレクサ２３、カウンタ２４、周波数設定部２５、リファレンスカウント生成部２６、コンパレータ２７及びＶＣＯ調整部２８を含む。

制御部２１は、発振周波数校正回路２０の外部からモード指定信号ＭＤの供給を受け、ＰＬＬ回路１０の帰還ループがクローズループ又はオープンループとなるように制御する。具体的には、制御部２１は、スイッチ切替制御信号ＳＣＳをループスイッチＳＷに供給し、チャージポンプ１２とループフィルタ１３との間のループスイッチＳＷのオン及びオフを切り替える。また、制御部２１は、マルチプレクサ切替信号ＭＣＳをマルチプレクサ２３に供給し、マルチプレクサ２３のセレクタを切り替える。

バイアス供給部２２は、直流バイアス電圧ＤＣＢを生成して、ＶＣＯ１４の可変容量部３３に印加する。バイアス供給部２２は、例えば発振周波数校正回路２０の外部からバイアス電圧の供給指令ＳＤを受け、これに応じて直流バイアス電圧ＤＣＢをＶＣＯ１４の可変容量部３３に印加する。バイアス電圧の供給指令ＳＤは、例えば通常動作モードから校正動作モードへの切り替えのタイミングで供給される。

マルチプレクサ２３は、変調信号ＭＳ及び固定分周値２^x（ｘ：整数）の入力を受ける。マルチプレクサ２３は、切替信号ＭＣＳの供給を受けてセレクタを切り替え、変調信号ＭＳ及び固定分周値２^xのいずれか一方を分周値設定信号ＤＶＳとして出力する。マルチプレクサ２３から出力された分周値設定信号ＤＶＳは、分周器１６に供給される。すなわち、マルチプレクサ２３は、分周値設定信号供給部としての機能を有する。

カウンタ２４は、分周クロック信号ＤＩＶをカウントし、カウント結果を示すカウント値ＣＶをコンパレータ２７に供給する。カウンタ２４は、例えば所定時間Ｔに亘って分周クロック信号ＤＩＶをカウントする動作を繰り返し行う。これにより、所定時間Ｔごとにカウント値ＣＶが生成され、コンパレータ２７に供給される。

周波数設定部２５は、発振周波数校正回路２０の外部から周波数設定信号ＦＳの供給を受ける。周波数設定信号ＦＳは、周波数設定値ｎ＝［Ｎｉｎｔ，Ｎｆｒａｃ］を含む。ここで、Ｎｉｎｔは整数部分の設定値、Ｎｆｒａｃは小数部分の設定値を表す。周波数設定値ｎ＝［Ｎｉｎｔ，Ｎｆｒａｃ］は、デルタシグマモジュレータ１５のデルタシグマ変調のビット数に応じた所定のビット数の数列から構成されている。周波数設定部２５は、周波数設定値ｎ＝［Ｎｉｎｔ，Ｎｆｒａｃ］をデルタシグマモジュレータ１５に供給する。

リファレンスカウント生成部２６は、周波数設定信号ＦＳの供給を受け、リファレンスカウント値ＲＶを生成する。通常動作モードでは、リファレンスカウント生成部２６は、周波数設定値ｎ＝［Ｎｉｎｔ，Ｎｆｒａｃ］をリファレンスカウント値ＲＶとして生成する。

また、校正動作モードでは、リファレンスカウント生成部２６は、マルチプレクサ２３を介して分周器１６に供給される固定分周値２^xに基づいて、周波数設定値ｎ
＝［Ｎｉｎｔ，Ｎｆｒａｃ］をビットシフトした値をリファレンスカウント値ＲＶとして生成する。

コンパレータ２７は、カウント値ＣＶとリファレンスカウント値ＲＶとを比較し、比較結果ＣＲをＶＣＯ調整部２８に供給する。

ＶＣＯ調整部２８は、比較結果ＣＲに基づいて、周波数調整信号ＦＡＳをＶＣＯ１４に供給し、ＶＣＯ１４のスイッチトキャパシタ回路３０の容量値を調整する。これにより、ＶＣＯ１４の発振周波数が校正される。ＶＣＯ調整部２８は、カウント値ＣＶとリファレンスカウント値ＲＶとが等しくなるように調整を行う。

次に、校正動作モードにおけるＰＬＬ回路１０及び発振周波数校正回路２０の動作について、図３及び図４を参照して説明する。

制御部２１は、スイッチ切替制御信号ＳＣＳの供給により、ループスイッチＳＷをオフに切り替える。これにより、チャージポンプ１２とループフィルタ１３との間が非接続となり、ＰＬＬ回路１０の帰還ループはオープンループとなる（ＳＴＥＰ１０１）。

バイアス供給部２２は、直流バイアス電圧ＤＣＢをＶＣＯ１４のバラクタダイオード３３ａ及び３３ｂに印加する（ＳＴＥＰ１０２）。これにより、ＶＣＯ１４は、直流バイアス電圧ＤＣＢに対応した発振周波数Ｆｒｆを有する発振信号ＬＳを出力する。

制御部２１は、マルチプレクサ切替信号ＭＣＳの供給により、マルチプレクサ２３の出力を２^xに切り替える。これにより、分周器１６の分周値が固定分周値２^xに設定される（ＳＴＥＰ１０３）。

図４は、通常動作モード時における分周器１６の分周値と、校正動作モード時における分周器１６の分周値とを比較して示す図である。例えば、通常動作モード時における分周器１６の分周値は、実線で示すように、例えば平均分周値Ｎ＝１８．５（例えば、Ｎｉｎｔ＝１８、Ｎｆｒａｃ＝０．５）でダイナミック且つランダムに変動する。これに対し、校正動作モードにおける分周器１６の分周値は、破線で示すように、一定の分周値２^xとなる。

再び図３を参照すると、分周器１６は、発振信号ＬＳを分周した分周クロック信号ＤＩＶを出力する。カウンタ２４は、分周クロック信号ＤＩＶをカウントし、カウント値ＣＶを出力する（ＳＴＥＰ１０４）。

コンパレータ２７は、カウント値ＣＶとリファレンスカウント値ＲＶとを比較し、比較結果ＣＲを出力する（ＳＴＥＰ１０５）。

ＶＣＯ調整部２８は、比較結果ＣＲに基づいて、カウント値ＣＶとリファレンスカウント値ＲＶとの差分が所定の閾値未満であるか否かを判定する（ＳＴＥＰ１０６）。

差分が所定の閾値未満ではないと判定すると（ＳＴＥＰ１０６：Ｎｏ）、ＶＣＯ調整部２８は、ＶＣＯ１４のスイッチトキャパシタ回路３０の容量値を調整する（ＳＴＥＰ１０７）。調整後は再びＳＴＥＰ１０４に戻り、分周クロック信号ＤＩＶのカウントを行う。

一方、差分が所定の閾値未満であると判定すると（ＳＴＥＰ１０６：Ｙｅｓ）、発振周波数校正回路２０は、校正動作を終了する。すなわち、バイアス供給部２２は、直流バイアス電圧ＤＣＢの供給を停止する。制御部２１は、ループスイッチＳＷをオンに切り替えるとともに、マルチプレクサ２３の出力をデルタシグマモジュレータ１５からの変調信号ＭＳに切り替える。これにより、ＰＬＬ回路１０は、校正動作モードから通常動作モードへと移行する。

以上のように、本実施例の発振周波数校正回路２０は、フラクショナル分周器（分周器１６）を有するＰＬＬ回路１０におけるＶＣＯ１４の発振周波数の校正を行う。本実施例の発振周波数校正回路２０によれば、ＰＬＬ回路１０の帰還ループをオープンループとして校正動作を行うため、短時間で発振周波数の校正を行うことが可能である。

また、本実施例の発振周波数校正回路２０では、周波数設定値ｎ＝［Ｎｉｎｔ，Ｎｆｒａｃ］をビットシフトすることにより、校正動作モードにおけるリファレンスカウント値ＲＶを生成することが可能である。これについて、以下に説明する。

ＰＬＬロック時のＶＣＯ１４の発振周波数Ｆｒｆと、基準信号ＲＥＦの基準クロック周波数Ｆｒｅｆとの関係は、分周比をＮとすると、次の数式（１）のように表される。

例えば、分周器１６がｋビットのフラクショナル分周器である場合、周波数設定値ｎ＝［Ｎｉｎｔ，Ｎｆｒａｃ］＝［２^k×Ｎ］（すなわち、２^k×Ｎの小数部分を切り捨てた整数部分）となる。従って、ＶＣＯ１４の発振周波数Ｆｒｆと、基準クロック周波数Ｆｒｅｆとの関係は、［Ｎｉｎｔ，Ｎｆｒａｃ］を用いて、次の数式（２）のように表される。

本実施例の発振周波数校正回路２０では、校正動作モードにおいて、固定分周値２^xが分周器１６に供給される。従って、分周クロック周波数Ｆｄｉｖは、固定分周値２^xを用いて次の数式（３）のように表される。

ここで、分周クロックカウントの時間指数をＭ（すなわち、所定時間Ｔの間に基準クロック周波数Ｆｒｅｆを２^Mカウント）とすると、リファレンスカウント値ＲＶは、次の数式（４）のように表される。

このように、本実施例の発振周波数校正回路２０では、周波数設定値ｎ＝［Ｎｉｎｔ，Ｎｆｒａｃ］を２^(M-x-k)だけビットシフトすることにより、校正動作におけるリファレンスカウント値ＲＶを得ることができる。例えば、Ｍ＝２、ｘ＝５、ｋ＝１６とすると、ＲＶ＝２^-19×［Ｎｉｎｔ，Ｎｆｒａｃ］となるため、［Ｎｉｎｔ，Ｎｆｒａｃ］を２進数で１９桁分だけビットシフトして小数部を切り捨てた値がリファレンスカウント値ＲＶとなる。

なお、ｘ及びＭの値は任意に設定することが可能である。例えば、ｘの値を小さくすると、ビットシフトのシフト量が小さくなる。そして、Ｆｄｉｖ＝Ｆｒｆ／２^xより、分周クロック周波数Ｆｄｉｖが大きくなる。従って、カウンタ２４によるカウントの時間を短くすることができるため、短時間で校正を行うことができる。また、例えば、Ｍの値を大きくすることにより、ｘの値を小さくした場合と同様、ビットシフトのシフト量を小さくすることができる。また、カウントの時間を短くする代わりに、校正の精度を上げることも可能である。

以上のように、本実施例の発振周波数校正回路２０によれば、フラクショナル分周器を有するＰＬＬ回路において、短時間で精度よく電圧制御発振器の校正を行うことができる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、変調信号ＭＳが、Ｎ分周またはＮ＋１分周のいずれかとなるように分周数を切り替える場合を例として挙げた。しかし、分周数の切り替えの態様はこれに限られず、デジタルシグマモジュレータ１５の構成に応じて、さまざまな値に分周数を切り替えることが可能である。

また、上記実施例では、発振周波数校正回路２０のバイアス供給部２２が、図１に示すように直流バイアス電圧ＤＣＢをＶＣＯ１４の入力側（すなわち、ＬＰＦ１３とＶＣＯ１４との間）に印加する場合について説明した。しかし、これとは異なり、発振周波数校正回路２０のバイアス供給部２２が、ＬＰＦ１３の手前側（すなわち、ループスイッチＳＷとＬＰＦ１３との間）に直流バイアス電圧ＤＣＢを印加する構成としてもよい。

１０ＰＬＬ回路
１１位相比較器
１２チャージポンプ
１３ループフィルタ
１４ＶＣＯ
１５デルタシグマモジュレータ
１６分周器
２０発振周波数校正回路
２１制御部
２２バイアス供給部
２３マルチプレクサ
２４カウンタ
２５周波数設定部
２６リファレンスカウント生成部
２７コンパレータ
２８ＶＣＯ調整部
３０スイッチトキャパシタ回路
３１インダクタ
３２負性抵抗
３３可変容量部
３３ａ、３３ｂバラクタダイオード

Claims

制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記発振信号を分周した分周クロック信号を出力するフラクショナル分周器と、前記分周クロック信号と基準周波数信号との位相差を検出する位相比較器と、前記位相差に応じた電流を生成するチャージポンプと、前記チャージポンプにより生成された電流を平滑化して前記制御電圧を生成するループフィルタと、からなる帰還ループを有するＰＬＬ回路に接続され、前記電圧制御発振器の発振周波数を校正する発振周波数校正回路であって、
前記ＰＬＬ回路に通常動作を実行させる通常動作モードと前記電圧制御発振器の発振周波数の校正を行う校正動作モードとを指定するモード指定信号の供給を受け、前記通常動作モードの指定に応じて前記帰還ループをクローズループとし、前記校正動作モードの指定に応じて前記帰還ループをオープンループとする制御部と、
前記フラクショナル分周器の分周値を設定する分周値設定信号を前記フラクショナル分周器に供給する分周値設定信号供給部と、
前記分周クロック信号のクロック数をカウントするカウンタと、
前記カウンタによるカウント値と基準カウント値とを比較する比較部と、
前記比較部の比較結果に基づいて、前記電圧制御発振器の発振周波数を調整する調整部と、
を有し、
前記分周値設定信号供給部は、所定ビット数の設定値の供給を受け、前記通常動作モードにおいて前記所定ビット数の設定値をデルタシグマ変調した変調信号を前記分周値設定信号として前記フラクショナル分周器に供給し、前記校正動作モードにおいて２のべき乗からなる固定値を前記分周値設定信号として前記フラクショナル分周器に供給する、
ことを特徴とする発振周波数校正回路。
前記所定ビット数の設定値に基づいて前記基準カウント値を生成する基準カウント値生成部を有し、
前記基準カウント値生成部は、前記通常動作モードにおいて前記所定ビット数の設定値を前記基準カウント値として生成し、前記校正動作モードにおいて前記所定ビット数の設定値を前記２のべき乗からなる固定値に基づいてビットシフトした値を前記基準カウント値として生成する、
ことを特徴とする請求項１に記載の発振周波数校正回路。
直流バイアス電圧を前記電圧制御発振器に供給するバイアス供給部を含み、
前記制御部は、前記ループフィルタと前記電圧制御発振器との間を非接続とすることにより前記帰還ループをオープンループとし、
前記バイアス供給部は、前記帰還ループがオープンループである場合に、前記直流バイアス電圧を前記制御電圧として前記電圧制御発振器に供給することを特徴とする請求項１又は２に記載の発振周波数校正回路。
前記調整部は、前記カウンタによるカウント値と前記基準カウント値との差分が所定の閾値未満となるまで前記電圧制御発振器に含まれるキャパシタの容量値を調整することにより、前記電圧制御発振器の前記発振周波数を調整することを特徴とする請求項１乃至３のいずれか１に記載の発振周波数校正回路。
制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記発振信号を分周した分周クロック信号を出力するフラクショナル分周器と、前記分周クロック信号と基準周波数信号との位相差を検出する位相比較器と、前記位相差に応じた電流を生成するチャージポンプと、前記チャージポンプにより生成された電流を平滑化して前記制御電圧を生成するループフィルタと、からなる帰還ループを有するＰＬＬ回路の前記電圧制御発振器の発振周波数を校正する発振周波数校正方法であって、
前記帰還ループをクローズループからオープンループに切り替えることにより、前記ＰＬＬ回路を通常動作モードから校正動作モードに切り替えるステップと、
２のべき乗からなる固定値を前記フラクショナル分周器の分周値を設定する分周値設定信号として前記フラクショナル分周器に供給するステップと、
所定ビット数の設定値を含む周波数設定信号に基づいて、前記所定ビット数の設定値をビットシフトすることにより基準カウント値を生成するステップと、
前記分周クロック信号のクロック数をカウントするステップと、
前記カウント値と前記基準カウント値とを比較するステップと、
比較結果に基づいて、前記電圧制御発振器の発振周波数を調整するステップと、
を含むことを特徴とする発振周波数校正方法。
前記ＰＬＬ回路を通常動作モードから校正動作モードに切り替えるステップは、
前記ループフィルタと前記電圧制御発振器との間を非接続とするステップと、
直流バイアス電圧を前記制御電圧として前記電圧制御発振器に供給するステップと、
を含むことを特徴とする請求項５に記載の発振周波数校正方法。