JP2012023626A - 周波数シンセサイザ装置及び変調周波数変位調整方法 - Google Patents

周波数シンセサイザ装置及び変調周波数変位調整方法 Download PDF

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Abstract

【課題】２つの変調経路を有する周波数シンセサイザ装置において、ＤＡＣから電圧制御発振器に出力される制御電圧の振幅を適切に調整することができる。
【解決手段】周波数シンセサイザ装置１０は、入力電圧に応じた発振周波数で発振する電圧制御発振器１４、電圧制御発振器１４からの信号を分周するプログラマブル分周器２０、分周信号と基準クロックとの位相差を電圧制御発振器１４に出力する周波数位相比較器２２、送信データに応じて目標周波数変位分周波数を変位させる場合の調整電圧を電圧制御発振器１４に出力するＤＡＣ１２、調整電圧の校正時に、電圧制御発振器１４を基準電圧電源に接続するスイッチ３２、任意の送信データをＤＡＣ１２に出力して発振させた状態で分周信号の周波数をカウントしたカウント値に基づいて、目標周波数変位に対応する調整電圧に対応した調整データを設定する変調周波数変位校正回路３０を備える。
【選択図】図１

Description

本発明は、周波数シンセサイザ装置及び変調周波数変位調整方法に関するものである。
従来、ＰＬＬ（フェーズ・ロック・ループ）回路を用いた周波数シンセサイザが知られている。また、例えば特許文献１の第９図には、ＰＬＬ回路を用いた周波数シンセサイザと、周波数切替時にＰＬＬ回路の外側から制御電圧を電圧制御発振器に印加するＤＡＣと、を組み合わせた２点周波数変調器が開示されている。
また、高精度の周波数制御が可能な周波数シンセサイザとして、ΔΣ変調等を用いて分周比を等価的に非整数とし、発振周波数を連続的に変化できるようにしたフラクショナルＮ周波数シンセサイザが知られている。そして、２点周波数変調器にフラクショナルＮ周波数シンセサイザを用いた図１７に示すような周波数シンセサイザ装置１００も従来から知られている。このような周波数シンセサイザ装置１００では、送信データを周波数偏移変調（ＦＳＫ：ｆｒｅｑｕｅｎｃｙ ｓｈｉｆｔ ｋｅｙｉｎｇ）により変調して送信することができる。
図１７に示すように、周波数シンセサイザ装置１００は、フラクショナルＮ周波数シンセサイザ１１、ＤＡＣ（デジタル・アナログ・コンバータ）１２、電圧制御発振器１４、及び加算器１６を含んで構成されている。
フラクショナルＮ周波数シンセサイザ１１は、ΔΣ変調器１８、プログラマブル分周器２０、周波数位相比較器２２、及びループフィルタ２４を含んで構成されている。
送信データは、加算器１６及びＤＡＣ１２に入力される。加算器１６は、送信データ及びチャネル周波数設定データが入力される。チャネル周波数設定データは、電圧制御発振器１４が発振する発振周波数（搬送周波数）に対応したデータである。
加算器１６は、入力された送信データと周波数設定データとを加算した加算データをΔΣ変調器１８へ出力する。
ΔΣ変調器１８は、入力された加算データをΔΣ変調し、これを分周比設定信号としてプログラマブル分周器２０に出力する。
プログラマブル分周器２０では、電圧制御発振器１４から出力された信号を、ΔΣ変調器１８から出力された分周比設定信号により定まる分周比で分周した分周信号を周波数位相比較器２２に出力する。
周波数位相比較器２２は、入力された基準クロックとプログラマブル分周器２０から出力された分周信号との位相を比較し、その位相差に応じた位相差信号をループフィルタ２４に出力する。ループフィルタ２４は、入力された位相差信号を平滑化処理し、電圧制御信号として電圧制御発振器１４に出力する。
一方、ＤＡＣ１２は、入力された送信データをデジタル・アナログ変換したアナログ信号を電圧制御発振器１４に出力する。
電圧制御発振器１４は、ループフィルタ２４から入力された電圧制御信号に応じた周波数（チャネル周波数）で発振し、これをＤＡＣ１２から入力されたアナログ信号でＦＳＫ変調した信号を出力する。例えば、周波数変位をΔＦとすると、ＤＡＣ１２に入力された送信データが‘１’であればチャネル周波数から＋ΔＦ分周波数が偏移したＦＳＫ変調信号が電圧制御発振器１４から出力され、送信データが‘０’であればチャネル周波数から−ΔＦ分周波数が偏移したＦＳＫ変調信号が電圧制御発振器１４から出力される。
ここで、送信データが図１８（Ａ）に示すような波形の信号であった場合、ＤＡＣ１２のみで電圧制御発振器１４を制御した場合は、電圧制御発振器１４から出力されるＦＳＫ変調された信号は同図（Ｃ）に示すような波形となる。同図（Ｃ）に示すように、ＤＡＣ１２のみの制御によって電圧制御発振器１４から出力される信号を変調した場合は、フラクショナルＮ周波数シンセサイザ１１には送信データが入力されず、発振周波数がロックされた状態となるため、ＦＳＫ変調された信号はハイパスフィルタのような特性となる。一方、フラクショナルＮ周波数シンセサイザ１１のみの制御によって電圧制御発振器１４から出力される信号を変調した場合は、電圧制御発振器１４から出力されるＦＳＫ変調された信号は同図（Ｄ）に示すような波形となる。同図（Ｄ）に示すように、フラクショナルＮ周波数シンセサイザ１１のみの制御によってＦＳＫ変調された信号はローパスフィルタのような特性を有している。
すなわち、フラクショナルＮ周波数シンセサイザ１１のみでは、送信データのビットレートが高くなるとＰＬＬでの追従が追いつかなくなる場合がある。このため、図１７に示すような周波数シンセサイザ装置１００のように、ＤＡＣ１２と組み合わせた２点周波数変調器とすることにより、図１８（Ｂ）に示すように、送信データが高ビットレートでも電圧制御発振器１４から適切にＦＳＫ変調された信号が出力される。
特開平２−１００５１９号公報
しかしながら、周波数シンセサイザ装置１００は、２つの変調経路を有するため、周波数変調を行う際に、周波数変位を２つの変調経路で一致させるのが難しい、という問題があった。フラクショナルＮ周波数シンセサイザでは、周波数変位は高精度に制御されるため、直接変調経路であるＤＡＣ１２から電圧制御発振器１４に出力される制御電圧の振幅を適切に調整する必要がある。
本発明は、上述した課題を解決するために提案されたものであり、２つの変調経路を有する周波数シンセサイザ装置において、ＤＡＣから電圧制御発振器に出力される制御電圧の振幅を適切に調整することができる周波数シンセサイザ装置及び変調周波数変位調整方法を提供することを目的とする。
上記目的を達成するために、請求項１記載の発明の周波数シンセサイザ装置は、 入力された制御電圧に応じた発振周波数で発振する電圧制御発振手段と、前記電圧制御発振手段からの出力信号を分周すると共に、入力された周波数設定信号に基づいて分周比を可変可能な分周手段と、前記分周手段により分周された分周信号と基準クロックとの位相差を前記制御電圧として前記電圧制御発振手段に出力する周波数位相比較手段と、前記送信データを前記電圧制御発振手段に出力すると共に、前記送信データに応じて目標周波数変位分前記発振周波数から周波数を変位させる場合の調整電圧を前記電圧制御発振手段に出力する調整電圧出力手段と、前記調整電圧の校正時に、前記電圧制御発振手段を前記周波数位相比較手段から予め定めた基準電圧を供給する基準電圧電源に切り替え接続するスイッチと、前記調整電圧の校正時に、任意の送信データを前記調整電圧出力手段に出力して前記電圧制御発振手段を発振させた状態で前記分周信号の周波数をカウントしたカウント値に基づいて、前記目標周波数変位に対応する前記調整電圧に対応した調整データを設定する設定手段と、を備えたことを特徴とする。
請求項２記載の発明は、前記設定手段は、‘１’の前記送信データを前記調整電圧出力手段に出力した場合の前記カウント値、‘０’の前記送信データを前記調整電圧出力手段に出力した場合の前記カウント値、及び前記送信データを前記調整電圧出力手段に出力しない無変調の場合の前記カウント値、のうち２つのカウント値の差分に基づいて、前記目標周波数変位に対応する前記調整電圧を設定することを特徴とする。
請求項３記載の発明は、前記設定手段は、‘１’の前記送信データを前記調整電圧出力手段に出力した場合の前記カウント値と‘０’の前記送信データを前記調整電圧出力手段に出力した場合の前記カウント値と、の差分に基づいて、前記目標周波数変位に対応する前記調整電圧を設定することを特徴とする。
請求項４記載の発明は、前記設定手段は、前記調整電圧の校正時に、前記スイッチが前記基準電圧電源に接続されてから予め定めた周波数不安定期間を経過した後に、前記周波数のカウントを開始することを特徴とする。
請求項５記載の発明は、前記設定手段は、前記調整電圧の校正時に、前記カウント値が予め定めた許容範囲外の値である場合には、前記周波数を再カウントすることを特徴とする。
請求項６記載の発明は、前記分周手段が、予め定めた固定の分周比で前記電圧制御発振手段からの出力信号を分周する第１の分周手段と、前記第１の分周手段で分周された分周信号を前記周波数設定信号に基づく分周比で分周して前記周波数位相比較手段に出力する第２の分周手段と、を含み、前記設定手段は、前記第１の分周手段からの分周信号の周波数をカウントすることを特徴とする。
請求項７記載の発明は、前記分周手段が、予め定めた固定の分周比で前記電圧制御発振手段からの出力信号を分周する第１の分周手段と、前記第１の分周手段で分周された分周信号を前記周波数設定信号に基づく分周比で分周して前記周波数位相比較手段に出力する第２の分周手段と、を含み、前記設定手段は、前記第２の分周手段からの分周信号の周波数をカウントすることを特徴とする。
請求項８記載の発明は、前記設定手段は、前記目標周波数変位をＮ倍した周波数変位に対応する前記調整電圧を求め、当該求めた調整電圧の１／Ｎの調整電圧を前記目標周波数変位に対応した調整電圧として設定することを特徴とする。
請求項９記載の発明は、前記設定手段は、前記調整データの各ビットの前記周波数変位に対する重みに基づいて、前記調整データの各ビットを設定する際の前記周波数のカウント期間を、前記調整データのビット毎に設定することを特徴とする。
請求項１０記載の発明は、前記設定手段は、前記調整データの各ビットの前記周波数変位に対する重みと、予め定めた調整データを前記調整電圧出力手段に出力して前記周波数をカウントした際のカウント値と、に基づいて、前記調整データを設定することを特徴とする。
請求項１１記載の発明は、前記電圧制御発振手段は、電圧感度定数が異なる２つの可変容量回路と、前記調整電圧の校正時には、前記２つの可変容量回路のうち電圧感度定数が小さい可変容量回路を選択して前記周波数位相比較手段に接続する選択手段と、を含むことを特徴とする。
請求項１２記載の発明は、前記電圧制御発振手段は、並列接続された複数の可変容量回路と、前記調整電圧の校正時には、前記複数の可変容量回路から選択した可変容量回路を前記調整電圧出力手段に接続する接続手段と、を含むことを特徴とする。
請求項１３記載の発明は、前記複数の可変容量回路の各々の容量値が２のべき乗の比となるように各々設定されたことを特徴とする。
請求項１４記載の発明は、前記設定手段は、予め定めた発振周波数について設定した前記調整電圧に基づいて、前記発振周波数と異なる発振周波数における前記調整電圧を設定することを特徴とする。
請求項１５記載の発明の変調周波数変位調整方法は、入力された制御電圧に応じた発振周波数で発振し、前記発振周波数で発振された信号を入力された周波数設定信号に基づいて分周比を可変可能に分周し、分周された分周信号と基準クロックとの位相差を前記制御電圧として前記発振周波数で発振する電圧制御発振手段に出力し、前記送信データを前記電圧制御発振手段に出力すると共に、前記送信データに応じて目標周波数変位分前記発振周波数から周波数を変位させる場合の調整電圧を前記電圧制御発振手段に出力し、前記調整電圧の校正時に、前記電圧制御発振手段を前記分周信号と基準クロックとの位相を比較する周波数位相比較手段から予め定めた基準電圧を供給する基準電圧電源に切り替え接続し、前記調整電圧の校正時に、任意の送信データを前記調整電圧を出力する調整電圧出力手段に出力して前記電圧制御発振手段を発振させた状態で前記分周信号の周波数をカウントしたカウント値に基づいて、前記目標周波数変位に対応する前記調整電圧に対応した調整データを設定することを特徴とする。
本発明によれば、２つの変調経路を有する周波数シンセサイザ装置において、ＤＡＣから電圧制御発振器に出力される制御電圧の振幅を適切に調整することができる、という効果を奏する。
第１実施形態に係る周波数シンセサイザ装置の構成図である。 変調周波数変位校正回路のブロック図である。 変調周波数変位校正回路で実行される処理のフローチャートである。 周波数変位の校正について説明するためのタイミングチャートである。 周波数変位の校正について説明するためのタイミングチャートである。 周波数変位の校正について説明するためのタイミングチャートである。 ＤＡＣ調整値と変調周波数変位との関係を示す図である。 周波数不安定期間は周波数をカウントしない場合について説明するためのタイミングチャートである。 第２実施形態に係る周波数シンセサイザ装置の構成図である。 第３実施形態に係る周波数シンセサイザ装置の構成図である。 第６実施形態に係る電圧制御発振器の構成図である。 第７実施形態に係る電圧制御発振器の構成図である。 ＤＡＣ調整値と変調周波数変位との関係を示す図である。 第８実施形態に係る電圧制御発振器の構成図である。 第９実施形態に係る電圧制御発振器の構成図である。 第９実施形態に係る電圧制御発振器の構成図である。 従来例に係る周波数シンセサイザ装置の構成図である。 周波数シンセサイザ装置におけるＦＳＫ変調について説明するためのタイミングチャートである。
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
（第１実施形態）
図１には、本発明の第１実施形態に係る周波数シンセサイザ装置１０の構成を示した。
図１に示すように、周波数シンセサイザ装置１０は、フラクショナルＮ周波数シンセサイザ１１、ＤＡＣ（デジタル・アナログ・コンバータ）１２、電圧制御発振器１４、加算器１６、及び変調周波数変位校正回路３０を含んで構成されている。
フラクショナルＮ周波数シンセサイザ１１は、ΔΣ変調器１８、プログラマブル分周器２０、周波数位相比較器２２、ループフィルタ２４、及びスイッチ３２を含んで構成されている。
送信データは、加算器１６及びＤＡＣ１２に入力される。加算器１６は、送信データ及びチャネル周波数設定データが入力される。チャネル周波数設定データは、電圧制御発振器１４が発振する発振周波数（搬送周波数）に対応したデータである。
加算器１６は、入力された送信データと周波数設定データとを加算した加算データをΔΣ変調器１８へ出力する。
ΔΣ変調器１８は、入力された加算データをΔΣ変調し、これを分周比設定信号としてプログラマブル分周器２０に出力する。
プログラマブル分周器２０では、電圧制御発振器１４から出力された信号を、ΔΣ変調器１８から出力された分周比設定信号により定まる分周比で分周した分周信号を周波数位相比較器２２及び変調周波数変位校正回路３０に出力する。
周波数位相比較器２２は、入力された基準クロックとプログラマブル分周器２０から出力された分周信号との位相を比較し、その位相差に応じた位相差信号をループフィルタ２４に出力する。ループフィルタ２４は、入力された位相差信号を平滑化処理し、電圧制御信号として電圧制御発振器１４に出力する。
一方、ＤＡＣ１２は、入力された送信データをデジタル・アナログ変換したアナログ信号を電圧制御発振器１４に出力する。
電圧制御発振器１４は、ループフィルタ２４から入力された電圧制御信号に応じた周波数（チャネル周波数）で発振し、これをＤＡＣ１２から入力されたアナログ信号でＦＳＫ変調した信号を出力する。例えば、周波数変位をΔＦとすると、ＤＡＣ１２に入力された送信データが‘１’であればチャネル周波数から＋ΔＦ分周波数が偏移したＦＳＫ変調信号が電圧制御発振器１４から出力され、送信データが‘０’であればチャネル周波数から−ΔＦ分周波数が偏移したＦＳＫ変調信号が電圧制御発振器１４から出力される。
変調周波数変位校正回路３０は、図２に示すように、制御部３０Ａ、周波数変位の校正時に任意の‘０’、‘１’のデジタル変調データを生成するデータ生成部３０Ｂ、プログラマブル分周器２０から出力された分周信号の‘１’又は‘０’の数を予め定めたカウント期間内でカウントするカウント部３０Ｃ、カウント部３０Ｃでカウントしたカウント値及びプログラマブル分周器２０の分周比に基づいて、周波数変位を算出する周波数変位算出部３０Ｄ、ＤＡＣ１２に出力する最適なＤＡＣ調整値を探索する探索部３０Ｅ、探索部３０Ｅで探索した最適なＤＡＣ調整値を記憶する記憶部３０Ｆを含んで構成されている。
変調周波数変位校正回路３０は、周波数位相量の校正時（例えばＬＳＩ製造時等）には、電圧制御発振器１４から出力される信号の発振周波数が、チャネル周波数を中心として、送信データが‘０’か‘１’かに応じて所望の周波数変位で精度良く周波数変位するための、ＤＡＣ１２に出力するＤＡＣ調整値を調整し、その値を記憶しておく。
そして、通常動作時には、入力された送信データをＤＡＣ１２に出力すると共に、入力された送信データが‘１’ならば符号がプラスのＤＡＣ調整値をＤＡＣ１２に出力し、入力された送信データが‘０’ならば符号がマイナスのＤＡＣ調整値をＤＡＣ１２に出力する。従って、入力された送信データが‘１’であれば、電圧制御発振器１４から出力される信号の周波数が、チャネル周波数からＤＡＣ調整値に応じた周波数変位だけプラス側に変位し、入力された送信データが‘０’であれば、電圧制御発振器１４から出力される信号の周波数が、チャネル周波数からＤＡＣ調整値に応じた周波数変位だけマイナス側に変位する。これにより、精度のよいＦＳＫ変調信号が得られる。
スイッチ３２は、周波数変位の校正時には、予め定めた基準電圧を発生させる図示しない基準電圧電源とループフィルタ２４とを接続し、通常動作時には、周波数位相比較器２２とループフィルタ２４とを接続するように切り替えられる。
次に、周波数変位の校正時に変調周波数変位校正回路３０で実行される処理について、図３に示すフローチャートを参照して説明する。
校正時には、基準電圧を発生する図示しない基準電圧電源は電圧制御発振器１４と接続され、フラクショナルＮ周波数シンセサイザ１１は、開ループとなる。従って、無変調時には、基準電圧に応じた周波数で電圧制御発振器１４は発振する。また、変調周波数変位校正回路３０は、ΔΣ変調器１８に分周比を固定にするように指示する。これにより、プログラマブル分周器２０は、予め定めた分周比で電圧制御発振器１４からの出力信号を分周して変調周波数変位校正回路３０に出力する。
なお、本実施形態では、変調周波数変位校正回路３０がＤＡＣ１２に出力するＤＡＣ調整値のビット数ｎは、４ビットであるものとする。また、最上位ビットは（ｎ−１）ビット目、最下位ビットは０ビット目とする。
まず、ステップ１００では、ＤＡＣ調整値を０に初期化する。すなわち、ＤＡＣ調整値の各ビットを‘０’に初期化する。
ステップ１０２では、ビット番号Ｎを最上位ビット（ここではｎ−１＝３）にセットする。
ステップ１０４では、ＤＡＣ調整値のＮビット目に‘１’をセットしてＤＡＣ１２に出力する。
ステップ１０６では、周波数変位を測定する。例えば、チャネル周波数Ｆ０が２４００ＭＨｚ、周波数変位ｆｄｅｖが５００ｋＨｚの場合のＦＳＫ変調波の場合の周波数変位の測定について説明する。また、分周比は説明を簡単にするため１とする。
この場合、無変調時には電圧制御発振器１４の発振周波数が２４００ＭＨｚとなり、送信データが‘１’の場合には電圧制御発振器１４の発振周波数が２４００．５ＭＨｚとなり、送信データが‘０’の場合には電圧制御発振器１４の発振周波数が２３９９．５ＭＨｚとなる必要がある。
そこで、無変調時、すなわち送信データがＤＡＣ１２に出力されない状態における電圧制御発振器１４から出力される出力信号の周波数（パルス数）を予め定めたカウント期間、例えば１ｍｓの期間でカウントすると共に、送信データ‘１’がＤＡＣ１２に出力された状態で電圧制御発振器１４から出力される出力信号の周波数又は送信データ‘０’がＤＡＣ１２に出力された状態で電圧制御発振器１４から出力される出力信号の周波数を予め定めたカウント期間カウントする。そして、両者の差分が５００となれば、チャネル周波数から５００ｋＨｚ周波数がプラス側に変位していることとなる。
図４には、送信データが‘１’の場合の周波数変位の測定について示した。同図に示すように、最初は、送信データ‘１’をＤＡＣ１２に出力しない無変調状態（データ開始信号が‘Ｌ’）で、電圧制御発振器１４から出力される出力信号の周波数を予め定めたカウント期間カウントする。次に、送信データ‘１’をＤＡＣ１２に出力する（データ開始信号が‘Ｈ’）と共に、電圧制御発振器１４から出力される出力信号の周波数を予め定めたカウント期間カウントする。そして、両者の差分のカウント値を求める。この両者の差分のカウント値がチャネル周波数からの周波数変位（測定周波数変位）に相当する。
なお、送信データ‘０’をＤＡＣ１２に出力して周波数変位を測定するようにしてもよい。図５には、送信データが‘０’の場合の周波数変位の測定について示した。この場合も、図４の場合と同様に、最初は、送信データ‘０’をＤＡＣ１２に出力しない無変調状態（データ開始信号が‘Ｌ’）で、電圧制御発振器１４から出力される出力信号の周波数を予め定めたカウント期間カウントする。次に、送信データ‘０’をＤＡＣ１２に出力する（データ開始信号が‘Ｈ’）と共に、電圧制御発振器１４から出力される出力信号の周波数を予め定めたカウント期間カウントする。そして、両者の差分のカウント値を求める。この両者の差分のカウント値がチャネル周波数からの周波数変位（測定周波数変位）に相当する。
ステップ１０８では、ステップ１０６で求めた両者の差分のカウント値が、目標周波数変位（ここでは５００ｋＨｚ）に相当するカウント値（ここでは５００）以上になったか否かが判断される。
そして、測定周波数変位が目標周波数変位以上となった場合には、ステップ１１０へ移行し、ＤＡＣ調整値のＮビット目に‘０’をセットする。一方、測定周波数変位が目標周波数変位未満の場合には、ステップ１１２へ移行する。
ステップ１１２では、Ｎ＝０か否かを判断し、Ｎ＝０でない場合にはステップ１１４へ移行し、Ｎ＝０の場合には、ステップ１１６へ移行する。
ステップ１１４では、ＮにＮ−１を代入して、ステップ１０４へ戻って上記と同様の処理をＮ＝０になるまで繰り返す。
ステップ１１６では、ＤＡＣ調整値を記憶部３０Ｆに記憶する。
このように、最上位ビットから順に‘１’をセットし、測定周波数変位が目標周波数変位以上であれば、そのビットを‘０’にセットし、測定周波数変位が目標周波数変位未満であれば、そのビットを‘１’にセットする処理を最下位ビットまで行うことにより、測定周波数変位が目標周波数変位に最も近くなるＤＡＣ調整値が設定される。すなわち、図３に示す処理は、所謂２進探索アルゴリズムによりＤＡＣ調整値の最適値を探索する処理である。
なお、ステップ１０６の周波数変位の測定においては、無変調時のカウント値と、送信データ‘１’又は送信データ‘０’をＤＡＣ１２に出力したときの変調時のカウント値と、の差分を算出する場合について説明したが、送信データ‘１’をＤＡＣ１２に出力したときの変調時のカウント値と、送信データ‘０’をＤＡＣ１２に出力したときの変調時のカウント値と、の差分を算出し、これが目標周波数変位の２倍の値に相当するカウント値になったか否かを判断するようにしてもよい。上記の例では、カウント値が１０００となれば、目標周波数変位だけ周波数が変位したこととなる。
図６には、送信データ‘１’をＤＡＣ１２に出力したときの変調時のカウント値と、送信データ‘０’をＤＡＣ１２に出力したときの変調時のカウント値と、の差分を算出して周波数変位を測定する場合について示した。この場合、最初は、送信データ‘１’をＤＡＣ１２に出力すると共に、電圧制御発振器１４から出力される出力信号の周波数を予め定めたカウント期間カウントする。次に、送信データ‘０’をＤＡＣ１２に出力すると共に、電圧制御発振器１４から出力される出力信号の周波数を予め定めたカウント期間カウントする。そして、両者の差分のカウント値を求める。この両者の差分のカウント値の１／２の値がチャネル周波数からの周波数変位に相当する。
これにより、無変調時のカウント値と、送信データ‘１’又は送信データ‘０’をＤＡＣ１２に出力したときの変調時のカウント値と、の差分を算出する場合と比較して、カウント期間が同じであれば２倍の差分が得られるため、ＤＡＣ調整値の探索を２倍の精度で行うことができる。逆に、カウント期間を１／２にしても、ＤＡＣ調整値の探索を同じ精度で行うことができる。
一般に、カウント期間を長くとってカウント値が大きくなるようにすれば、周波数変位の校正を精度良く行うことができるが、校正に時間がかかる。そこで、本来の目標周波数変位のＮ倍の周波数変位を目標周波数変位として上記の処理を行い、その結果得られたＤＡＣ調整値の１／ＮをＤＡＣ１２に出力するＤＡＣ調整値として設定するようにしてもよい。これにより、カウント期間を長くすることなく、精度良くＤＡＣ調整値を探索することができる。
図７には、ＤＡＣ調整値と周波数変位との関係を示した。同図に示すように、目標周波数変位のＮ倍の周波数変位を得るには、目標周波数変位を得るのに最適なＤＡＣ調整値のＮ倍のＤＡＣ調整値をＤＡＣ１２に出力すればよい。従って、目標周波数変位のＮ倍の周波数変位を得るのに最適なＤＡＣ調整値を１／Ｎ倍すれば、目標周波数変位を得るのに最適なＤＡＣ調整値が求められる。
ところで、校正時に、フラクショナルＮ周波数シンセサイザ１１を開ループにして直ぐに上記の処理を行うと、開ループ直後の電圧制御発振器１４の周波数ドリフトにより、電圧制御発振器１４の出力信号の周波数を正確にカウントできない場合がある。そこで、図８に示すように、電圧制御発振器１４の発振周波数が安定するまでの予め定めた待ち時間Ｔ（周波数不安定期間）が経過した後の周波数安定期間に上記の処理を実行することが好ましい。これにより、精度良くＤＡＣ調整値を探索することができる。
また、開ループ時に電圧制御発振器１４の周波数をカウントする際、そのカウント値が、外乱等の環境変化の影響を受けて電圧制御発振器１４の発振周波数の許容範囲を逸脱する場合がある。そこで、カウント値がチャネル周波数を中心として予め定めた許容範囲外となる場合には、そのカウント値を無効とし、再度カウントするようにしてもよい。例えば、チャネル周波数が２．４ＧＨｚの場合で、カウント期間を１μｓとした場合、無変調時のカウント値は理想状態であれば２４００となるはずである。そして、例えば２．４ＧＨｚを中心として±１００ＭＨｚの範囲を越えた場合は周波数が異常であり外乱等の影響があると判断できる場合には、閾値を１００（１００ＭＨｚに相当）に設定する。これにより、外乱等の影響によってカウント値が異常となっても、再度カウント値をカウントすることで、精度良くＤＡＣ調整値を探索することができる。
（第２実施形態）
次に、本発明の第２実施形態について説明する。なお、第１実施形態と同一部分については同一符号を付し、その詳細な説明は省略する。
図９には、本実施形態に係る周波数シンセサイザ装置１０Ａを示した。本実施形態では、プログラマブル分周器２０が、前置分周器２０Ａと分周器２０Ｂとで構成されており、前置分周器２０Ａの出力信号が変調周波数変位校正回路３０に出力される点が第１実施形態で説明した周波数シンセサイザ装置１０と異なる。
前置分周器（プリスケーラ）２０Ａでは、電圧制御発振器１４からの出力信号を予め定めた分周比１／Ｐで分周し、分周器２０Ｂ及び変調周波数変位校正回路３０に出力する。
分周器２０Ｂは、前置分周器２０Ａから出力された信号を、予め定めた分周比１／Ｎで分周して周波数位相比較器２２及びΔΣ変調器１８に出力する。
このような構成では、前置分周器２０Ａは、通常動作時及び校正時の何れにおいても分周比が固定となるので、校正時に変調周波数変位校正回路３０がΔΣ変調器１８に分周比を固定にするための制御信号を出力する必要がなく、変調周波数変位校正回路３０の制御を簡略化することができる。
（第３実施形態）
次に、本発明の第３実施形態について説明する。なお、上記実施形態と同一部分については同一符号を付し、その詳細な説明は省略する。
図１０には、本実施形態に係る周波数シンセサイザ装置１０Ｂを示した。本実施形態では、プログラマブル分周器２０が、前置分周器２０Ａと分周器２０Ｂとで構成されており、後段の分周器２０Ｂの出力信号が変調周波数変位校正回路３０に出力される点が第２実施形態で説明した周波数シンセサイザ装置１０Ｂと異なる。
本実施形態に係る周波数シンセサイザ装置１０Ｂでは、ΔΣ変調器１８は、校正時でも分周器２０Ｂに対して分周比を固定にするように指示するのではなく、通常動作時と同様に、ΔΣ変調した信号を分周器２０Ｂに出力する。
このような構成とすることにより、電圧制御発振器１４からの出力信号を分数分周することが可能になり、より細かいステップで発振周波数をずらして校正することができる。
（第４実施形態）
次に、本発明の第４実施形態について説明する。本実施形態では、ＤＡＣ調整値の各ビットの変調周波数変位の重みに基づいて、図３のステップ１０６の処理におけるカウント期間をビット毎に設定する場合について説明する。
例えばＤＡＣ調整値を４ビット、１ＬＳＢ当たりの出力電圧を１００ｍＶ、電圧制御発振器１４の変調感度Ｋｖｏを０．５ＭＨｚ／Ｖとした場合、ＤＡＣ調整値の各ビットＤＡＣ＜３＞〜ＤＡＣ＜０＞と、ＤＡＣ１２からの出力電圧［ｍＶ］及び変調周波数変位［ｋＨｚ］との対応関係を表１に示す。
Figure 2012023626
 ここで、チャネル周波数が２４００ＭＨｚ、周波数変位が５００ｋＨｚ、送信データ‘１’の変調周波数が２４００．５ＭＨｚ、送信データ‘０’の変調周波数が２３９９．５ＭＨｚ、無変調時の電圧制御発振器１４の発振周波数を２４００ＭＨｚのＦＳＫ変調波を想定し、カウント期間を１ｍｓとする。この場合、周波数変位は５００ｋＨｚであることから、図３のステップ１０６において、図６に示すように送信データ‘１’のカウント値と送信データ‘０’のカウント値とに基づいて測定周波数変位を求める場合は、ステップ１０８の判断で用いられる目標周波数変位は１０００ｋＨｚとなる。
上記表１より、例えばＤＡＣ調整値の３ビット目、すなわちＤＡＣ＜３＞については、周波数変位の重みは４００ｋＨｚである。このため、ＤＡＣ調整値をＤＡＣ（３：０）＝１０００とした場合、カウント期間は１ｍｓなので、理想状態では、送信データ‘１’の場合のカウント値は２４００４００となり、送信データが‘０’の場合のカウント値は２３９９６００となる。
この場合、送信データ‘１’の場合と送信データ‘０’の場合のカウント値との差分は８００となり、目標値から２００ずれていることになるが、ＤＡＣ＜３＞のビット分解能は上記表１より４００ｋＨｚであるため、図３のステップ１０６におけるカウント期間を１ｍｓより短くしても、ＤＡＣ＜３＞にビットが立つか立たないかを判定することができる。例えば、ＤＡＣ＜３＞の場合、カウント期間を１ｍｓの１／１００である１μｓとしても、図３の処理においてＤＡＣ＜３＞にビットが立つか立たないかを判定できる。
従って、図３の処理において、ＤＡＣ調整値のビットが上位から下位に向かうに従って、すなわち周波数変位の重みが小さくなるに従ってカウント期間が長くなるように、各ビットについてのカウント期間を設定するようにしてもよい。これにより、各ビットでカウント期間を固定にした場合と比較して、最適なＤＡＣ調整値を探索する時間を短縮することができる。
（第５実施形態）
次に、本発明の第５実施形態について説明する。本実施形態では、ＤＡＣ調整値の各ビットの変調周波数変位の重みに基づいて、図３のステップ１０６の処理を、予め定めたビットだけ行い、他のビットについては、前記予め定めたビットについてステップ１０６の処理を行った結果に基づいて設定する場合について説明する。
なお、ここでは、想定されるＦＳＫ変調波は第４実施形態と同一であり、ＤＡＣ調整値のビット数、１ＬＳＢ当たりの出力電圧、電圧制御発振器１４の変調感度Ｋｖｏ、ＤＡＣ調整値の各ビットＤＡＣ＜３＞〜ＤＡＣ＜０＞と、ＤＡＣ１２からの出力電圧［ｍＶ］及び変調周波数変位［ｋＨｚ］との対応関係も第４実施形態と同一である場合について説明する。
例えば、ＤＡＣ調整値ＤＡＣ（３：０）＝１０００とした場合、カウント期間は１ｍｓなので、理想状態では、送信データ‘１’の場合のカウント値は２４００４００となり、送信データが‘０’の場合のカウント値は２３９９６００となり、その差分は８００となる。そして、送信データ‘１’のカウント値と送信データ‘０’のカウント値とに基づいて測定周波数変位を求める場合における目標値１０００から２００ずれていることになるため、周波数変位が１００ｋＨｚ小さいことが判る。
従って、上記表１より周波数変位の重みが１００ｋＨｚであるＤＡＣ＜１＞にビットを立てることにより、不足している１００ｋＨｚ分の周波数変位を補うことができるため、ＤＡＣ調整値をＤＡＣ＜３：０＞＝１０１０とすればよい。
このように、特定のビットについてのみ図３のステップ１０６の処理を行って、その結果に基づいて他のビットを設定することにより、図３のステップ１０６の処理は１回だけ実行すればよく、ステップ１０８〜ステップ１１４の処理に代えて、上記のように周波数変位に応じた重みのビットを立てる処理を実行すればよい。これにより、最適なＤＡＣ調整値を設定する時間を短縮することができる。
（第６実施形態）
次に、本発明の第６実施形態について説明する。本実施形態では、電圧制御発振器の感度定数を選択できる電圧制御発振器を用いる場合について説明する。なお、電圧制御発振器以外の部分は、第１実施形態で説明した周波数シンセサイザ装置１０と同一であるので、詳細な説明は省略する。
図１１には、本実施形態に係る電圧制御発振器１４Ａを示した。同図に示すように、電圧制御発振器１４は、コイル４０、可変容量回路４２、４４Ａ、４４Ｂ、可変容量素子４６、及び負性抵抗４８が並列接続された構成である。
可変容量回路４２は、コンデンサ５０Ａ、可変容量ダイオード（バリキャップ）５２Ａ、５２Ｂ、コンデンサ５０Ｂが直列に接続された構成である。可変容量ダイオード５２Ａ、５２Ｂのアノード間には、ＤＡＣ１２の出力端が接続されている。
可変容量回路４４Ａは、コンデンサ５４Ａ、可変容量ダイオード５６Ａ、５６Ｂ、コンデンサ５４Ｂが直列に接続された構成である。可変容量ダイオード５６Ａ、５６Ｂのアノード間には、スイッチＳＷ１を介してループフィルタ２４が接続されている。
可変容量回路４４Ｂは、コンデンサ５８Ａ、可変容量ダイオード６０Ａ、６０Ｂ、コンデンサ５８Ｂが直列に接続された構成である。可変容量ダイオード６０Ａ、６０Ｂのアノード間には、スイッチＳＷ２を介してループフィルタが接続されている。
ここで、可変容量回路４４Ａの可変容量ダイオード５６Ａ、５６Ｂの電圧感度定数（容量に相当）Ｋｖ１と、可変容量回路４４Ｂの可変容量ダイオード６０Ａ、６０Ｂの電圧感度定数Ｋｖ２とは異なる値となっており、例えばＫｖ１＞Ｋｖ２である。
そして、通常動作時には、スイッチＳＷ１がオンすると共にスイッチＳＷ２がオフし、可変容量回路４４Ａが選択される。一方、校正時には、スイッチＳＷ２がオンすると共にスイッチＳＷ１がオフし、可変容量回路４４Ｂが選択される。これにより、校正時には、電圧制御発振器１４の電圧感度定数が通常動作時よりも小さくなり、フラクショナルＮ周波数シンセサイザ１１を開ループにすることにより発生する位相雑音により校正の精度が悪化するのを抑制することができる。
（第７実施形態）
次に、本発明の第７実施形態について説明する。本実施形態では、ＤＡＣ１２に接続される可変容量回路を複数個備えた電圧制御発振器を用いる場合について説明する。なお、電圧制御発振器以外の部分は、第１実施形態で説明した周波数シンセサイザ装置１０と同一であるので、詳細な説明は省略する。また、第６実施形態で説明した電圧制御発振器１４Ａと同一部分には同一符号を付し、その詳細な説明は省略する。
図１２には、本実施形態に係る電圧制御発振器１４を示した。同図に示すように、電圧制御発振器１４Ｂは、コイル４０、Ｎ個の可変容量回路７０１〜７０Ｎ、可変容量回路７２、可変容量素子４６、及び負性抵抗４８が並列接続された構成である。
Ｎ個の可変容量回路７０１〜７０Ｎは、スイッチＳＷ１〜ＳＷＮを介してＤＡＣ１２と接続されている。
なお、可変容量回路７０１〜７０Ｎの構成は同一であり、コンデンサ７４Ａ、可変容量ダイオード７６Ａ、７６Ｂ、コンデンサ７４Ｂが直列に接続された構成である。従って、可変容量回路７０１〜７０Ｎの容量値は同一である。
可変容量回路７２は、コンデンサ７８Ａ、可変容量ダイオード８０Ａ、８０Ｂ、コンデンサ７８Ｂが直列に接続された構成である。従って、可変容量回路７０１〜７０Ｎの容量値は同一である。
このような構成の電圧制御発振器１４では、通常動作時にはＮ個のスイッチのうち予め定めたスイッチがオンされ、他のスイッチはオフされる。また、校正時には、Ｎ個のスイッチが全てオンし、本来の目標周波数変位のＮ倍の目標周波数変位を目標周波数変位として最適なＤＡＣ調整値を探索する。
図１３には、本実施形態に係る電圧制御発振器１４を用いた場合のＤＡＣ調整値と周波数変位との関係を示した。同図に示すように、一つのスイッチのみオンさせた場合のＤＡＣ調整値に対する変調周波数変位の傾きａと比較して、Ｎ個のスイッチ全てオンさせた場合のＤＡＣ調整値に対する周波数変位の傾きＮａはＮ倍となる。従って、Ｎ個のスイッチを全てオンし、本来の目標周波数変位のＮ倍の目標周波数変位を目標周波数変位として最適なＤＡＣ調整値を探索することにより、本来の目標周波数変位に対応したＤＡＣ調整値を探索することができる。また、複数の可変容量回路７０１〜７０Ｎを備えているので、様々な周波数変位の校正に対応することができる。
（第８実施形態）
次に、本発明の第８実施形態について説明する。本実施形態では、ＤＡＣ１２に接続される可変容量回路を複数個備えた電圧制御発振器を用いた場合の変形例について説明する。なお、電圧制御発振器以外の部分は、第１実施形態で説明した周波数シンセサイザ装置１０と同一であるので、詳細な説明は省略する。また、第７実施形態で説明した電圧制御発振器１４Ｂと同一部分には同一符号を付し、その詳細な説明は省略する。
図１４には、本実施形態に係る電圧制御発振器１４Ｃを示した。同図に示すように、電圧制御発振器１４Ｂは、コイル４０、Ｎ＋１個の可変容量回路７００〜７０Ｎ、可変容量回路７２、可変容量素子４６、及び負性抵抗４８が並列接続された構成である。
Ｎ個の可変容量回路７００〜７０Ｎは、スイッチＳＷ０〜ＳＷＮを介してＤＡＣ１２と接続されている。
そして、可変容量回路７００〜７０Ｎの構成は、図１２の電圧制御発振器１４Ｂと同様であるが、その容量値が２のべき乗の比となるように構成されている点が電圧制御発振器１４Ｂと異なる。すなわち、可変容量回路７００の容量値をＣ０（＝２０×Ｃ０）とすると、可変容量回路７０0の容量値は２１×Ｃ０、可変容量回路７０２の容量値は２２×Ｃ０、・・・可変容量回路７０Ｎの容量値は２Ｎ×Ｃ０となっている。
このように、可変容量回路７００〜７０Ｎの容量値が２のべき乗の比となるように構成されていることにより、第７実施形態で説明した電圧制御発振器１４Ｂと比較して、ＤＡＣ１２に接続される可変容量回路の数を減らすことができ、回路のサイズを小さくすることができる。
（第９実施形態）
次に、本発明の第９実施形態について説明する。本実施形態では、１つのチャネル周波数における周波数変位の校正を行って最適なＤＡＣ調整値を求めた場合に、その結果に基づいて、他のチャネル周波数における周波数変位のＤＡＣ調整値を求める場合について説明する。なお、装置構成は第１実施形態で説明した周波数シンセサイザ装置１０と同一であるので、詳細な説明は省略する。また、図１１の電圧制御発振器１４Ａと同一部分には同一符号を付して詳細な説明は省略する。
図１５には、電圧制御発振器１４の構成を示した。なお、図１５では、ループフィルタ２４が接続される可変容量回路については図示を省略している。電圧制御発振器１４は、コイル４０、可変容量回路４２、可変容量素子４６、及び負性抵抗４８が並列接続された構成である。可変容量回路４２は、コンデンサ５０Ａ、可変容量ダイオード５２Ａ、５２Ｂ、及びコンデンサ５０Ｂが直列接続された構成であり、可変容量ダイオード５２Ａ、５２Ｂのアノード間にＤＡＣ１２の出力端が接続されている。
例えば、コイル４０のインダクタンスをＬ、可変容量回路４２の容量値をＣｄｅｖ０、可変容量素子４６の容量値をＣ０、チャネル周波数（発振周波数）をＦ０とすると、次式が成り立つ。
Ｆ０＝１／（２π・ｓｑｒｔ（Ｌ（Ｃ０＋Ｃｄｅｖ０）） ・・・（１）
また、図１６に示すように、コイル４０のインダクタンスをＬ、可変容量回路４２の容量値をＣｄｅｖ１、可変容量素子４６の容量値をＣ１、チャネル周波数（発振周波数）をＦ１とすると、次式が成り立つ。
Ｆ１＝１／（２π・ｓｑｒｔ（Ｌ（Ｃ１＋Ｃｄｅｖ１）） ・・・（２）
また、これら２つの周波数における周波数変位をｆｄｅｖとすると、次式が成り立つ。
Ｆ０−ｆｄｅｖ＝１／（２π・ｓｑｒｔ（Ｌ（Ｃ０＋Ｃｄｅｖ０）） ・・・（３）
Ｆ１−ｆｄｅｖ＝１／（２π・ｓｑｒｔ（Ｌ（Ｃ１＋Ｃｄｅｖ１）） ・・・（４）
上記（１）〜（４）式より、Ｃｄｅｖ１とＣｄｅｖ０の関係が近似的に次式で表わされる。ただし、ｆｄｅｖがＦ０やＦ１に対して十分に小さいと仮定する。
Ｃｄｅｖ１＝（Ｆ０／Ｆ１）２×Ｃｄｅｖ０ ・・・（５）
なお、Ｃｄｅｖ０はＤＡＣ１２の出力電圧によって決まる。その容量変動値がＤＡＣ１２の出力電圧に対して線形である領域を使うことにより、Ｃｄｅｖ０はＤＡＣ１２の出力電圧Ｖｄａｃ０を用いて次式で表される。
Ｃｄｅｖ０＝Ａ×Ｖｄａｃ０ ・・・（６）
ここで、Ａは比例定数を表す。
上記（５）、（６）式よりチャネル周波数Ｆ１での可変容量回路４２の容量値Ｃｄｅｖ１は次式で表される。
Ｃｄｅｖ１＝（Ｆ０／Ｆ１）２×Ａ×Ｖｄａｃ０ ・・・（７）
上記（７）式よりチャネル周波数Ｆ１での変調周波数変位に必要なＤＡＣ１２の調整電圧Ｖｄａｃ１は次式で表される。
Ｖｄａｃ１＝（Ｆ０／Ｆ１）２×Ｖｄａｃ０ ・・・（８）
上記（８）式により、ある１つのチャネル周波数でＤＡＣ１２のＤＡＣ調整値を求めておけば、他のチャネル周波数でのＤＡＣ調整値を算出することができる。これにより、チャネル周波数毎に図３に示す処理を実行する必要がないため、ＤＡＣ調整値を各チャネル周波数におけるＤＡＣ調整値の設定を短時間で行うことができる。
なお、上記各実施形態では、フラクショナルＮ周波数シンセサイザ１１にΔΣ変調器１８を備えた構成の場合について説明したが、分周比を可変にすることができるものであればΔΣ変調器１８に限られるものではない。
１０、１０Ａ、１０Ｂ、１００ 周波数シンセサイザ装置
１１ フラクショナルＮ周波数シンセサイザ
１２ ＤＡＣ（調整電圧出力手段）
１４、１４Ａ、１４Ｂ、１４Ｃ 電圧制御発振器（電圧制御発振手段）
１６ 加算器
１８ ΔΣ変調器
２０ プログラマブル分周器（分周手段）
２０Ａ 前置分周器
２０Ｂ 分周器
２２ 周波数位相比較器（周波数位相比較手段）
２４ ループフィルタ
３０ 変調周波数変位校正回路（設定手段）
３２ スイッチ
４０ コイル
４２ 可変容量回路
４４Ａ、４４Ｂ 可変容量回路
４６ 可変容量素子
４８ 負性抵抗
５０Ａ、５０Ｂ、５４Ａ、５４Ｂ、５８Ａ、５８Ｂ コンデンサ
５２Ａ、５２Ｂ、５６Ａ、５６Ｂ、６０Ａ、６０Ｂ 可変容量ダイオード
７０１〜７０Ｎ 可変容量回路
７２ 可変容量回路
７４Ａ、７４Ｂ、７８Ａ、７８Ｂ、８０Ａ、８０Ｂ コンデンサ
８０Ａ、８０Ｂ 可変容量ダイオード

Claims (15)

  1. 入力された制御電圧に応じた発振周波数で発振する電圧制御発振手段と、
    前記電圧制御発振手段からの出力信号を分周すると共に、入力された周波数設定信号に基づいて分周比を可変可能な分周手段と、
    前記分周手段により分周された分周信号と基準クロックとの位相差を前記制御電圧として前記電圧制御発振手段に出力する周波数位相比較手段と、
    前記送信データを前記電圧制御発振手段に出力すると共に、前記送信データに応じて目標周波数変位分前記発振周波数から周波数を変位させる場合の調整電圧を前記電圧制御発振手段に出力する調整電圧出力手段と、
    前記調整電圧の校正時に、前記電圧制御発振手段を前記周波数位相比較手段から予め定めた基準電圧を供給する基準電圧電源に切り替え接続するスイッチと、
    前記調整電圧の校正時に、任意の送信データを前記調整電圧出力手段に出力して前記電圧制御発振手段を発振させた状態で前記分周信号の周波数をカウントしたカウント値に基づいて、前記目標周波数変位に対応する前記調整電圧に対応した調整データを設定する設定手段と、
    を備えた周波数シンセサイザ装置。
  2. 前記設定手段は、‘１’の前記送信データを前記調整電圧出力手段に出力した場合の前記カウント値、‘０’の前記送信データを前記調整電圧出力手段に出力した場合の前記カウント値、及び前記送信データを前記調整電圧出力手段に出力しない無変調の場合の前記カウント値、のうち２つのカウント値の差分に基づいて、前記目標周波数変位に対応する前記調整電圧を設定する
    請求項１記載の周波数シンセサイザ装置。
  3. 前記設定手段は、‘１’の前記送信データを前記調整電圧出力手段に出力した場合の前記カウント値と‘０’の前記送信データを前記調整電圧出力手段に出力した場合の前記カウント値と、の差分に基づいて、前記目標周波数変位に対応する前記調整電圧を設定する
    請求項２記載の周波数シンセサイザ装置。
  4. 前記設定手段は、前記調整電圧の校正時に、前記スイッチが前記基準電圧電源に接続されてから予め定めた周波数不安定期間を経過した後に、前記周波数のカウントを開始する
    請求項１〜請求項３の何れか１項に記載の周波数シンセサイザ装置。
  5. 前記設定手段は、前記調整電圧の校正時に、前記カウント値が予め定めた許容範囲外の値である場合には、前記周波数を再カウントする
    請求項１〜請求項４の何れか１項に記載の周波数シンセサイザ装置。
  6. 前記分周手段が、予め定めた固定の分周比で前記電圧制御発振手段からの出力信号を分周する第１の分周手段と、前記第１の分周手段で分周された分周信号を前記周波数設定信号に基づく分周比で分周して前記周波数位相比較手段に出力する第２の分周手段と、を含み、前記設定手段は、前記第１の分周手段からの分周信号の周波数をカウントする
    請求項１〜請求項５の何れか１項に記載の周波数シンセサイザ装置。
  7. 前記分周手段が、予め定めた固定の分周比で前記電圧制御発振手段からの出力信号を分周する第１の分周手段と、前記第１の分周手段で分周された分周信号を前記周波数設定信号に基づく分周比で分周して前記周波数位相比較手段に出力する第２の分周手段と、を含み、前記設定手段は、前記第２の分周手段からの分周信号の周波数をカウントする
    請求項１〜請求項５の何れか１項に記載の周波数シンセサイザ装置。
  8. 前記設定手段は、前記目標周波数変位をＮ倍した周波数変位に対応する前記調整電圧を求め、当該求めた調整電圧の１／Ｎの調整電圧を前記目標周波数変位に対応した調整電圧として設定する
    請求項１〜請求項７の何れか１項に記載の周波数シンセサイザ装置。
  9. 前記設定手段は、前記調整データの各ビットの前記周波数変位に対する重みに基づいて、前記調整データの各ビットを設定する際の前記周波数のカウント期間を、前記調整データのビット毎に設定する
    請求項１〜請求項８の何れか１項に記載の周波数シンセサイザ装置。
  10. 前記設定手段は、前記調整データの各ビットの前記周波数変位に対する重みと、予め定めた調整データを前記調整電圧出力手段に出力して前記周波数をカウントした際のカウント値と、に基づいて、前記調整データを設定する
    請求項１〜請求項８の何れか１項に記載の周波数シンセサイザ装置。
  11. 前記電圧制御発振手段は、電圧感度定数が異なる２つの可変容量回路と、前記調整電圧の校正時には、前記２つの可変容量回路のうち電圧感度定数が小さい可変容量回路を選択して前記周波数位相比較手段に接続する選択手段と、を含む
    請求項１〜請求項１０の何れか１項に記載の周波数シンセサイザ装置。
  12. 前記電圧制御発振手段は、並列接続された複数の可変容量回路と、前記調整電圧の校正時には、前記複数の可変容量回路から選択した可変容量回路を前記調整電圧出力手段に接続する接続手段と、を含む請求項１〜請求項１１の何れか１項に記載の周波数シンセサイザ装置。
  13. 前記複数の可変容量回路の各々の容量値が２のべき乗の比となるように各々設定された
    請求項１２記載の周波数シンセサイザ装置。
  14. 前記設定手段は、予め定めた発振周波数について設定した前記調整電圧に基づいて、前記発振周波数と異なる発振周波数における前記調整電圧を設定する
    請求項１〜請求項１３の何れか１項に記載の周波数シンセサイザ装置。
  15. 入力された制御電圧に応じた発振周波数で発振し、
    前記発振周波数で発振された信号を入力された周波数設定信号に基づいて分周比を可変可能に分周し、
    分周された分周信号と基準クロックとの位相差を前記制御電圧として前記発振周波数で発振する電圧制御発振手段に出力し、
    前記送信データを前記電圧制御発振手段に出力すると共に、前記送信データに応じて目標周波数変位分前記発振周波数から周波数を変位させる場合の調整電圧を前記電圧制御発振手段に出力し、
    前記調整電圧の校正時に、前記電圧制御発振手段を前記分周信号と基準クロックとの位相を比較する周波数位相比較手段から予め定めた基準電圧を供給する基準電圧電源に切り替え接続し、
    前記調整電圧の校正時に、任意の送信データを前記調整電圧を出力する調整電圧出力手段に出力して前記電圧制御発振手段を発振させた状態で前記分周信号の周波数をカウントしたカウント値に基づいて、前記目標周波数変位に対応する前記調整電圧に対応した調整データを設定する
    変調周波数変位調整方法。
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