CN116671015A - 数字到时间转换器的参数误差校准 - Google Patents

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CN116671015A CN202280008712.0A CN202280008712A CN116671015A CN 116671015 A CN116671015 A CN 116671015A CN 202280008712 A CN202280008712 A CN 202280008712A CN 116671015 A CN116671015 A CN 116671015A
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Abstract

在一些示例中，一种电路包括时钟分频器(102)和耦合到时钟分频器的校准电路(104)。时钟分频器包括数字到时间转换器(DTC)(204)。校准电路被配置为：确定DTC的增益误差和参数积分非线性(INL)误差，确定用于补偿增益误差和INL误差的增益调整值和INL调整值，并且根据增益调整值和INL调整值来修改DTC的操作以校正增益误差和INL误差。

Description

数字到时间转换器的参数误差校准
背景技术
电子系统中的各种电气部件以不同的时钟频率操作。因此，可以将具有第一频率的第一时钟信号分频以形成具有第二频率的第二时钟信号。一些用于执行这种分频的方法可能在其作用上受到限制。
发明内容
在一些示例中，一种电路包括多模(MM)分频器、delta-sigma调制器、数字到时间转换器(DTC)和校准电路。MM分频器具有被配置为接收输入时钟信号的第一输入端，第二输入端，以及输出端。delta-sigma调制器具有被配置为接收分频值的第一输入端，耦合到MM分频器的输出端的第二输入端，耦合到MM分频器的第二输入端的第一输出端，以及第二输出端。DTC具有第一输入端、第二输入端、第三输入端和输出端，该第一输入端耦合到MM分频器的输出端，该第二输入端耦合到delta-sigma调制器的第二输出端。校准电路具有耦合到DTC的输出端的第一输入端，耦合到第二delta-sigma调制器的第二输入端，以及耦合到第三DTC的输入端的输出端。
在一些示例中，一种电路包括时钟分频器和耦合到时钟分频器的校准电路。时钟分频器包括数字到时间转换器(DTC)。校准电路被配置为：确定DTC的增益误差和参数积分非线性(INL)误差，确定用于补偿增益误差和INL误差的增益调整值和INL调整值，并且根据增益调整值和INL调整值来修改DTC的操作以校正增益误差和INL误差。
在一些示例中，一种系统包括控制器、时钟分频器、校准电路和部件。控制器被配置为提供控制信号。时钟分频器耦合到控制器，并且包括DTC，该DTC被配置为根据控制信号来修改接收到的时钟信号，以形成修改后的时钟信号。校准电路耦合到时钟分频器。校准电路被配置为：确定DTC的增益误差和参数积分非线性(INL)误差，确定用于补偿增益误差和INL误差的增益调整值和INL调整值，并且根据增益调整值和INL调整值来修改DTC的操作以校正增益误差和INL误差。该部件耦合到时钟分频器并且被配置为进行以下操作：从时钟分频器接收修改后的时钟信号并且根据修改后的时钟信号进行操作。
附图说明
图1是根据各种示例的电子器件的框图。
图2是根据各种示例的具有校准电路的时钟分频器的框图。
图3是根据各种示例的具有校准电路的时钟分频器的框图。
图4是根据各种示例的校准锁相环(PLL)的框图。
图5是根据各种示例的校准PLL的框图。
图6是根据各种示例的校准PLL的框图。
图7是根据各种示例的校准PLL的框图。
图8是根据各种示例的校准PLL的框图。
图9是根据各种示例的校准PLL的框图。
图10是根据各种示例的包括具有校准电路的时钟分频器的PLL的框图。
图11是根据各种示例的包括具有校准电路的时钟分频器的PLL的框图。
图12是根据各种示例的检测器的框图。
图13是根据各种示例的检测器的框图。
图14是根据各种示例的检测器的框图。
图15是根据各种示例的时钟分频器中的信号的时序图。
图16是根据各种示例的基函数的图。
图17是根据各种示例的扩展基函数的图。
图18是根据各种示例的简化基函数的图。
图19是根据各种示例的时钟分频器中的增益校正和参数积分非线性(INL)校正的瞬态仿真。
图20A是根据各种示例的在INL消除被禁用的情况下时钟分频器中的相位噪声频谱。
图20B是根据各种示例的在INL消除被启用的情况下时钟分频器中的相位噪声频谱。
具体实施方式
存在一些用于时钟分频的方法，比如整数分频。然而，整数分频在其作用方面可能受到限制，原因是输入时钟信号与输出时钟信号之间存在的整数关系限制了可选择的输出时钟信号频率的分辨率。为避免对输出频率分辨率的这种限制，一种解决方案是实施小数输出分频器(FOD)。小数输出分频器在时间上动态地改变其分频值来对输入时钟信号进行分频，使得平均分频时钟频率不受输入时钟信号与分频时钟信号之间的整数关系的约束，其中，分频时钟信号具有与编程值相对应的平均频率。然而，动态变化的分频值会导致分频时钟信号中的瞬时相位误差，这会导致分频时钟信号中出现抖动。抖动可以被认为是分频时钟信号的上升沿和具有与分频时钟信号的平均频率相同的频率的理想时钟信号的对应上升沿之间在时间上的瞬时变化。
在一些示例中，理想时钟信号是周期性的时钟信号(例如，每个时钟周期具有相同的周期)。相位误差可能导致分频时钟的周期随不同的时钟周期而变化并且与理想时钟信号的周期不匹配。失配可以被校正，比如通过数字到时间转换器(DTC)根据量化输入时钟信号与分频时钟信号之间的相位误差或时间误差的残余误差信号来修改分频时钟信号。然而，在DTC修改分频时钟信号以消除由于分频值的动态变化而导致的残余误差信号时，DTC的实施可能会引入校正误差。这种校正误差包括增益误差、参数积分非线性(INL)误差和失配误差。增益误差对应于DTC在时间上的满量程范围相较于与输入时钟周期或输入时钟周期的整数倍相对应的理想满量程范围的误差。INL对应于零增益误差假设下的误差，其可以被描述为对DTC进行控制的输入残余的函数。失配误差对应于输入残余的各个设置的误差，其不太适合于被描述为对DTC进行控制的输入残余的函数。
由于失配误差不太适合于被描述为对DTC进行控制的输入残余的函数，因此有时经由查找表(LUT)来执行对失配误差的校正。在失配误差在温度变化上相对稳定的示例中，用于确定LUT的条目值的测量和计算可以离线执行。在这样的示例中，剩余关注的误差是增益误差和INL误差，它们会随温度显著变化。因此，可以以基本上连续的方式校正增益误差和INL误差，而不是离线校正。在一些示例中，以连续的方式校正增益误差和INL误差，同时经由LUT对失配误差进行离线校准。
本文的示例提供了一种可用于校正在形成时钟信号时引入的增益误差和INL误差的电路。例如，本文的电路可以估计增益误差值和INL误差值，确定增益调整值和INL调整值，并根据增益调整值和INL调整值来修改DTC的增益和INL以校准DTC的增益误差和INL误差，从而减小它们对输出时钟信号的影响。在一些示例中，这种校准可以提供本质上是周期性的输出时钟信号(近似等同于理想时钟信号)，同时避免输入时钟信号与输出时钟信号之间的整数关系的约束，并减轻在形成输出时钟信号的过程中引入到输出时钟信号中的增益误差或INL误差的影响。
图1是根据各种示例的电子器件100的框图。电子器件100可以是任何合适的器件，其范围在本文不受限制。例如，电子器件100可以是这样一种器件，即，其中具有第二频率的第二时钟信号是有用，该第二时钟信号的第二频率与第一时钟信号的第一频率不同，比如经由分频技术或倍频技术。因此，电子器件100包括时钟分频器102。时钟分频器102可以是各种形式，比如为FOD。FOD可以在开环背景下实施(比如频率分频器)，或者在闭环背景下实施(比如在锁相环内)。时钟分频器102包括校准电路104。在各种示例中，校准电路104估计、计算或以其他方式确定时钟分频器102的(或与之相关联的)误差，基于误差来确定调整值，并通过基于调整值对时钟分频器102进行校正或校准来校正这种误差。
电子器件100还包括控制器106。控制器106可以耦合到时钟分频器102和/或校准电路104，并且将各种控制信号或其他数据提供给时钟分频器102和/或校准电路104。信号可以至少包括参考时钟(例如，时钟分频器102的输入时钟)和时钟分频器102为了形成输出时钟而要将输入时钟分频到的频率(或时钟分频器102用来对输入时钟进行分频的值)。在其他示例中，参考时钟由另一部件(未示出)提供，比如振荡器或锁相环(比如小数N或整数N频率合成器)。在一些示例中，控制器106从时钟分频器102接收输出时钟。在其他示例中，电子器件100包括部件108。部件108可以耦合到时钟分频器102并且从时钟分频器102接收输出时钟信号。在各种示例中，部件108是任何合适的部件，比如无线电收发器、频率分频器、锁相环(例如，比如小数N或整数N频率合成器)、在通信或其他信令方面有用的部件、或可能受益于接收具有与输入时钟的频率不同且被设置为高分辨率的频率的输出时钟信号的部件。
图2是根据各种示例的具有校准电路104的时钟分频器102的框图。在一些示例中，如图2所示的时钟分频器102是开环FOD。在一些示例中，时钟分频器102包括多模(MM)分频器202、数字delta-sigma调制器206、DTC 204和校准电路104。在一些示例中，MM分频器202具有被配置为接收输入时钟信号的第一输入端，该输入时钟信号比如为参考时钟信号，在图2中指示为clk_ref。MM分频器202还具有第二输入端和输出端。delta-sigma调制器206具有被配置为接收分频值(在图2中指示为Div Val)的第一输入端，该分频值包括整数分量和小数分量。分频值可以是数字格式或在数字域中，并且由delta-sigma调制器206转换为分频值序列(在图2中指示为N)，使得该序列的平均值对应于Div Val。delta-sigma调制器206具有耦合到MM分频器202的第二输入端的第一输出端，并且经由耦合将N提供给MM分频器202。delta-sigma调制器206还包括耦合到MM分频器202的输出端的第二输入端，以及第二输出端。DTC 204具有耦合到MM分频器202的输出端的第一输入端，耦合到delta-sigma调制器206的第二输出端的第二输入端，第三输入端，以及输出端。在一些示例中，DTC 204从delta-sigma调制器206接收残余误差信号(在图2中指示为Res)。DTC 204在其输出端处提供输出时钟信号(在图2中指示为clk_out)。校准电路104具有耦合到DTC 204的输出端的第一输入端，耦合到delta-sigma调制器206的第二输出端的第二输入端，以及耦合到DTC 204的第三输入端的输出端。在一些示例中，校准电路104具有耦合到MM分频器202的输出端的第三输入端。
在操作示例中，delta-sigma调制器206接收Div Val，基于Div Val来确定N，并将N提供给MM分频器202。delta-sigma调制器206进一步在其第二输出端处提供Res。MM分频器202接收clk_ref和N，并基于此提供分频时钟信号(在图2中指示为clk_div)。DTC 204接收clk_div和Res，并基于此提供clk_out。校准电路104接收clk_div、clk_out和Res，并基于此确定用于校准时钟分频器102以减轻由DTC 204引入到clk_out中的增益误差和INL误差的增益误差调整值和INL误差调整值。在一些示例中，校准电路104还比如经由LUT来校正DTC204中的失配误差，如上所述。
图3是根据各种示例的具有校准电路104的时钟分频器102的框图。时钟分频器102和校准电路104如上文关于图2所描述的那样耦合和操作，不再关于图3对其进行重复描述。在一些示例中，校准电路104包括校准锁相环(PLL)302、相关电路304、滤波和累加电路306、INL补偿电路308和增益补偿电路310。校准PLL302具有耦合到DTC 204的输出端的输入端，以及输出端。相关电路304具有耦合到校准PLL 302的输出端的第一输入端，耦合到delta-sigma调制器206的第二输出端的第二输入端，第一输出端，以及第二输出端。滤波和累加电路306具有耦合到相关电路304的第一输出端的第一输入端，耦合到相关电路304的第二输出端的第二输入端，第一输出端，以及第二输出端。INL补偿电路308具有耦合到MM分频器202的输出端的第一输入端，耦合到delta-sigma调制器206的第二输出端的第二输入端，耦合到滤波和累加电路306的第二输出端的第三输入端，以及耦合到DTC 204的第二输入端的输出端。在一些示例中，INL补偿电路308的输出端与DTC 204的第二输入端之间的耦合代替了如上文关于图2所述的delta-sigma调制器206的第二输出端与DTC204的第二输入端之间的耦合。增益补偿电路310具有耦合到滤波和累加电路306的第一输出端的输入端，以及耦合到DTC 204的第三输入端的输出端。在一些示例中，LUT(未示出)耦合在delta-sigma调制器206的第二输出端与DTC 204之间，以校正DTC中的失配误差。
在操作示例中，校准PLL 302接收clk_out，并基于clk_out确定相位误差信号(在图3中指示为PDcal)。PDcal将clk_out的瞬时相位误差提供给相关电路304，该相关电路基于PDcal、Res以及用于增益误差和INL误差的基函数来执行相关。在一些应用中，PDcal指示相位误差是正还是负，比如这可以通过bang-bang鉴相器(未示出)或任何其他合适的部件来确定。然后，基于Res和基函数将PDcal与信号进行相关。例如，相关电路304根据一个或多个基函数来映射Res，所产生的信号可以被滤波并且可以应用偏移值。在一些示例中，滤波本质上是高通的。在一些示例中，滤波和偏移应用是可选的，并且两者都可以省略。随后，相关电路304执行相关，该相关电路首先将PDcal乘以通过根据一个或多个基函数来映射Res而产生的信号，并且然后通过相关电路304的相关滤波器进行滤波以获得相关性误差值。例如，基于该相关，相关电路304提供增益相关性误差值(Corr_gain)和INL相关性误差值(Corr_INL)。滤波和累加电路306接收增益相关性误差值和INL相关性误差值，并确定增益调整值(Gain_adj)和INL调整值(INL_adj)。滤波和累加电路306将Gain_adj提供给DTC 204并且将INL_adj提供给INL补偿电路308。在一些示例中，Gain_adj被提供给增益补偿电路310的delta-sigma数模转换器(DAC)(未示出)，以控制DTC204，从而校正所确定的增益误差。例如，可以根据Gain_adj来修改DTC 204的电阻、电流、电压或电容，以校正所确定的增益误差。INL补偿电路308接收clk_div(比如用于INL补偿电路308的时钟操作)、Res和INL_adj，并基于此确定补偿残余误差信号。在一些示例中，INL补偿电路308包括将INL_adj与Res相加以确定补偿残余误差信号的加法器。INL补偿电路308还可以包括存储与补偿残余误差信号的确定相关联的数据的寄存器，并且这些寄存器可以由clk_div钟控。INL补偿电路308可以基于其接收的输入信号经由计算(例如，比如经由加法器，如上所述)、LUT或两者来确定补偿残余误差信号。INL补偿电路308将补偿残余误差信号提供给DTC 204。在其他示例中，INL_adj与Res的相加是在DTC 204内执行的，从而省略了INL补偿电路308并且DTC204直接接收INL_adj，而非补偿残余误差信号。基于补偿残余误差信号和Gain_adj，DTC204对clk_out的确定和提供应用补偿，从而减小DTC 204的增益误差和/或INL误差对clk_out值的影响。
图4是根据各种示例的校准PLL 302的框图。在一些示例中，校准PLL302包括线性鉴相器(PD)402、环路滤波器404、bang-bang鉴相器(BB PD)408、调谐控制电路410、压控振荡器(VCO)412、分频器414。在一些示例中，线性PD 402具有被配置为接收clk_out的第一输入端(例如，比如耦合到DTC 204的输出端以接收clk_out)，第二输入端，以及输出端。环路滤波器404具有耦合到线性PD 402的输出端的输入端，以及输出端。BB PD 408具有被配置为接收clk_out的第一输入端(例如，比如耦合到DTC 204的输出端以接收clk_out)，第二输入端，以及输出端。BB PD 408在其输出端处提供PDcal。调谐控制电路410(其在一些实施方式中可以省略)具有耦合到BB PD 408的输出端的输入端，以及输出端。VCO 412具有输出端以及耦合到环路滤波器404或调谐控制电路410的输出端的输入端，其可以包括模拟电路和/或数字逻辑。分频器414具有耦合到VCO 412的输出端的输入端，以及耦合到线性PD 402的第二输入端(除非它被省略)和BB PD 408的第二输入端的输出端。分频器414在其输出端处提供分频器输出信号(在图4中指示为Div Out)。
在操作示例中，线性PD 402提供clk_out与Div Out之间的频率锁定，从而在校准PLL 302的稳态操作期间保持这两者之间的线性关系。线性PD 402的输出信号由环路滤波器404滤波，并被提供给VCO 412。BB PD 408使Div Out的相位发生移位，使得BB PD 408在稳态操作期间在正相位误差值与负相位误差值之间交替。如此，BB PD 408提供PDcal，其指示clk_out的相位误差相对于Div Out而言是负还是正。例如，PDcal的第一值指示clk_out的相位误差为正，并且PDcal的第二值指示clk_out的相位误差为负。因此，PDcal在校准PLL302的稳态操作期间以近似相等的发生概率在两个输出值之间抖振(dither)。例如，如果PDcal更频繁地指示clk_out的相位为负，那么调谐控制电路410向VCO 412发送校正信号(该校正信号与环路滤波器404的输出求和)，以使VCO 412的相位发生移位，使得PDcal实现负值和正值的近似相等的概率。如果PDcal更频繁地指示clk_out的相位为正，则执行类似的功能。分频器414将VCO 412的输出信号除以编程值，以提供与clk_out相同的频率的DivOut，同时促进VCO 412在VCO 412的操作极限内的频率下操作。
图5是根据各种示例的校准PLL 302的框图。在一些示例中，校准PLL302包括线性PD 502、环路滤波器504、BB PD 506、调谐控制电路508、VCO 510和分频器512。在一些示例中，线性PD 502包括d触发器514、d触发器516、与门518和延迟电路520。环路滤波器504包括电阻器522、反相器524、电阻器526、电容器528、电阻器530和电容器532。VCO 510包括变容二极管534和变容二极管536。在一些示例中，d触发器514具有接收逻辑1值的数据输入端，接收clk_out的时钟输入端，复位输入端，以及输出端。d触发器516具有接收逻辑1值的数据输入端，接收Div Out的时钟输入端，复位输入端，以及输出端。与门518具有耦合到d触发器514的输出端的第一输入端，耦合到d触发器516的输出端的第二输入端，以及输出端。延迟电路520具有耦合到与门518的输出端的输入端，以及耦合到d触发器514和d触发器516的复位输入端的输出端。电阻器522耦合在d触发器514的输出端与节点540之间。反相器524具有耦合到d触发器516的输出端的输入端，以及通过电阻器526耦合到节点540的输出端。电容器528耦合在节点540与接地电压电位之间。电阻器530耦合在节点540与节点542之间。电容器532耦合在节点542与接地电压电位之间。变容二极管534具有耦合到节点542的输入端，以及输出端。变容二极管536具有耦合到调谐控制电路508的输出端的输入端，以及输出端。在变容二极管534和变容二极管536的各自输出端处提供的输出信号被求和以提供信号(在图5中指示为Fvco)，该信号的频率是基于变容二极管534和变容二极管536的电容来确定的。线性PD 502和环路滤波器504允许根据线性动力学进行Div Out到clk_out的相位和频率锁定，同时BB PD 506和调谐控制电路508提供clk_out和Div Out的相位对齐，使得PDcal在稳态操作期间以近似相等的发生概率在两个输出值之间抖振，如上所述。
图6是根据各种示例的校准PLL 302的框图。在一些示例中，校准PLL包括线性PD602、环路滤波器604、BB PD 606、BB控制电路608、数字delta-sigmaDAC 610、DAC和滤波器电路612、VCO 614和分频器616。在一些示例中，VCO 614基本上类似于图5的VCO 510，本文不再关于图6对其进行重复描述。在一些示例中，线性PD 602、环路滤波器604、BB PD 606和分频器616基本上类似于上文关于图4所述的线性PD 402、环路滤波器404、BB PD 408和分频器414，本文不再关于图6对其进行重复描述。BB控制电路608具有耦合到BB PD 606的输出端的输入端，以及输出端。数字delta-sigma调制器610具有耦合到BB控制电路608的输出端的输入端，以及输出端。DAC和滤波器电路612具有耦合到数字delta-sigma调制器610的输出端的输入端，以及耦合到VCO 614的输出端。
在操作示例中，BB控制电路608基于如由BB PD 606提供的PDcal来提供BB调谐信号。BB控制电路608可以根据任何合适的处理(比如经由抽取器、累加器、换挡等)来提供BB调谐信号。数字delta-sigma调制器610以及DAC和滤波器电路612将BB调谐信号从数字格式或数字域转换为适合于控制VCO 614的模拟信号。在一些示例中，可以省略DAC和滤波器电路612，并且VCO 614可以包括耦合到数字delta-sigma调制器610的电容器阵列(未示出)，以实现用于提供BB调谐信号的更加数字化的实施方式。
图7是根据各种示例的校准PLL 302的框图。在一些示例中，图7的校准PLL 302包括图6的校准PLL 302的元件，并且这些元件被相应地标记。本文不再关于图7重复描述这些部件。校准PLL 302还包括测量电路702和频率控制电路704。测量电路702具有被配置为接收clk_out的第一输入端，耦合到分频器616的输出端的第二输入端，以及输出端。频率控制电路704具有耦合到测量电路702的输出端的输入端，以及耦合到DAC和滤波器电路612的输入端的输出端。测量电路702和频率控制电路704形成使得VCO 614的频率调谐范围增加的辅助频率控制路径。在一些示例中，可以省略DAC和滤波器电路612，并且VCO 614可以包括耦合到数字delta-sigma调制器610和频率控制电路704的电容器阵列，以实现用于提供BB调谐信号和辅助频率控制路径的更加数字化的实施方式。
图8是根据各种示例的校准PLL 302的框图。在一些示例中，图8的校准PLL 302包括图7的校准PLL 302的元件，并且这些元件被相应地标记。本文不再关于图8重复描述这些部件。校准PLL 302还包括分频值选择电路802。分频值选择电路802具有耦合到DAC和滤波器电路612的输入端的第一输入端，被配置为接收使能信号的第二输入端，以及耦合到分频器616的输出端。在一些示例中，分频值选择电路802选择某个值，分频器616将VCO 614的输出信号除以该值，使得BB调谐信号保持在VCO 614的编程极限范围内，以便实现用于对VCO614进行频率控制的适当操作。
图9是根据各种示例的校准PLL 302的框图。在一些示例中，图9的校准PLL 302包括图7的校准PLL 302的元件中的一些元件，并且这些元件被相应地标记。本文不再关于图9重复描述这些部件。校准电路302包括多个VCO 902，每个VCO可以作为VCO 614进行耦合。在一些示例中，VCO 902中以适合于校准PLL 302的特定应用的最低频率操作的VCO可以提供VCO输出信号，从而使得与其他示例(比如图6至图9的示例)相比降低了校准PLL 302的功耗。
图10是根据各种示例的包括具有校准电路104的时钟分频器102的PLL1000的框图。在一些示例中，PLL 1000在其闭环反馈内包括时钟分频器102，并且根据Div Val来执行从F_ref到Fvco的倍频。在一些示例中，PLL 1000包括检测器1002、VCO 1006、分频器1008、MM分频器1010、DTC 1012和delta-sigma调制器1014。在一些示例中，图10的PLL 1000可以经由检测器1002提供对由DTC 1012引入的抖动的滤波，该抖动不是本文上述的图2的时钟分频器102提供的。
在示例实施方式中，检测器1002具有被配置为接收参考信号F_ref的第一输入端，第二输入端，第一输出端，以及第二输出端。VCO 1006具有耦合到检测器1002的第一输出端的输入端，以及输出端。分频器1008具有耦合到VCO 1006的输出端的输入端，以及输出端，分频器1008被配置为在该输出端处提供clk_out。在一些实施方式中，在PLL 1000要提供高输出信号频率的示例中可以省略分频器1008。在一些示例中，分频器1008可以包括多个频率分频器，以产生可以处于不同频率下的多个输出信号。MM分频器1010具有耦合到VCO1006的输出端的第一输入端，第二输入端，以及输出端。DTC 1012具有耦合到MM分频器1010的输出端的第一输入端，第二输入端，第三输入端，以及耦合到检测器1002的第二输入端的输出端。delta-sigma调制器1014具有耦合到MM分频器1010的输出端的输入端，耦合到MM分频器1010的第二输入端的第一输出端，以及第二输出端。校准电路104具有耦合到检测器1002的第二输出端的第一输入端，耦合到delta-sigma调制器1014的第二输出端的第二输入端，以及耦合到DTC 1012的输出端。
在PLL 1000的操作示例中，检测器1002将DTC 1012的输出(在图10中指示为clk_out)与F_ref进行比较。基于该比较，检测器1002将PDcal提供给校准电路104，并且将控制信号(在图10中指示为Vctrl)提供给VCO 1006以在稳态下实现相位锁定。VCO 1006的输出信号的频率通过F_ref的频率乘以Div Val来确定。如由VCO 1006提供的Fvco可以直接作为PLL 1000的输出来提供，也可以通过分频器1008被向下分频为一个或多个频率。另外，PLL1000可以省略校准PLL，并提供对由DTC 1012引入的高频噪声的滤波。
MM分频器1010接收VCO 1006的输出，并从delta-sigma调制器1014接收N，并基于此提供分频时钟信号(在图10中指示为clk_div)。DTC 1012接收clk_div和校准信号，并基于此提供clk_out。校准电路104从检测器1002接收PDcal并从delta-sigma调制器1014接收Res，并且如本文上述的那样基于此根据基函数(其各自为Res的函数)来执行相关，以确定并提供校准信号。基于校准信号，DTC 1012对clk_out的确定和提供应用补偿，从而减小DTC1012的增益误差和/或INL误差对clk_out值的影响。在一些示例中，PLL 1000不断调整由校准电路104提供的校准信号，使得由补偿电路为DTC 1012的增益误差和INL误差确定的相关性值收敛于零平均值。
图11是根据各种示例的具有校准电路104的PLL 1000的框图。PLL1000如上文关于图10所描述的那样耦合和操作，不再关于图11对其某些部分进行重复描述。在一些示例中，校准电路104包括相关电路1016、滤波和累加电路1018、INL补偿电路1020和增益补偿电路1022。
在示例实施方式中，检测器1002具有被配置为接收F_ref的第一输入端，第二输入端，第一输出端，以及第二输出端。VCO 1006具有耦合到检测器1002的第一输出端的输入端，以及输出端。分频器1008具有耦合到VCO 1006的输出端的输入端，以及输出端，分频器1008被配置为在该输出端处提供clk_out。在其他示例中，由于Fvco被提供为clk_out，因此省略了分频器1008。MM分频器1010具有耦合到VCO 1006的输出端的第一输入端，第二输入端，以及输出端。DTC 1012具有耦合到MM分频器1010的输出端的第一输入端，第二输入端，第三输入端，以及耦合到检测器1002的第二输入端的输出端。delta-sigma调制器1014具有耦合到MM分频器1010的输出端的输入端，耦合到MM分频器1010的第二输入端的第一输出端，以及第二输出端。相关电路1016具有耦合到检测器1002的第二输出端的第一输入端，耦合到delta-sigma调制器1014的第二输出端的第二输入端，第一输出端，以及第二输出端。滤波和累加电路1018具有耦合到相关电路1016的第一输出端的第一输入端，耦合到相关电路1016的第二输出端的第二输入端，第一输出端，以及第二输出端。INL补偿电路1020具有耦合到delta-sigma调制器1014的第二输出端的第一输入端，耦合到滤波和累加电路1018的第二输出端的第二输入端，以及耦合到DTC1012的第三输入端的输出端。增益补偿电路1022具有耦合到滤波和累加电路1018的第一输出端的输入端，以及耦合到DTC 1012的第二输入端的输出端。在一些示例中，增益补偿电路1022的功能与图3的增益补偿电路310基本相似，因此在本文中不再关于图10重复这样的描述。
在PLL 1000的操作示例中，检测器1002将DTC 1012的输出(在图11中指示为clk_out)与参考信号(在图11中指示为F_ref)进行比较。基于该比较，检测器1002将PDcal提供诶相关电路1016，并且将控制信号(在图11中指示为Vctrl)提供给VCO 1006。Fvco的频率通过F_ref的频率乘以分频器1008的分频值来确定，该分频值由编程值确定。如由VCO 1006提供的Out可以直接作为PLL 1000的输出来提供，也可以通过分频器1008被向下分频为一个或多个频率。另外，PLL 1000可以省略校准PLL，并提供对由DTC 1012引入的高频噪声的滤波。
MM分频器1010接收Fvco，并从delta-sigma调制器1014接收N，并基于此提供分频时钟信号(在图11中指示为clk_div)。DTC 1012接收clk_div、补偿残余误差信号和Gain_adj，并基于此提供clk_out。相关电路1016从检测器1002接收PDcal并从delta-sigma DAC1014接收Res，并且如本文上述的那样基于此根据基函数(其各自为Res的函数)来执行相关，以确定并提供增益和INL的相关性值(在图11中分别指示为Corr_gain和Corr_INL)。滤波和累加电路1018接收Corr_gain和Corr_INL，并基于此确定增益调整值和INL调整值(在图11中分别指示为INL_adj和Gain_adj)。INL补偿电路1020接收Res和INL_adj，并基于此确定补偿残余误差信号并将该信号提供给DTC 1012。基于补偿残余误差信号和Gain_adj，DTC1012对clk_out的确定和提供应用补偿，从而减小DTC 1012的增益误差和/或INL误差对clk_out值的影响。例如，DTC 1012可以经由delta-sigma DAC(未示出)将Gain_adj从数字值转换为模拟值，并基于由delta-sigma DAC提供的所产生的模拟值来控制DTC 1012的电阻、电流、电压或电容，以校正所确定的增益误差。在一些示例中，PLL 1000不断调整由校准电路104提供的校准信号，使得由补偿电路为DTC 1012的增益误差和INL误差确定的相关性值收敛于零平均值。在一些示例中，LUT(未示出)耦合在delta-sigma调制器1014的第二输出端与DTC 1012之间，以提供对DTC 1012中的失配误差的校正。
图12是根据各种示例的检测器1002的框图。在一些示例中，检测器1002包括线性PD 1202、环路滤波器1204、BB PD 1208和调谐控制电路1210。在一些示例中，线性PD 1202、环路滤波器1204、BB PD 1208和调谐控制电路1210基本上类似于上文关于图4所述的线性PD 402、环路滤波器404、BB PD 408和调谐控制电路410那样进行耦合和操作，其中，图12中的信号Div代替了图4的信号Div Out。因此，本文不再关于图12重复描述这些部件。
图13是根据各种示例的检测器1002的框图。在一些示例中，检测器1002包括线性PD 1302、环路滤波器1304、偏移延迟电路1306和BB PD 1308。线性PD 1302具有被配置为接收F_ref的第一输入端，被配置为接收Div的第二输入端，以及输出端。环路滤波器1304具有耦合到线性PD 1302的输出端的第一输入端，以及输出端，在该输出端处提供Vctrl。偏移延迟电路1306具有被配置为接收Div的第一输入端，被配置为接收偏移校准信号的第二输入端，以及输出端。BB PD 1308具有被配置为接收F_ref的第一输入端，耦合到偏移延迟电路1306的输出端的第二输入端，以及输出端，在该输出端处提供PDcal。
在操作示例中，线性PD 1302提供F_ref与Div之间的相位锁定，从而根据检测器1002的特性(包括失配)保持F_ref与Div之间的稳态相位误差。线性PD 1302的输出信号由环路滤波器1304滤波，并被提供为Vctrl。偏移延迟电路1306根据偏移校准信号(其可以从监测PDcal的控制电路(未示出)接收)对Div施加延迟，以使Div的相位发生移位，使得PDcal最终在检测器1002的稳态操作期间实现负值和正值的近似相等的概率。基于移位，BB PD1308提供PDcal，其指示F_ref的瞬时相位相对于延迟的Div而言是负还是正。例如，PDcal的第一值指示F_ref的相位为负，并且PDcal的第二值指示F_ref的相位为正。
图14是根据各种示例的检测器1002的框图。在一些示例中，检测器1002包括线性PD 1402、环路滤波器1404和模数转换器(ADC)1406。线性PD 1402具有被配置为接收F_ref的第一输入端，被配置为接收Div的第二输入端，以及输出端。环路滤波器1404具有耦合到线性PD 1402的输出端的第一输入端，第一输出端(在该第一输出端处提供Vctrl)，以及第二输出端。ADC 1406具有耦合到环路滤波器1404的第二输出端的第一输入端，被配置为接收偏移校准信号的第二输入端，以及输出端，在该输出端提供PDcal。
图15是根据各种示例的时钟分频器102中信号的时序图1500。时序图1500示出了本文上述的clk_ref、clk_div和clk_out。如图1500所示，clk_div可以具有不同持续时间的周期(例如，抖动)，这些周期在形成clk_out时通过如由Res控制的DTC和所描述的误差校正技术进行校正。
图16是根据各种示例的实施起来计算复杂度较低的基函数的图1600。图1600示出了增益基函数1605和INL基函数1610。在一些示例中，增益基函数1605和INL基函数1610是正交的，并且各自都具有零均值。在其他示例中，基函数1605和基函数1610可以是非正交的和/或可以引入非零均值分量。
图17是根据各种示例的扩展基函数的图1700。图1700示出了增益基函数1705、基本INL基函数1710和二次谐波INL基函数1715。在一些示例中，增益基函数1705、基本INL基函数1710和二次谐波INL基函数1715是正交的，并且各自都具有零均值。在其他示例中，基函数1705、基函数1710和基函数1715可以是非正交的和/或可以引入非零均值分量。
图18是根据各种示例的简化基函数的图1800。图1800示出了增益基函数1805和INL基函数1810。在一些示例中，增益基函数1805和INL基函数1810是正交的，并且各自都具有零均值。在其他示例中，基函数1805和基函数1810可以是非正交的和/或可以引入非零均值分量。在一些示例中，简化基函数在计算上比图16和/或图17的基函数更简单(例如，需要更少的计算复杂度和/或功率)。在其他示例中，更复杂的基函数可能是有用的，比如，如果相对于与更复杂的基函数的计算相关联的计算复杂度和/或功率增加而言，由这些更复杂的基函数产生的性能提高是值得的。
图19是根据各种示例的时钟分频器中的增益校正和INL校正的瞬态仿真1900。在一些示例中，时钟分频器是本文上述的时钟分频器102。瞬态仿真1900示出了PDcal、Gain_adj和INL_adj。
图20A是根据各种示例的在INL消除被禁用的情况下clk_out的相位噪声频谱2000。在一些示例中，clk_out由时钟分频器102提供，如本文上述的那样。如图20A所示，左侧纵轴代表以每赫兹(Hz)相对于载波的分贝(dBc)为单位的频谱密度(L(f))，右侧纵轴代表dBc，并且横轴代表相对于载波频率的频率偏移量(以兆赫(MHz)为单位)。如通过相位噪声频谱2000所示的，在INL消除被禁用的时钟分频器的一些示例中，在约156MHz的载波频率下可能存在具有一定幅值的杂散，在该示例中该幅值大约为-39dBc。
图20B是根据各种示例的在INL消除被启用的情况下clk_out的相位噪声频谱2005。在一些示例中，clk_out由时钟分频器102提供，如本文上述的那样。图20B的轴的单位说明可以与图20A的单位说明相同。如通过相位噪声频谱2005所示的，在INL消除被启用的时钟分频器的一些示例中，图20A中示出的杂散被减小，该示例示出了从大约-39dBc的值减小到大约-80dBc的值。
术语“耦合”在整个说明书中被使用。该术语可以涵盖能够实现与本文一致的功能关系的连接、通信或信号路径。例如，如果设备A提供信号以控制设备B执行动作，则在第一示例中设备A耦合到设备B，或者在第二示例中，设备A通过中间部件C耦合到设备B，条件是中间部件C没有实质性改变设备A与设备B之间的功能关系，因此设备B由设备A经由设备A提供的控制信号来控制。
“被配置为”执行任务或功能的设备可以在制造时由制造商配置(例如，编程和/或硬连线)以执行所述功能，和/或可以在制造之后可由用户配置(或可重新配置)以执行该功能和/或其他附加或替代的功能。该配置可以通过对设备进行固件和/或软件编程、通过对设备的硬件部件和互连进行构造和/或布局、或其组合来进行。
本文描述为包括某些部件的电路或设备可以替代地被适配成与那些部件耦合以形成所描述的电路系统或设备。例如，被描述为包括一个或多个半导体元件(比如，晶体管)、一个或多个无源元件(比如，电阻器、电容器和/或电感器)、和/或一个或多个电源(比如，电压源和/或电流源)的结构可以替代地仅包括单个物理器件(例如，半导体管芯和/或集成电路(IC)封装件)内的半导体元件，并且可以被适配成在制造时或制造后(比如由终端用户和/或第三方)耦合到一些无源元件和/或电源以形成所描述的结构。
虽然某些部件在本文中可能被描述为特定工艺技术的部件，但是这些部件可以更换为其他工艺技术的部件。本文描述的电路可重新配置为包括所替换的部件，以提供至少部分地与在进行部件替换之前可用的功能类似的功能。除非另有声明，否则被示出为电阻器的部件一般地表示串联和/或并联耦合以提供由所示出的电阻器表示的阻抗量的任何一个或多个元件。例如，本文作为单个部件示出和描述的电阻器或电容器可以替代地分别是在相同节点之间并联耦合的多个电阻器或电容器。例如，本文作为单个部件示出和描述的电阻器或电容器可以替代地分别是在与单个电阻器或电容器相同的两个节点之间串联耦合的多个电阻器或电容器。
在上述描述中的词语“接地电压电势”包括底盘接地、大地接地、浮动接地、虚拟接地、数字接地、公共接地和/或可适用于或适合于本文的教导的任何其他形式的接地连接。除非另有说明，否则值前面的“约”、“大约”或“基本上”是指所述值+/-10％。在权利要求的范围内，对所描述的示例进行修改是可能的，并且其他示例也是可能的。

Claims (20)

1.一种电路，包括：
多模(MM)分频器，所述MM分频器具有被配置为接收输入时钟信号的第一输入端，第二输入端，以及输出端；
delta-sigma调制器，所述delta-sigma调制器具有被配置为接收分频值的第一输入端，耦合到所述MM分频器的输出端的第二输入端，耦合到所述MM分频器的第二输入端的第一输出端，以及第二输出端；
数字到时间转换器(DTC)，所述DTC具有第一输入端、第二输入端、第三输入端和输出端，所述第一输入端耦合到所述MM分频器的输出端，所述第二输入端耦合到所述delta-sigma调制器的第二输出端；以及
校准电路，所述校准电路具有耦合到所述DTC输出端的第一输入端，耦合到所述第二delta-sigma调制器的第二输入端，以及耦合到所述第三DTC输入端的输出端。
2.根据权利要求1所述的电路，其中，所述校准电路包括：
具有第一输入端、第二输入端、第一输出端和第二输出端的相关电路，所述相关电路的第一输入端被配置为接收相位误差信号，所述相关电路的第二输入端耦合到所述delta-sigma调制器的第二输出端；
反馈控制电路，所述反馈控制电路具有耦合到所述相关电路的第一输出端的第一输入端，耦合到所述相关电路的第二输出端的第二输入端，第一输出端，以及第二输出端；
参数积分非线性(INL)补偿电路，所述INL补偿电路具有耦合到所述MM分频器的输出端的第一输入端，耦合到所述delta-sigma调制器的第二输出端的第二输入端，耦合到所述反馈控制电路的第二输出端的第三输入端，以及耦合到所述DTC的第三输入端的输出端；以及
增益补偿电路，所述增益补偿电路具有耦合到所述反馈控制电路的第一输出端的输入端，以及所述DTC的第四输入端。
3.根据权利要求2所述的电路，其中，所述校准电路包括具有输入端和输出端的校准锁相环(PLL)，所述PLL的输入端耦合到所述DTC的输出端，并且所述相位误差信号提供在所述PLL的输出端处，其中，所述校准PLL包括：
线性鉴相器(PD)，所述线性PD具有耦合到所述DTC的输出端的第一输入端，第二输入端，以及输出端；
环路滤波器，所述环路滤波器具有耦合到所述线性PD的输出端的输入端，以及输出端；
bang bang PD，所述bang bang PD具有耦合到所述DTC的输出端的第一输入端，第二输入端以及输出端，所述输出端耦合到所述相关电路的第一输入端；
调谐控制电路，所述调谐控制电路具有耦合到所述bang bang PD的输出端的输入端，以及输出端；
压控振荡器(VCO)，所述VCO具有耦合到所述环路滤波器的输出端和所述调谐控制电路的输出端的输入端，以及输出端；
分频器，所述分频器具有耦合到所述VCO的输出端的输入端，以及耦合到所述线性PD的第一输入端和所述bang bang PD的第一输入端的输出端。
4.根据权利要求1所述的电路，进一步包括：
具有第一输入端、第二输入端、第一输出端和第二输出端的检测器电路，所述检测器电路的第一输入端被配置为接收参考信号，所述检测器电路的第二输入端耦合到所述DTC的输出端，并且所述检测器电路的第一输出端耦合到所述校准电路的第三输入端；以及
压控振荡器(VCO)，所述压控振荡器具有耦合到所述检测器电路的第二输出端的输入端，以及耦合到所述MM分频器的第一输入端的输出端。
5.根据权利要求4所述的电路，其中，所述校准电路包括：
具有第一输入端、第二输入端、第一输出端和第二输出端的相关电路，所述相关电路的第一输入端耦合到所述检测器电路的第一输出端，并且所述相关电路的第二输入端耦合到所述delta-sigma调制器的第二输出端；
反馈控制电路，所述反馈控制电路具有耦合到所述相关电路的第一输出端的第一输入端，耦合到所述相关电路的第二输出端的第二输入端，第一输出端，以及第二输出端；
参数积分非线性(INL)补偿电路，所述INL补偿电路具有耦合到所述反馈控制电路的第二输出端的第一输入端，耦合到所述反馈控制电路的第二输出端的第二输入端，耦合到所述delta-sigma调制器的第二输出端的第三输入端，以及耦合到所述DTC的第三输入端的输出端；以及
增益补偿电路，所述增益补偿电路具有耦合到所述反馈控制电路的第一输出端的输入端，以及所述DTC的第四输入端。
6.根据权利要求5所述的电路，其中，所述检测器电路包括：
线性鉴相器(PD)，所述线性PD具有被配置为接收所述参考信号的第一输入端，耦合到所述DTC的输出端的第二输入端，以及输出端；
环路滤波器，所述环路滤波器具有耦合到所述线性PD的输出端的输入端，以及耦合到所述VCO的输入端的输出端；
bang bang PD，所述bang bang PD具有被配置为接收所述参考信号的第一输入端，耦合到所述DTC的输出端的第二输入端，以及输出端，所述输出端耦合到所述相关电路的第一输入端；以及
调谐控制电路，所述调谐控制电路具有耦合到所述bang bang PD的输出端的输入端，以及耦合到所述VCO的输入端的输出端。
7.根据权利要求4所述的电路，其中，所述校准电路被配置为：
将所述DTC的输出与所述参考信号进行比较，以确定相位误差信号；
将所述相位误差信号与多个基函数进行相关以确定相关性值，所述多个基函数各自为所述delta-sigma调制器的残余误差的函数；以及
基于所述相关性来控制对所述DTC的增益调整和参数积分非线性(INL)调整，以使所述相关性值收敛于零平均值。
8.根据权利要求1所述的电路，其中，所述校准电路被配置为：
将所述DTC的输出与第二输入时钟信号进行比较，以确定相位误差信号；
将所述相位误差信号与多个基函数进行相关以确定相关性值，所述多个基函数各自为所述delta-sigma调制器的残余误差的函数；以及
基于所述相关性来控制对所述DTC的增益调整和参数积分非线性(INL)调整，以使所述相关性值收敛于零平均值。
9.一种电路，包括：
时钟分频器，所述时钟分频器包括数字到时间转换器(DTC)；以及
耦合到所述时钟分频器的校准电路，所述校准电路被配置为：
确定所述DTC的增益误差和参数积分非线性(INL)误差；
确定用于补偿所述增益误差和所述INL误差的增益调整值和INL调整值；并且
根据所述增益调整值和所述INL调整值来修改所述DTC的操作，以校正所述增益误差和所述INL误差。
10.根据权利要求9所述的电路，其中，为了确定所述DTC的所述增益误差和所述INL误差，所述校准电路配置为：
将所述DTC的输出信号与参考信号进行比较，以确定相位误差信号；
将所述相位误差信号与多个基函数进行相关以确定相关性值，所述多个基函数各自为所述时钟分频器的delta-sigma调制器的残余误差的函数；并且
基于所确定的相关性值来确定所述增益调整值和所述INL调整值，所述增益调整值和所述INL调整值被确定为使所述相关性值收敛于零平均值。
11.根据权利要求10所述的电路，其中，为了确定所述相位误差信号，所述校准电路包括bang bang鉴相器，所述bang bang鉴相器被配置为将所述参考信号与所述DTC的输出信号进行比较，以提供所述相位误差信号。
12.根据权利要求10所述的电路，其中，所述多个基函数包括用于所述增益误差的至少一个基函数和用于所述INL误差的至少一个基函数。
13.根据权利要求12所述的电路，其中，所述多个基函数具有零直流分量。
14.根据权利要求12所述的电路，其中，所述多个基函数包括用于基频的第一基函数和用于二次谐波频率的第二基函数。
15.根据权利要求10所述的电路，其中，所述校准电路被配置为在执行所述相关之前对所述基函数进行滤波。
16.根据权利要求9所述的电路，其中，所述校准电路被配置为根据查找表来校正所述DTC的失配误差。
17.一种系统，包括：
控制器，所述控制器被配置为提供控制信号；
耦合到所述控制器的时钟分频器，所述时钟分频器包括数字到时间转换器(DTC)，所述DTC被配置为根据所述控制信号来修改接收到的时钟信号，以形成修改后的时钟信号；
耦合到所述时钟分频器的校准电路，所述校准电路被配置为：
确定所述DTC的增益误差和参数积分非线性(INL)误差；
确定用于补偿所述增益误差和所述INL误差的增益调整值和INL调整值；并且
根据所述增益调整值和所述INL调整值来修改所述DTC的操作，以校正所述增益误差和所述INL误差；以及
耦合到所述时钟分频器并且被配置为进行以下操作的部件：从所述时钟分频器接收所述修改后的时钟信号并且根据所述修改后的时钟信号进行操作。
18.根据权利要求17所述的系统，其中，为了确定所述DTC的所述增益误差和所述INL误差，所述校准电路配置为：
将所述DTC的输出信号与参考信号进行比较，以确定相位误差信号；
将所述相位误差信号与多个基函数进行相关以确定相关性值，所述多个基函数各自为所述时钟分频器的delta-sigma调制器的残余误差的函数；并且
基于所确定的相关性值来确定所述增益调整值和所述INL调整值，所述增益调整值和所述INL调整值被确定为使所述相关性值收敛于零平均值。
19.根据权利要求18所述的系统，其中，为了确定所述相位误差信号，所述校准电路包括bang bang鉴相器，所述bang bang鉴相器被配置为将所述参考信号与所述DTC的输出信号进行比较，以提供所述相位误差信号。
20.根据权利要求18所述的系统，其中，所述多个基函数彼此正交，其中，至少一个基函数用于所述增益误差，并且至少一个基函数用于所述INL误差。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11632116B2 (en) * 2021-01-12 2023-04-18 Texas Instruments Incorporated Calibration of parametric error of digital-to-time converters
US11683048B2 (en) * 2021-04-21 2023-06-20 Avago Technologies International Sales Pte. Limited Systems for and methods of fractional frequency division
KR20230079723A (ko) * 2021-11-29 2023-06-07 삼성전자주식회사 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프
US11923857B1 (en) * 2023-01-26 2024-03-05 Xilinx, Inc. DTC nonlinearity correction

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7511589B2 (en) * 2006-08-05 2009-03-31 Tang System DFY of XtalClkChip: design for yield of trimming-free crystal-free precision reference clock osillator IC chip
KR100800150B1 (ko) * 2006-06-30 2008-02-01 주식회사 하이닉스반도체 지연 고정 루프 장치
US7548123B2 (en) * 2007-07-13 2009-06-16 Silicon Laboratories Inc. Dividerless PLL architecture
US8081936B2 (en) * 2009-01-22 2011-12-20 Mediatek Inc. Method for tuning a digital compensation filter within a transmitter, and associated digital compensation filter and associated calibration circuit
US7999586B2 (en) * 2009-12-23 2011-08-16 Intel Corporation Digital phase locked loop with closed loop linearization technique
US9225562B2 (en) * 2012-02-27 2015-12-29 Intel Deutschland Gmbh Digital wideband closed loop phase modulator with modulation gain calibration
US8860514B2 (en) 2012-12-21 2014-10-14 Silicon Laboratories Inc. Time-interleaved digital-to-time converter
US8994573B2 (en) 2013-03-15 2015-03-31 Intel Mobile Communications GmbH Digital-to-time converter and calibration of digital-to-time converter
EP2782255A1 (en) * 2013-03-19 2014-09-24 Imec Fractional-N frequency synthesizer using a subsampling pll and method for calibrating the same
WO2016029000A2 (en) * 2014-08-20 2016-02-25 Zaretsky, Howard Split transformer based lc-tank digitally controlled oscillator
US9531394B1 (en) 2015-06-22 2016-12-27 Silicon Laboratories Inc. Calibration of digital-to-time converter
US9678481B1 (en) 2016-06-17 2017-06-13 Integrated Device Technologies, Inc. Fractional divider using a calibrated digital-to-time converter
EP3618281B1 (en) * 2018-09-03 2023-05-10 IHP GmbH - Innovations for High Performance Microelectronics / Leibniz-Institut für innovative Mikroelektronik Parallel fractional-n phase locked loop circuit
US10511315B1 (en) * 2018-09-21 2019-12-17 Silicon Laboratories Inc. Adaptive jitter and spur adjustment for clock circuits
US10594329B1 (en) 2018-12-07 2020-03-17 Si-Ware Systems S.A.E. Adaptive non-linearity identification and compensation using orthogonal functions in a mixed signal circuit
US10826507B1 (en) * 2019-05-06 2020-11-03 Silicon Laboratories Inc. Fractional divider with error correction
US10895850B1 (en) * 2019-07-25 2021-01-19 Si-Ware Systems S.A.E. Mixed-domain circuit with differential domain-converters
US10819353B1 (en) * 2019-10-04 2020-10-27 Silicon Laboratories Inc. Spur cancellation in a PLL system with an automatically updated target spur frequency
US11271584B2 (en) * 2020-07-08 2022-03-08 Korean Advanced Institute Of Science And Technology Integrated circuit, electronic device including the same, and operating method thereof
KR102481711B1 (ko) * 2020-08-20 2022-12-27 한국과학기술원 디지털 위상 고정 루프 회로, 이를 포함하는 시스템 온 칩 및 이의 동작 방법
KR20220039111A (ko) * 2020-09-21 2022-03-29 삼성전자주식회사 위상 고정 루프 장치 및 이의 동작 방법
US11870446B2 (en) * 2021-01-12 2024-01-09 Texas Instruments Incorporated High gain detector techniques for low bandwidth low noise phase-locked loops
US11632116B2 (en) * 2021-01-12 2023-04-18 Texas Instruments Incorporated Calibration of parametric error of digital-to-time converters
US11387833B1 (en) * 2021-09-03 2022-07-12 Qualcomm Incorporated Differential digital-to-time converter for even-order INL cancellation and supply noise/disturbance rejection
CN114710154B (zh) * 2022-06-07 2022-08-30 绍兴圆方半导体有限公司 基于时分复用增益校准的开环小数分频器和时钟系统

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