JP2010010864A - 電圧制御発振器 - Google Patents

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Abstract

【課題】ＶＣＯ利得の変動を抑圧した簡易な構成のＶＣＯの提供。
【解決手段】二つの周波数可変手段を具備することでマルチバンド動作を行なう電圧制御発振器（ＶＣＯ）において、可変容量素子１１ｉａと１２ｉａ及び１１ｉｂと１２ｉｂ（ｉ＝１、２、３）をそれぞれ互いに極性が逆になる向きに並列接続可能とし、可変容量素子対を形成する。一般に、可変容量素子１１ｉａと１２ｉａ、１１ｉｂと１２ｉｂ（ｉ＝１、２、３）の容量値は異なる値に設定される。これらの可変容量素子対は、ループコントロール端子３に印加されるコントロール電圧ＶＣＮＴにより制御されると同時に、帯域設定信号ＶＳＷ１、ＶＳＷ２、ＶＳＷ３によってオンオフされるスイッチ素子であるトランジスタ１０１ａ、１０２ａ、１０３ａ、１０１ｂ、１０２ｂ、１０３ｂの切替により、ＶＣＯ本体に電気的に分離・接続される。
【選択図】図１

Description

本発明は、電圧制御発振器（ＶＣＯ）に関し、特に、マルチバンドで動作する電圧制御発振器に関する。
電圧制御発振器は、様々な電子機器において広く使用されている。特にＰＬＬ（位相ロックループ）回路やＣＤＲ（クロック・データ再生回路）では、ループ中において電圧制御発振器が用いられ、所望のクロック信号を発生している。このような電圧制御発振器は、高い周波数帯で使用される場合、インダクタと電圧制御可能な可変容量素子との共振回路によって構成されることが多い。さらに、通信機器などに用いられる場合、マルチバンドで動作するように可変容量素子を複数備え、これらの可変容量素子を切り替えて発振周波数を変更するように構成される。
図２９は、マルチバンドで動作する差動型の電圧制御発振器の典型的な例を示す回路図である。この電圧制御発振器（ＶＣＯ）は、電源端子１、出力端子２ａ、２ｂ、ループコントロール端子３、周波数帯切替端子４１、４２、４３、交差結合されるＮＭＯＳトランジスタ５ａ、５ｂ、交差結合されるＰＭＯＳトランジスタ６ａ、６ｂ、インダクタ７、可変容量素子８ａ、８ｂ、切替容量部１３ｃ、１３ｄ、出力バッファ１６、とから構成される。可変容量素子８ａ、８ｂで構成される部分を、可変容量部９ａ、９ｂと呼ぶ。
ＮＭＯＳトランジスタ５ａは、ソースを接地し、ドレインを、切替容量部１３ｃの一端、出力バッファ１６の一方の入力端、可変容量素子８ａの一端、インダクタ７の一端、ＰＭＯＳトランジスタ６ａのドレインに接続する。ＮＭＯＳトランジスタ５ｂは、ソースを接地し、ドレインを、切替容量部１３ｄの一端、出力バッファ１６の他方の入力端、可変容量素子８ｂの一端、インダクタ７の他端、ＰＭＯＳトランジスタ６ｂのドレインに接続する。ＰＭＯＳトランジスタ６ａ、６ｂのソースは、電源端子１に接続される。可変容量素子８ａの他端、可変容量素子８ｂの他端は、共通にループコントロール端子３に接続される。
切替容量部１３ｃは、固定容量素子１８１ａ、１８２ａ、１８３ａ、スイッチ素子であるトランジスタ１０１ａ、１０２ａ、１０３ａを備える。切替容量部１３ｄは、固定容量素子１８１ｂ、１８２ｂ、１８３ｂ、スイッチ素子であるトランジスタ１０１ｂ、１０２ｂ、１０３ｂを備える。トランジスタ１０１ａ、１０２ａ、１０３ａ、１０１ｂ、１０２ｂ、１０３ｂのそれぞれの一端は、接地される。トランジスタ１０ｉａ（ｉ＝１、２、３）の他端は、それぞれ固定容量素子１８ｉａを介して切替容量部１３ｃの一端とされる。トランジスタ１０ｉｂ（ｉ＝１、２、３）の他端は、それぞれ固定容量素子１８ｉｂを介して切替容量部１３ｄの一端とされる。トランジスタ１０ｉａ（ｉ＝１、２、３）の制御端とトランジスタ１０ｉｂ（ｉ＝１、２、３）の制御端は、それぞれ周波数帯切替端子４ｉ
に接続される。
出力バッファ１６は、出力トランジスタ１４ａ、１４ｂ、出力抵抗１５ａ、１５ｂを備える。出力トランジスタ１４ａは、ソースを接地し、ゲートを出力バッファ１６の一方の入力端とし、ドレインを出力端子２ｂに接続すると共に出力抵抗１５ａを介して電源端子１に接続する。出力トランジスタ１４ｂは、ソースを接地し、ゲートを出力バッファ１６の他方の入力端とし、ドレインを出力端子２ａに接続すると共に出力抵抗１５ｂを介して電源端子１に接続する。
固定容量素子１８１ａ、１８２ａ、１８３ａ、１８１ｂ、１８２ｂ、１８３ｂは、通常ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量などの固定容量で実現される。固定容量素子１８１ａ、１８２ａ、１８３ａ、１８１ｂ、１８２ｂ、１８３ｂのそれぞれの容量値Ｃ１、Ｃ２、Ｃ３、Ｃ１、Ｃ２、Ｃ３において、容量値Ｃ１、Ｃ２、Ｃ３は、通常それぞれ異なる値に設定される。周波数帯切替端子４１、４２、４３へ入力される帯域設定信号ＶＳＷ１、ＶＳＷ２、ＶＳＷ３は、ハイレベル、ローレベルの２値で制御され、切替容量部１３ｃ、１３ｄにおける容量値を変更して電圧制御発振器の発振周波数を切り替える。また、この例では３ビットの場合を示したが、このビット数は必要に応じ任意に設定される。
次に、上記のＶＣＯの動作について説明する。ＮＭＯＳトランジスタ５ａ、５ｂで構成される交差結合部、及び、ＰＭＯＳトランジスタ６ａ、６ｂで構成される交差結合部が負性抵抗を発生する。この負性抵抗が回路の他の部分で発生する損失を発振周波数において補償することにより、持続した発振動作が実現される。
発振周波数ｆは、ループコントロール端子３に与えられる制御電圧ｖＣＮＴの関数として近似的に、
Figure 2010010864
・・・（１）式
と表される。制御電圧ｖＣＮＴが中心電圧ｖＣＮＴ０のときの周波数ｆ（ｖＣＮＴ０）を中心周波数と呼ぶこととする。ここでＣｆは、ＮＭＯＳトランジスタ５ａ、５ｂ、ＰＭＯＳトランジスタ６ａ、６ｂ、等の可変容量部１０ａ、１０ｂ以外の部分の寄生的な容量成分の寄与を表す。ＣＶは、可変容量部９ａ、９ｂの容量である。ＣＳＷは、切替容量部１３ｃ、１３ｄの容量を表し、周波数帯切替端子４１、４２、４３への入力信号により、０から（Ｃ１＋Ｃ２＋Ｃ３）までの８つの値に設定可能である。ただし説明の簡単化の為、スイッチトランジスタ１０１ａ、１０２ａ、１０３ａ、１０１ｂ、１０２ｂ、１０３ｂの容量を無視する。また、差動回路のため、Ｃｆ、Ｃｖ、及びＣＳＷは、片側のみの寄与分を表す。Ｌは、インダクタ７のインダクタンスである。
ＣＳＷの変化により、中心周波数は、離散的に可変となり、マルチバンド動作が可能となる。このとき、ＶＣＯ利得は、
Figure 2010010864
・・・（２）式
となる。
図２９に示した従来のマルチバンドＶＣＯの利得は、（２）式により与えられる。周波数帯切替端子４１、４２、４３の帯域設定信号ＶＳＷ１、ＶＳＷ２、ＶＳＷ３の設定により、中心周波数を変化させマルチバンド化を行う場合、ＶＣＯ利得の構成要素のうち分母［・］内のＣＳＷのみが変化し、他の要素は不変である。従って、中心周波数の変化に伴い（バンド切替に伴い）ＶＣＯ利得が変動してしまう。ＣＳＷを増大させ（１）式に従い中心周波数を低下させる場合には、（２）式においてＶＣＯ利得は減少する。逆にＣＳＷを減少させ（１）式に従い中心周波数を上昇させる場合には、（２）式においてＶＣＯ利得は増加する。従って、中心周波数とＶＣＯ利得の関係は、図３０のようになる。
ＶＣＯ利得は、ＰＬＬやＣＤＲのループ特性に強い影響を与えるパラメータである。ＶＣＯ利得が中心周波数に依存して変動してしまうと、このＶＣＯを用いて構成したＰＬＬの特性が動作周波数に依存して変動したり、ＣＤＲの特性が動作速度に依存して変動したりしてしまう。従って、マルチバンドで動作するＰＬＬやマルチビットレートで動作するＣＤＲの安定な動作が困難になる。
そこで、周波数変換利得（ＶＣＯ利得）の少ない電圧制御発振器が特許文献１に開示されている。この電圧制御発振器は、第一の可変容量素子と第一の切替容量部の並列回路と、第二の可変容量素子と第二の切替容量部の直列回路を用いた構成となっている。
また、特許文献２には、ＰＬＬループ中に、チャージポンプ回路の出力信号に対し電圧変換を行う電圧調整回路を挿入し、この電圧調整回路の電圧変換係数をＶＣＯの周波数帯切替信号に応じて変化させるＰＬＬ回路構成が開示されている。
さらに、特許文献３には、インダクタと、制御電圧により容量値を可変とされた複数の可変容量を有する共振回路を備える電圧制御発振器であって、可変容量設定信号により選択動作を制御され、複数の可変容量の中から制御電圧を供給する可変容量を選択する可変容量選択部を備え、複数の可変容量の各々は、制御電圧に対する容量変化の極性が異なる２つの可変容量からなる電圧制御発振器が開示されている。
特許文献３の電圧制御発振器についてより詳細に説明する。図３１は、特許文献３の電圧制御発振器における共振回路部を具体的に表す回路図である。ここでは、図示の簡略化のために、一組の可変容量に係る共振回路のみを取り出して示している。この共振回路は、インダクタＬと、制御電圧ＶＣＯＮＴにより容量値を可変とされた可変容量Ｃ１０１、Ｃ１０２とを有する。可変容量Ｃ１０１、Ｃ１０２は、可変容量設定信号により選択動作がなされ、連動するスイッチ素子Ｓ１０１、Ｓ１０２によって一端が電源ＶＤＤに接続されるか制御電圧ＶＣＯＮＴが供給されるかが選択される。なお、可変容量Ｃ１０１、Ｃ１０２は、制御電圧ＶＣＯＮＴに対する容量変化の極性が互いに異なる。
特開２００７−２６７３５３号公報 特開２００５−３１１６９０号公報 特開２００４−２５４１６２号公報
以下の分析は本発明において与えられる。
特許文献１に開示された電圧制御発振器によれば、周波数帯切替に伴うＶＣＯ利得の変動の抑圧が可能である。しかし、可変容量素子、切替容量素子の数が増加する等、高周波特性に強く影響する部分の回路構成が複雑になり、占有面積の増大や設計性の劣化といった問題がある。
また、特許文献２に開示された技術によれば、周波数帯切替に伴うループ全体の利得変動を抑圧することが可能である。しかし、ＶＣＯの利得変動を他のブロックの特性で補償する方法には、ループ設計の煩雑化、ＶＣＯの汎用性の低下、等の問題が残る。また電圧調整回路の実現には複雑な回路構成が必要であり、消費電力やチップ面積の点でも問題がある。
さらに、特許文献３に開示された電圧制御発振器によれば、図３１においてスイッチ素子Ｓ１０１、Ｓ１０２が制御電圧ＶＣＯＮＴを選択しない場合、制御電圧ＶＣＯＮＴに依存しない一定の容量が共振回路に接続された状態となる。したがって、回路構成が複雑になる上に、常に付加されることになる一定の容量のために中心周波数の制御範囲が制限されてしまう。このため同じ中心周波数の制御範囲を実現しようとすれば、より大きな可変容量素子を用いる必要が生じ、回路規模が増大してしまう虞がある。
本発明は、構成が簡単で回路規模の小さな電圧制御発振器を提供することを目的とする。
上記の目的を達成するため、本発明の１つのアスペクト（側面）に係る電圧制御発振器は、共振回路を構成するインダクタと可変容量素子群とを備える電圧制御発振器であって、可変容量素子群は、容量に対する制御電圧感度比の絶対値が互いに異なる第１および第２の可変容量素子を並列形態に接続可能となるように含んで構成され、第１および第２の可変容量素子は、双方の一端に共振回路の共振周波数を制御するための制御電圧が供給され、共振周波数の存在する帯域を決定するための帯域設定信号によって他端が選択的にインダクタに接続される。
本発明の電圧制御発振器において、第１および第２の可変容量素子は、他端が第１のスイッチ素子を介してインダクタに接続され、第１のスイッチ素子は、帯域設定信号によってオンオフ可能とされてもよい。
本発明の電圧制御発振器において、第１および第２の可変容量素子は、素子サイズが互いに異なっていてもよい。
本発明の電圧制御発振器において、第１および第２の可変容量素子は、容量に対する制御電圧感度比の極性が互いに異なっていてもよい。
本発明の電圧制御発振器において、第１および第２の可変容量素子は、容量に対する制御電圧感度比の極性が互いに同じであってもよい。
本発明の電圧制御発振器において、可変容量素子群は、第３の可変容量素子と第２のスイッチ素子との第１の直列回路をさらに含み、第３の可変容量素子は、一端に制御電圧が供給され、他端が第２のスイッチ素子を介してインダクタに接続され、第２のスイッチ素子は、帯域設定信号によってオンオフ可能とされてもよい。
本発明の電圧制御発振器において、可変容量素子群は、固定容量素子と第３のスイッチ素子との第２の直列回路をさらに含み、第２の直列回路は、一端を接地し、他端をインダクタに接続し、第３のスイッチ素子は、帯域設定信号によってオンオフ可能とされてもよい。
本発明の電圧制御発振器において、差動の発振信号を出力可能としてもよい。
本発明の電圧制御発振器において、単相の発振信号を出力可能としてもよい。
本発明の位相ロックループ回路は、上記の電圧制御発振器を用いてもよい。
本発明のクロック・データ再生回路は、上記の電圧制御発振器を用いてもよい。
本発明によれば、構成が簡単で規模の小さな回路が構成される。
本発明の実施形態に係る電圧制御発振器は、コントロール電圧が印加される第一の可変容量素子とは別に第二の周波数可変手段を有するマルチバンド電圧制御発振器において、容量の大きさと電圧感度が独立に制御可能な可変容量回路を具備し、前記可変容量回路の一方の端子に前記コントロール電圧が印加され、前記可変容量回路の他方の端子にはスイッチ素子が接続され、前記スイッチ素子が前記第二の周波数可変手段のコントロール信号により制御されることを特長とする電圧制御発振器であって、前記可変容量回路とスイッチ素子により構成される回路が一組以上接続される。
電圧制御発振器において、コントロール電圧が印加される第一の可変容量素子とは別に第二の周波数可変手段を有するマルチバンド電圧制御発振器において、２つの可変容量素子が極性を逆にして並列に接続された可変容量素子対を具備し、前記可変容量素子対の一方の端子に前記コントロール電圧が印加され、前記可変容量素子対の他方の端子にはスイッチ素子が接続され、前記スイッチ素子が前記第二の周波数可変手段のコントロール信号により制御されることを特長とする電圧制御発振器であって、前記可変容量素子対とスイッチ素子により構成される回路が一組以上接続されてもよい。
電圧制御発振器において、可変容量素子対を構成する可変容量素子どうしの素子サイズがお互いに異なってもよい。
電圧制御発振器において、前記可変容量素子対の一部が、ひとつの可変容量素子で置換されてもよい。
電圧制御発振器において、可変容量素子対とスイッチ素子により構成される回路の組の一部が、固定容量素子とスイッチ素子で構成された回路で置換されてもよい。
電圧制御発振器において、可変容量素子対とスイッチ素子により構成される回路の組の一部が、ひとつの可変容量素子とスイッチ素子で構成された回路、及び固定容量素子とスイッチ素子で構成された回路、で置換されてもよい。
電圧制御発振器において、可変容量素子対が、極性が逆向きのものを含む３つ以上の可変容量素子から構成されてもよい。
本発明の実施形態に係る他の電圧制御発振器は、コントロール電圧が印加される第一の可変容量素子とは別に第二の周波数可変手段を有するマルチバンド電圧制御発振器において、可変容量素子とスイッチ素子により構成される回路が一組以上接続され、前記可変容量素子の一方の端子に前記コントロール電圧が印加され、前記可変容量素子の他方の端子にはスイッチ素子が接続され、前記スイッチ素子が前記第二の周波数可変手段のコントロール信号により制御されることを特長とする電圧制御発振器であって、前記可変容量素子の極性の向きが異なって接続されたものが混在している。
電圧制御発振器において、コントロール電圧が印加される第一の可変容量素子とは別に第二の周波数可変手段を有するマルチバンド電圧制御発振器において、可変容量素子とスイッチ素子により構成される回路が一組以上接続され、それとは別に固定容量素子とスイッチ素子で構成された回路が一組以上接続され、前記可変容量素子の一方の端子に前記コントロール電圧が印加され、前記可変容量素子の他方の端子にはスイッチ素子が接続され、前記スイッチ素子が前記第二の周波数可変手段のコントロール信号により制御されることを特長とする電圧制御発振器であって、前記可変容量素子の極性の向きが異なって接続されたものが混在してもよい。
電圧制御発振器において、可変容量素子対とスイッチ素子により構成される回路の組の一部が、固定容量素子とスイッチ素子で構成された回路で置換されてもよい。
電圧制御発振器において、コントロール電圧が印加される第一の可変容量素子とは別に第２の周波数可変手段を有するマルチバンド電圧制御発振器において、可変容量素子とスイッチ素子により構成される回路が一組以上接続され、前記可変容量素子の一方の端子に前記コントロール電圧が印加され、前記可変容量素子の他方の端子にはスイッチ素子が接続され、前記スイッチ素子が前記第二の周波数可変手段のコントロール信号により制御されることを特長とする電圧制御発振器であって、前記可変容量素子の極性の向きが前記第一の可変容量素子の極性の向きに揃って接続されてもよい。
電圧制御発振器において、コントロール電圧が印加される第一の可変容量素子とは別に第二の周波数可変手段を有するマルチバンド電圧制御発振器において、単位容量当たりの容量の電圧感度が異なる２つの種類の可変容量素子が並列に接続された可変容量素子対を具備し、前記可変容量素子対の一方の端子に前記コントロール電圧が印加され、前記可変容量素子対の他方の端子にはスイッチ素子が接続され、前記スイッチ素子が前記第二の周波数可変手段のコントロール信号により制御されることを特長とする電圧制御発振器であって、前記可変容量素子対とスイッチ素子により構成される回路が一組以上接続されてもよい。
電圧制御発振器において、コントロール電圧が印加される第一の可変容量素子とは別に第二の周波数可変手段を有するマルチバンド電圧制御発振器において、単位容量当たりの容量の電圧感度が異なる２つの種類の可変容量素子が極性を逆向きに並列に接続された可変容量素子対を具備し、前記可変容量素子対の一方の端子に前記コントロール電圧が印加され、前記可変容量素子対の他方の端子にはスイッチ素子が接続され、前記スイッチ素子が前記第二の周波数可変手段のコントロール信号により制御されることを特長とする電圧制御発振器であって、前記可変容量素子対とスイッチ素子により構成される回路が一組以上接続されてもよい。
電圧制御発振器において、可変容量素子対が、単位容量当たりの電圧感度が異なるものを含む３つ以上の可変容量素子から構成されてもよい。
電圧制御発振器において、コントロール電圧が印加される第一の可変容量素子を具備しなくともよい。
電圧制御発振器において、第二の周波数可変手段に含まれるスイッチ素子がトランジスタで構成されてもよい。
上記の電圧制御発振器は、差動電圧制御発振器であってもよく、単相電圧制御発振器であってもよい。
本発明の位相ロックループ回路において、上記の電圧制御発振器を用いてもよい。
本発明のクロック・データ再生回路において、上記の電圧制御発振器を用いてもよい。
以上のような、二つの周波数可変手段を有することでマルチバンド動作を行なう電圧制御発振器において、コントロール電圧により制御される２つの可変容量素子を極性を逆にして並列に接続した可変容量素子対を形成し、これをスイッチにより分離・接続する。この可変容量素子対は、その容量値と電圧感度を独立に制御可能である。従って、中心周波数の制御幅とＶＣＯ利得を独立に制御可能となる。この性質を利用する事で、マルチバンドＶＣＯにおける中心周波数制御時のＶＣＯ利得変動を抑圧する効果を有する。
また、ＶＣＯ利得変動の抑圧を、回路構成の複雑化を殆ど伴わずに実現することができる。従って、ミリ波帯等の超高周波帯への適用時には特に有効である。さらに、固定容量素子を使用しない、あるいは使用数を削減できる為、回路の小型化にも寄与する。
以下、図面を参照して本発明の実施例について詳細に説明する。
図１は、本発明の第１の実施例に係る電圧制御発振器の回路図である。図１において、電圧制御発振器は、電源端子１、出力端子２ａ、２ｂ、ループコントロール端子（制御端子）３、周波数帯切替端子４１、４２、４３、ドレインとゲートがそれぞれ交差結合されたＮＭＯＳトランジスタ５ａ、５ｂ、ドレインとゲートがそれぞれ交差結合されたＰＭＯＳトランジスタ６ａ、６ｂ、インダクタ７、可変容量素子８ａ、８ｂ、切替容量部１３ａ、１３ｂ、出力バッファ１６を備える。可変容量素子８ａ、及び８ｂで構成される部分を、それぞれ可変容量部９ａ、９ｂと呼ぶ。
ＮＭＯＳトランジスタ５ａは、ソースを接地し、ドレインを、切替容量部１３ａの一端、出力バッファ１６の一方の入力端、可変容量素子８ａの一端、インダクタ７の一端、ＰＭＯＳトランジスタ６ａのドレインに接続する。ＮＭＯＳトランジスタ５ｂは、ソースを接地し、ドレインを、切替容量部１３ｂの一端、出力バッファ１６の他方の入力端、可変容量素子８ｂの一端、インダクタ７の他端、ＰＭＯＳトランジスタ６ｂのドレインに接続する。ＰＭＯＳトランジスタ６ａ、６ｂのソースは、電源端子１に接続される。切替容量部１３ａの他端、切替容量部１３ｂの他端、可変容量素子８ａの他端、可変容量素子８ｂの他端は、共通にループコントロール端子３に接続される。
切替容量部１３ａは、可変容量素子１１１ａ、１１２ａ、１１３ａ、１２１ａ、１２２ａ、１２３ａ、スイッチ素子であるトランジスタ１０１ａ、１０２ａ、１０３ａを備える。切替容量部１３ｂは、可変容量素子１１１ｂ、１１２ｂ、１１３ｂ、１２１ｂ、１２２ｂ、１２３ｂ、スイッチ素子であるトランジスタ１０１ｂ、１０２ｂ、１０３ｂを備える。トランジスタ１０１ａ、１０２ａ、１０３ａのそれぞれの一端は、共通に切替容量部１３ａの一端とされる。トランジスタ１０１ｂ、１０２ｂ、１０３ｂのそれぞれの一端は、共通に切替容量部１３ｂの一端とされる。トランジスタ１０ｉａ（ｉ＝１、２、３）の他端は、並列接続される可変容量素子１１ｉａ、１２ｉａを介して切替容量部１３ａの他端とされる。トランジスタ１０ｉｂ（ｉ＝１、２、３）の他端は、並列接続される可変容量素子１１ｉｂ、１２ｉｂを介して切替容量部１３ｂの他端とされる。
出力バッファ１６は、出力トランジスタ１４ａ、１４ｂ、出力抵抗１５ａ、１５ｂを備える。出力トランジスタ１４ａは、ソースを接地し、ゲートを出力バッファ１６の一方の入力端とし、ドレインを出力端子２ｂに接続すると共に出力抵抗１５ａを介して電源端子１に接続する。出力トランジスタ１４ｂは、ソースを接地し、ゲートを出力バッファ１６の他方の入力端とし、ドレインを出力端子２ａに接続すると共に出力抵抗１５ｂを介して電源端子１に接続する。
可変容量素子１１ｉａと１２ｉａ（ｉ＝１、２、３）は、互いに極性が逆になる向きに並列に接続され、可変容量素子対を形成する。同様に、可変容量素子１１ｉｂと１２ｉｂ（ｉ＝１、２、３）も、また互いに極性が逆になる向きに並列に接続され、可変容量素子対を形成する。ここで、可変容量素子１１ｉａ、１１ｉｂ（ｉ＝１、２、３）の向きを、可変容量素子８ａ、８ｂと同じ極性の向き（ループコントロール電圧が印加される端子の極性が同じ）という意味で「順極性」の向き、可変容量素子１２ｉａ、１２ｉｂ（ｉ＝１、２、３）の向きを、その逆の意味で「逆極性」の向きと呼ぶ。
可変容量素子８ａ、８ｂの容量値を、ループコントロール端子３のループコントロール電圧（制御電圧）ｖＣＮＴの関数としてＣｖ（ｖＣＮＴ）と表す。可変容量素子１１ｉａ、１１ｉｂ（ｉ＝１、２、３）の容量値を可変容量素子８ａ、８ｂの容量値のｋｉ倍として、ｋｉＣｖ（ｖＣＮＴ）と表す。一般に可変容量素子１１ｉａ、１１ｉｂ（ｉ＝１、２、３）のサイズは、可変容量素子８ａ、８ｂのサイズのｋｉ倍である。通常、ｋｉ（ｉ＝１、２、３）の値は、それぞれ異なる値に設定する。同様に、可変容量素子１２ｉａ、１２ｉｂ（ｉ＝１、２、３）の容量値を可変容量素子８ａ、８ｂの容量値のｍｉ倍として、ｍｉＣｖ（ｖＣＮＴ）と表す。一般に可変容量素子１２ｉａ、１２ｉｂ（ｉ＝１、２、３）のサイズは、可変容量素子８ａ、８ｂのサイズのｍｉ倍である。通常、ｍｉ（ｉ＝１、２、３）の値は、それぞれ異なる値に設定される。また、ｋｉとｍｉ（ｉ＝１、２、３）も互いに異なる値に設定する。
可変容量素子１１ｉａと１２ｉａ（ｉ＝１、２、３）で形成される可変容量素子対、及び可変容量素子１１ｉｂと１２ｉｂ（ｉ＝１、２、３）で形成される可変容量素子対は、周波数帯切替端子４１、４２、４３へ与えられるそれぞれの帯域設定信号ＶＳＷ１、ＶＳＷ２、ＶＳＷ３の切替により、ＶＣＯ本体に電気的に分離・接続される。すなわち、インダクタ７と、可変容量素子群（可変容量部９ａ、９ｂ、切替容量部１３ａ、１３ｂ）とで構成される共振回路の共振周波数の存在する周波数帯域が、帯域設定信号ＶＳＷ１、ＶＳＷ２、ＶＳＷ３によって切り替えられる。なお、図１の例では３ビットの場合を示したが、このビット数は必要に応じ任意に設定される。
次に、この電圧制御発振器の基本的な動作を説明する。ＮＭＯＳトランジスタ５ａ、５ｂで構成される交差結合部、及び、ＰＭＯＳトランジスタ６ａ、６ｂで構成される交差結合部が負性抵抗を発生する。この負性抵抗が回路の他の部分で発生する損失を発振周波数において補償することにより、持続した発振動作が実現される。
出力バッファ１６は、出力レベルや出力振幅を適正値に設定したり、電圧制御発振器の発振周波数への外部回路の影響を遮断する等の働きをする。ただしこのバッファ回路の構成は任意であり、バッファ回路の具備自体、本発明の必須用件ではない。
ここで、可変容量素子の容量対制御電圧特性（Ｃ−Ｖ特性）について説明する。図２に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスにおいて可変容量素子として用いられるアキュミュレーションモード・バラクタのＣ−Ｖ特性の一例を示す。図２に示すように、ループコントロール電圧ｖＣＮＴの中心電圧ｖ０を適切な値に設定することにより、可変容量特性Ｃｖ（ｖＣＮＴ）は、中心電圧ｖ０に関し対称になる。以下の説明では、このように可変容量Ｃｖ（ｖＣＮＴ）が、中心電圧ｖ０に関し対称の特性を有する場合について説明する。ただし、この前提は議論の簡単化の為のものであって、本発明の必須用件ではない。従って、用いられる可変容量素子も上記のものに限られない。
次に、図１に示した回路の詳細な動作及び効果を説明するために、先ず図３に示す回路の動作について説明する。図１の回路の可変容量素子対が極性を逆向きにした可変容量素子の並列接続で構成されていたのに対し、図３の回路では極性が同じ向きの可変容量素子の並列接続で構成されている。この回路は、図４に示すように可変容量素子対を一つの可変容量で置換したものと同等である。すなわち、可変容量素子１１ｉａと１２ｉａ（ｉ＝１、２、３）は、可変容量素子１７ｉａとして表され、可変容量素子１１ｉｂと１２ｉｂ（ｉ＝１、２、３）は、可変容量素子１７ｉｂとして表される。
したがって、図３に示す電圧制御発振器の発振周波数ｆは、近似的に、
Figure 2010010864
・・・（３）式
と表される。ここでｎは、バンド切替のビット数であり、図３の例ではｎ＝３である。また、Ｃｆは、交差結合トランジスタ５ａ、５ｂ、６ａ、６ｂ、等の可変容量部９ａ、９ｂ、及び切替容量部１３ａ、１３ｂ以外の部分の寄生的な容量成分を表す。Δｉは、２つの値をとる変数であって、帯域設定信号ＶＳＷｉがＨｉｇｈレベルのときΔｉ＝１、ＬｏｗレベルのときΔｉ＝０である（ｉ＝１、２、・・・、ｎ）。
ループコントロール電圧ｖＣＮＴが中心電圧ｖ０のときの周波数ｆ（ｖＣＮＴ＝ｖ０）を中心周波数と呼ぶこととする。この中心周波数は、
Figure 2010010864
・・・（４）式
で与えられる。帯域設定信号ＶＳＷｉ（ｉ＝１、２、・・・、ｎ）の設定により、中心周波数は離散的に可変となり、マルチバンド動作が可能となる。
このとき、ＶＣＯ利得は、
Figure 2010010864
・・・（５）式
となる。
従って、
Figure 2010010864
・・・（６）式
が全てのスイッチ状態（２ｎ通り、３ビットの場合は８通り）に対して満たされれば、ＶＣＯ利得変動は、完全に抑圧される。（６）式を満たす解ｋｉ＋ｍｉ＞０（ｉ＝１、２、・・・、ｎ）が存在するかどうかは、条件（ＣｆとＣｖの比）により決まる。ただし、もしそのような解が存在する場合であっても、そもそも（ｋｉ＋ｍｉ）の値は、中心周波数の変化量を決める量であり、所要性能から決められるべき量である。従って、一般に、図３に示す回路で、所要性能を考慮しながら中心周波数切替時のＶＣＯ利得変動を抑圧することは困難である。
これに対し、図１に示す電圧制御発振器の発振周波数ｆは、近似的に、
Figure 2010010864
・・・（７）式
と表される。図１の例では、やはりｎ＝３である。
中心周波数は、
Figure 2010010864
・・・（８）式
となり、これは（４）式に一致する。
また、ＶＣＯ利得は、
Figure 2010010864
・・・（９）式
で与えられる。
（８）式及び（９）式の分母の（ｋｉ＋ｍｉ）Ｃｖ（ｖＣＮＴ＝ｖ０）の項は、ｉ番目のスイッチがオンすることによって付加される可変容量値であり、中心周波数の変化量を決める。従って先に述べたように、（ｋｉ＋ｍｉ）の値は、所要性能から決められるべき量である。一方、（９）式の分子には、（ｋｉ−ｍｉ）という項が現れる。図３に示した回路のＶＣＯ利得を与える（５）式では、この項が（ｋｉ＋ｍｉ）であった。その結果、中心周波数の変化量を決めればＶＣＯ利得も決まってしまい、ＶＣＯ利得の設定に自由度は無かった。しかし、図１に示した回路では、中心周波数の変化量が決まってもＶＣＯ利得の設定には自由度がある。すなわち、（ｋｉ＋ｍｉ）の値が決まっても（ｋｉ−ｍｉ）の値は、−｜ｋｉ＋ｍｉ｜から｜ｋｉ＋ｍｉ｜の範囲で回路設計時に自由に設定することができる。この結果、生じるＶＣＯ利得の自由度を利用して、中心周波数制御に伴うＶＣＯ利得変動を抑圧することができる。
次に、上記の説明を図を用いて説明する。図５は、図１に示した回路における一つの可変容量素子対の容量対制御電圧特性を示したものである。順極性の可変容量素子の容量−コントロール電圧特性の傾き（荒い破線）は、逆極性の可変容量素子の容量−コントロール電圧特性の傾き（細かい破線）により弱められ、可変容量素子対の容量−コントロール電圧特性の傾き（実線）が決まっている。順極性の可変容量素子の大きさと逆極性の可変容量素子の大きさの和を一定に保持しながら両者の配分比を変化させることで、可変容量素子対の中心電圧における絶対値とは独立に傾きを制御可能となる。逆極性の可変容量素子のほうを大きくすれば、全体の傾きの符号を逆にすることも可能である。図６は、このときの可変容量素子対の中心電圧における絶対値と、コントロール電圧に対する傾きの関係を示したものである。可変容量素子対の中心電圧における絶対値の各値に対して、図６中の斜線部の範囲でコントロール電圧に対する傾きを制御することが可能である。このことは、スイッチ設定切替による周波数切替幅が決まっていても、ＶＣＯ利得をある範囲で自由に設定できることを意味している。
これに対し、図７は、図３に示した回路における一つの可変容量素子対の容量−コントロール電圧特性を示したものである。順極性の可変容量素子の容量−コントロール電圧特性の傾き（荒い破線）と、順極性の可変容量素子の容量−コントロール電圧特性の傾き（細かい破線）は、そのまま足し合わされ、可変容量素子対の容量−コントロール電圧特性の傾き（実線）が決まっている。順極性の可変容量素子の大きさと逆極性の可変容量素子の大きさの和が決まってしまえば、可変容量素子対の可変容量素子対の容量−コントロール電圧特性の傾きは、一意に決まってしまう。図８は、このときの可変容量素子対の中心電圧における絶対値と、コントロール電圧に対する傾きの関係を図示したものである。可変容量素子対の中心電圧における絶対値の各値に対して、コントロール電圧に対する傾きは、図中の直線上の値に一意に決まってしまう。このことは、スイッチ設定切替による周波数切替幅が決まっていれば、ＶＣＯ利得も自動的に決まってしまうことを意味している。
以上説明したＶＣＯ利得変動抑圧の効果を回路シミュレーションにより確認した。本発明の回路（図１）、及び従来の回路（図２９）について、周波数切替信号の設定を８段階に切替えることによって中心周波数を変化させたときのＶＣＯ利得変動を図９に示す。シミュレーションは、ハーモニック・バランス法（調波平衡法）により行った。４０Ｇｂｐｓ光通信システム用途を想定し、中心周波数範囲が３９．８ＧＨｚ（ＯＣ−７６８）、４３．０１ＧＨｚ（ＯＴＵ−３）、及び４４．５７ＧＨｚ（１０ＧｂＥ×４）をカバーするよう設計を行った。従来の技術に比較し本発明では、中心周波数制御に伴うＶＣＯ利得変動を１／８程度に抑圧できていることが分かる。
以上説明したように、本実施例のマルチバンドＶＣＯでは、中心周波数の制御を行う際のＶＣＯ利得の変動を抑圧することが可能となる。また本実施例によれば、このような効果を、回路構成の複雑化を殆ど伴わずに実現することができる。従って、特にミリ波帯等の超高周波帯への適用時には有効である。さらには、固定容量素子を使用しない、あるいは使用数を削減できる為、回路の小型化にも寄与する。
図１０は、本発明の第２の実施例に係る電圧制御発振器の回路図である。図１に示した電圧制御発振器と同一部には同一の符号を付し説明を省略する。第１の実施例の電圧制御発振器では、全てのビットで可変容量素子対を形成していた。しかし、ＶＣＯ利得変動を所望の範囲に抑えられるならば、一部のビットを一つの可変容量素子で構成することも可能である。図１０に示す回路は、３ビット中の２番目のビットに対応するそれぞれの可変容量素子対をひとつの可変容量素子１１２ａ、１１２ｂでそれぞれ構成した例である。
図１１は、本発明の第３の実施例に係る電圧制御発振器の回路図である。図１に示した電圧制御発振器と同一部には同一の符号を付し説明を省略する。第１の実施例の電圧制御発振器では、全てのビットで可変容量素子対を形成していた。しかし、ＶＣＯ利得変動を所望の範囲に抑えられるならば、一部のビットを固定容量素子で構成することも可能である。図１１に示す回路は、３ビット中の２番目のビットに対応するそれぞれの可変容量素子対をひとつの固定容量素子１８２ａ、１８２ｂでそれぞれ構成した例である。
図１２は、本発明の第４の実施例に係る電圧制御発振器の回路図である。図１に示した電圧制御発振器と同一部には同一の符号を付し説明を省略する。本実施例は、図１０に示した回路構成と、図１１に示した回路構成の混合形に相当する。すなわち、３ビット中の２番目のビットに対応する可変容量素子対をひとつの固定容量素子１８２ａ、１８２ｂでそれぞれ構成し、３ビット中の３番目のビットに対応するそれぞれの可変容量素子対をひとつの可変容量素子１１３ａ、１１３ｂでそれぞれ構成した例である。
図１３は、本発明の第５の実施例に係る電圧制御発振器の回路図である。図１に示した電圧制御発振器と同一部には同一の符号を付し説明を省略する。本実施例の電圧制御発振器では、切替容量部１３ａ、１３ｂの各ビットに対応する可変容量素子対が一つの可変容量素子で構成され、可変容量素子の接続方向が順方向および逆方向とで混合している。図１３では切替容量部１３ａ、１３ｂは、順方向２ビット、逆方向２ビット（全４ビット）で構成した例である。
本実施例の電圧制御発振器の動作について説明する。可変容量Ｃｖと寄生容量Ｃｆを含むＶＣＯ本体に可変容量素子ｋｉＣｖが順方向に接続されたとき、ＶＣＯ利得は、（５）式と同様に、
Figure 2010010864
・・・（１０）式
で与えられる。このとき、可変容量素子ｋｉＣｖの付加によってＶＣＯ利得が増大するか、減少するか、あるいは不変かは、ｋｉ、及びＣｆ／Ｃｖの値によって決まる。
本実施例は、可変容量素子ｋｉＣｖの付加によってＶＣＯ利得が増大する場合を想定する。一方、可変容量Ｃｖと寄生容量Ｃｆを含むＶＣＯ本体に可変容量素子ｍｉＣｖが逆方向に接続されたとき、ＶＣＯ利得は、
Figure 2010010864
・・・（１１）式
となる。この場合、可変容量素子ｍｉＣｖの付加によってＶＣＯ利得は減少する。
従って、切替容量部１３ａ、１３ｂの各ビットを一つの可変容量素子で構成し、可変容量素子の接続方向を順方向および逆方向で適当な割合に混合しておけば、中心周波数の変化に応じてＶＣＯ利得が単調に一方向に変化してしまうことはなく、増減を繰り返しながらある一定の範囲内に収める事ができる。
図１４は、本発明の第６の実施例に係る電圧制御発振器の回路図である。図１４において、図１３に示した電圧制御発振器と同一部には同一の符号を付し説明を省略する。本実施例の電圧制御発振器では、図１３における逆極性の方向に接続された可変容量素子をそれぞれ固定容量素子１８２ａ、１８４ａ、１８２ｂ、１８４ｂで置換している。動作原理は、第５の実施例で説明したものと同様である。
図１５は、本発明の第７の実施例に係る電圧制御発振器の回路図である。図１５において、図１３に示した電圧制御発振器、図１４に示した電圧制御発振器と同一部には同一の符号を付し説明を省略する。本実施例の電圧制御発振器は、図１３に示した第５の実施例の電圧制御発振器、図１４に示した第６の実施例の電圧制御発振器の混合形である。すなわち、順極性方向の可変容量素子、逆方向の可変容量素子、固定容量素子が混在している。動作原理は、第５及び第６の実施例で説明したものと同様である。
図１６は、本発明の第８の実施例に係る電圧制御発振器の回路図である。図１６において、図１に示した第１の実施例の電圧制御発振器と同一部には同一の符号を付し説明を省略する。本実施例の電圧制御発振器では、切替容量部１３ａ、１３ｂの各ビットは一つの順方向に接続された可変容量素子で構成されている。すなわち図４と同等である。第５の実施例の説明において、順方向に接続された可変容量素子ｋｉＣｖの付加によりＶＣＯ利得が増大するか、減少するか、あるいは不変かは、ｋｉ、及びＣｆ／Ｃｖの値により決まると述べた。本実施例では、可変容量素子ｋｉＣｖの付加によってＶＣＯ利得がほぼ不変となる場合を想定している。ただし、第１の実施例の説明で述べたようにｋｉの値は、所要性能から決められるべき量であるため、このような条件が満足される事は多くはない。
図１７は、本発明の第９の実施例に係る電圧制御発振器の回路図である。図１７において、図１に示した第１の実施例の電圧制御発振器と同一部には同一の符号を付し説明を省略する。本実施例の電圧制御発振器では、切替容量部１３ａ、１３ｂの各ビットは異なる種類の可変容量素子Ａ（１９ｉａ、１９ｉｂ（ｉ＝１、２、３））、及び可変容量素子Ｂ（２０ｉａ、２０ｉｂ（ｉ＝１、２、３））から成る可変容量素子対で構成されている。ここで「異なる種類の可変容量」とは、図１８に示すように、それぞれの素子サイズを中心電圧における容量値が同じになるように選んだ時、ループコントロール電圧ｖＣＮＴに対する傾きの異なる容量素子のことを指す。関数ＣＶ Ａ（ｖＣＮＴ）、及びＣＶ Ｂ（ｖＣＮＴ）は、ＣＶ Ａ（ｖＣＮＴ＝ｖ０）＝ＣＶ Ｂ（ｖＣＮＴ＝ｖ０）＝Ｃｖ（ｖＣＮＴ＝ｖ０）となるよう規格化している。
図１９は、図１７に示した回路における一つの可変容量素子対の容量−コントロール電圧特性を示したものである。異なる単位容量当りの傾きを有する素子を足し合わせることにより、可変容量素子対の中心電圧における絶対値と傾きを独立に制御可能となる。
図２０は、このときの可変容量素子対の中心電圧における絶対値と、コントロール電圧に対する傾きの関係を図示したものである。可変容量素子対の中心電圧における絶対値の各値に対して、図中の斜線部の範囲でコントロール電圧に対する傾きを制御可能である。このことは、スイッチ設定切替による周波数切替幅が決まっていても、ＶＣＯ利得がある範囲で自由に設定できることを意味している。
図２１は、本発明の第１０の実施例に係る電圧制御発振器の回路図である。図２１において、図１７に示した電圧制御発振器と同一部には同一の符号を付し説明を省略する。本実施例の電圧制御発振器は、図１７に示した第９の実施例の電圧制御発振器に対し、可変容量素子対の一方（２０ｉａ、２０ｉｂ（ｉ＝１、２、３））を逆極性の方向に接続を変更したものである。図２２は、このときの可変容量素子対の中心電圧における絶対値と、コントロール電圧に対する傾きの関係を図示したものである。可変容量素子対の中心電圧における絶対値の各値に対して、図中の斜線部の範囲でコントロール電圧に対する傾きを制御可能である。このことは、スイッチ設定切替による周波数切替幅が決まっていても、ＶＣＯ利得をある範囲で自由に設定できることを意味している。
図２３は、本発明の第１１の実施例に係る電圧制御発振器の回路図である。図２３において、図１７に示した第９の実施例の電圧制御発振器と同一部には同一の符号を付し説明を省略する。本実施例の電圧制御発振器は、図１７に示した第９の実施例の電圧制御発振器に対し、可変容量素子対の一方（２０ｉａ、２０ｉｂ（ｉ＝１、２、３））を可変容量素子８ａ、８ｂと同じ種類の容量素子（１２ｉａ、１２ｉｂ（ｉ＝１、２、３））で構成した例である。図２１に示した第１０の実施例の電圧制御発振器においても同様に、可変容量素子対の一方を可変容量素子８ａ、８ｂと同じ種類の容量素子で構成することが可能である。
図２４は、本発明の第１２の実施例に係る電圧制御発振器の回路図である。図２４において、図１に示した電圧制御発振器と同一部には同一の符号を付し説明を省略する。第１の実施例の電圧制御発振器では周波数帯切替を３ビットで行っていたが、このビット数は任意に設定可能である。本実施例の電圧制御発振器においては、一般的にｎビット（ｎは任意の自然数）の場合についてその構成を示している。
これまで述べた他の実施例において、３ビットあるいは４ビットの例を挙げたが、同様に任意のビット数の場合に適用可能である。
図２５は、本発明の第１３の実施例に係る電圧制御発振器の回路図である。図２５において、図１に示した電圧制御発振器と同一部には同一の符号を付し説明を省略する。第１の実施例の電圧制御発振器では、負性抵抗の発生をＮＭＯＳ及びＰＭＯＳ両方の交差結合用のトランジスタを用いたコンプリメンタリ（ＣＭＯＳ）型としていた。しかし、本発明は任意の負性抵抗発生回路を用いた電圧制御発振器に適用可能である。本実施例の電圧制御発振器は、その一例として、負性抵抗発生回路を交差結合用のＮＭＯＳトランジスタ５ａ、５ｂで構成し（ＮＭＯＳ型）、さらに電源端子１とインダクタ７ａ、７ｂの間に電流源２１を設けた例である。
これまで述べた他の実施例の電圧制御発振器についても、負性抵抗発生回路の形式は問わない。その他、本発明の動作に直接係らない部分の回路形式については、本発明で述べる実施例に限るものではない。
図２６は、本発明の第１４の実施例に係る位相ロックループ（ＰＬＬ）回路のブロック図であり、本発明の電圧制御発振器の一応用例を示すものである。図２６において、電圧制御発振器２７は、図１、図１０乃至１７、図２１、図２３乃至２５、の何れか一図に示した電圧制御発振器を示している。図１、図１０乃至１７、図２１、図２３乃至２５、の何れか一図に示した電圧制御発振器の出力は、差動出力であるが、ここでは簡単化の為、出力２ａ、２ｂを纏めて出力２として示している。
本実施例のＰＬＬ回路は、電圧制御発振器２７、リファレンスクロック信号入力端子２２、クロック信号出力端子２３、位相比較器２４、ループフィルタ２５、周波数分周器２６、を備える。位相比較器２４は、電圧制御発振器２７の出力２を周波数分周器２６で分周した信号と、リファレンスクロック信号入力端子２２の信号とを比較し、比較誤差信号をループフィルタ２５を介して電圧制御発振器２７のループコントロール端子３に供給する。電圧制御発振器２７は、周波数帯切替端子４１、４２、４３へ入力する周波数帯切替信号によって発振信号の周波数帯を変更すると共に、比較誤差信号によって発振周波数が可変となるように制御される。
周波数帯切替端子４１、４２、４３へ入力する周波数帯切替信号を変化させることにより、電圧制御発振器の中心周波数帯を切替えることができ、ＰＬＬ回路は複数周波数帯での動作が可能となる。この際、本発明によりＶＣＯ利得は一定に保持される為、ＰＬＬループ利得も一定に保持される。従って、複数の動作周波数帯で最適なＰＬＬ動作を確保する事が可能となる。
なお、以上の説明では電圧制御発振器以外の構成ブロックの利得が動作周波数帯に依存しない場合を想定した。しかし、電圧制御発振器以外の構成ブロック、例えば位相比較器２４などの利得が動作周波数帯によって変化する場合もある。そのような場合には、ループ全体の利得を一定に保持するような特定のＶＣＯ利得変動（ＶＣＯ利得と中心周波数の関係）が求められる。この場合でも本発明の電圧制御発振器２７を用いれば、任意のＶＣＯ利得と中心周波数の関係を近似的に作り出すことが出来る。
図２７は、本発明の第１５の実施例に係るクロック・データ再生（ＣＤＲ）回路のブロック図であり、本発明の電圧制御発振器の一応用例を示すものである。図２７において、電圧制御発振器２７は、図１、図１０乃至１７、図２１、図２３乃至２５、の何れか一図に示した電圧制御発振器を示している。
本実施例のＣＤＲ回路は、電圧制御発振器２７、位相比較器２４、ループフィルタ２５、データ信号入力端子２８、再生クロック信号出力端子２９、再生データ信号出力端子３０、遅延回路３１、フリップ・フロップ回路３２を備える。フリップ・フロップ回路３２は、データ信号入力端子２８における入力信号を電圧制御発振器２７の出力２によってリタイミングし、再生データ信号出力端子３０と位相比較器２４とに出力する。位相比較器２４は、フリップ・フロップ回路３２の出力信号と、データ信号入力端子２８の入力信号を遅延回路３１を介して遅延した信号とを比較し、比較誤差信号をループフィルタ２５を介して電圧制御発振器２７に供給する。電圧制御発振器２７は、周波数帯切替端子４１、４２、４３へ入力する周波数帯切替信号によって発振信号の周波数帯を変更すると共に、比較誤差信号によって発振周波数が可変となるように制御される。
周波数帯切替端子４１、４２、４３へ入力する周波数帯切替信号を変化させることにより、電圧制御発振器の中心周波数帯を切替えることができ、ＣＤＲ回路は、複数のビットレートでの動作が可能となる。この際、本発明によりＶＣＯ利得は一定に保持される為、ループ利得も一定に保持される。従って、複数の動作周波数帯で最適なＣＤＲ動作を確保する事が可能となる。
なお、以上の説明では電圧制御発振器以外の構成ブロックの利得が動作周波数帯に依存しない場合を想定した。しかし、電圧制御発振器以外の構成ブロック、例えば位相比較器２４などの利得が動作周波数帯によって変化する場合もある。そのような場合には、ループ全体の利得を一定に保持するような特定のＶＣＯ利得変動（ＶＣＯ利得と中心周波数の関係）が求められる。この場合であっても、本発明の電圧制御発振器２７を用いれば、任意のＶＣＯ利得と中心周波数の関係を近似的に作り出すことが出来る。
図２８は、本発明の第１６の実施例に係るクロック・データ再生（ＣＤＲ）回路のブロック図であり、本発明の電圧制御発振器の一応用例を示すものである。図２８において、電圧制御発振器２７は、図１、図１０乃至１７、図２１、図２３乃至２５、の何れか一図に示した電圧制御発振器を示している。図２７に示した第１５の実施例のＣＤＲと同一部には同一の符号を付してある。
本実施例では、図２７に示したＣＤＲ回路に対しビットレート検知回路３３が付加されている。ビットレート検知回路３３は、データ信号入力端子２８における入力信号のビットレートを検知し、その検知結果に基づき、周波数帯切替端子４１、４２、４３へ周波数帯切替信号を出力する。したがって、入力信号のビットレートに応じて自動的に電圧制御発振器２７の中心周波数の設定が行われるので、入力信号のビットレートの異なるシステムへも調整無しで適用可能となる。さらに、時間的に入力信号ビットレートが変化するようなシステムへも適用可能である。この際、本発明の電圧制御発振器２７によってＶＣＯ利得変動も自動的に抑圧される。
以上の全ての実施例において、可変容量部９ａ、９ｂを具備しない構成も可能である。
また、以上の実施例においては、差動形式の電圧制御発振器について記したが、本発明は単相形式の電圧制御発振器にも適用可能である。
さらに、以上の実施例においては、スイッチ素子としてトランジスタを用いた例について記したが、他のスイッチ素子を用いる事も可能である。
また、以上の実施例においては、能動素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を使用した例を示したが、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等を用いた場合も、同様な構成で実現が可能である。
さらに、以上の実施例においては、ＶＣＯ利得の変動を可能な限り抑圧した設計例を示した。しかし、電圧制御発振器が用いられるＰＬＬループの諸要件から、特定のＶＣＯ利得変動（ＶＣＯ利得と中心周波数の関係）が求められる場合もある。そのような場合であっても本発明の電圧制御発振器を用いれば、任意のＶＣＯ利得と中心周波数の関係を近似的に作り出すことが出来る。
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の第１の実施例に係る電圧制御発振器の回路図である。 可変容量素子の容量対制御電圧特性を示す図である。 図１に示した回路の動作を説明するための補助的な回路図である。 図１に示した回路の動作を説明するための補助的な第２の回路図である。 可変容量素子の容量対制御電圧特性を示す図である。 本発明の第１の実施例に係る可変容量素子対の中心電圧における絶対値と、コントロール電圧に対する傾きの関係を示す図である。 可変容量素子の容量対制御電圧特性を示す第２の図である。 可変容量素子対の中心電圧における絶対値と、コントロール電圧に対する傾きの関係を示す第２の図である。 中心周波数を変化させたときのＶＣＯ利得変動を示す図である。 本発明の第２の実施例に係る電圧制御発振器の回路図である。 本発明の第３の実施例に係る電圧制御発振器の回路図である。 本発明の第４の実施例に係る電圧制御発振器の回路図である。 本発明の第５の実施例に係る電圧制御発振器の回路図である。 本発明の第６の実施例に係る電圧制御発振器の回路図である。 本発明の第７の実施例に係る電圧制御発振器の回路図である。 本発明の第８の実施例に係る電圧制御発振器の回路図である。 本発明の第９の実施例に係る電圧制御発振器の回路図である。 本発明の第９の実施例に係る可変容量素子の容量対制御電圧特性を示す図である。 本発明の第９の実施例に係る可変容量素子の容量対制御電圧特性を示す第２の図である。 本発明の第９の実施例に係る可変容量素子対の中心電圧における絶対値と、コントロール電圧に対する傾きの関係を示す図である。 本発明の第１０の実施例に係る電圧制御発振器の回路図である。 本発明の第１０の実施例に係る可変容量素子対の中心電圧における絶対値と、コントロール電圧に対する傾きの関係を示す図である。 本発明の第１１の実施例に係る電圧制御発振器の回路図である。 本発明の第１２の実施例に係る電圧制御発振器の回路図である。 本発明の第１３の実施例に係る電圧制御発振器の回路図である。 本発明の第１４の実施例に係る位相ロックループ（ＰＬＬ）回路のブロック図である。 本発明の第１５の実施例に係るクロック・データ再生（ＣＤＲ）回路のブロック図である。 本発明の第１６の実施例に係るクロック・データ再生（ＣＤＲ）回路のブロック図である。 従来の電圧制御発振器の典型的な例を示す回路図である。 従来のＶＣＯにおける、ＶＣＯ利得と中心周波数の関係を示す図である。 特許文献３の電圧制御発振器における共振回路部を具体的に表す回路図である。
符号の説明
１ 電源端子
２、２ａ、２ｂ 出力端子
３ ループコントロール端子
４１、４２、４３、４ｋ 周波数帯切替端子
５ａ、５ｂ ＮＭＯＳトランジスタ
６ａ、６ｂ、３４１ａ、３４２ａ、３４３ａ、３４１ｂ、３４２ｂ、３４３ｂ ＰＭＯＳトランジスタ
７、７ａ、７ｂ インダクタ
８ａ、８ｂ 可変容量素子
９ａ、９ｂ 可変容量部
１３ａ、１３ｂ 切替容量部
１４ａ、１４ｂ 出力トランジスタ
１５ａ、１５ｂ 出力抵抗
１６ 出力バッファ
２１ 電流源
２２ リファレンスクロック信号入力端子
２３ クロック信号出力端子
２４ 位相比較器
２５ ループフィルタ
２６ 周波数分周器
２７ 電圧制御発振器
２８ データ信号入力端子
２９ 再生クロック信号出力端子
３０ 再生データ信号出力端子
３１ 遅延回路
３２ フリップ・フロップ回路
３３ ビットレート検知回路
１０１ａ、１０２ａ、１０３ａ、１０４ａ、１０ｎａ、１０１ｂ、１０２ｂ、１０３ｂ、１０４ｂ、１０ｎｂ スイッチトランジスタ
１１１ａ、１１２ａ、１１３ａ、１１４ａ、１１ｎａ、１１１ｂ、１１２ｂ、１１３ｂ、１１４ｂ、１１ｎｂ、１２１ａ、１２２ａ、１２３ａ、１２４ａ、１２ｎａ、１２１ｂ、１２２ｂ、１２３ｂ、１２４ｂ、１２ｎｂ、１７１ａ、１７２ａ、１７３ａ、１７１ｂ、１７２ｂ、１７３ｂ、１９１ａ、１９２ａ、１９３ａ、１９１ｂ、１９２ｂ、１９３ｂ、２０１ａ、２０２ａ、２０３ａ、２０１ｂ、２０２ｂ、２０３ｂ 可変容量素子
１８１ａ、１８２ａ、１８３ａ、１８４ａ、１８１ｂ、１８２ｂ、１８３ｂ、１８４ｂ 固定容量素子

Claims (11)

  1. 共振回路を構成するインダクタと可変容量素子群とを備える電圧制御発振器であって、
    前記可変容量素子群は、容量に対する制御電圧感度比の絶対値が互いに異なる第１および第２の可変容量素子を並列形態に接続可能となるように含んで構成され、
    前記第１および第２の可変容量素子は、双方の一端に前記共振回路の共振周波数を制御するための制御電圧が供給され、前記共振周波数の存在する帯域を決定するための帯域設定信号によって他端が選択的に前記インダクタに接続されることを特徴とする電圧制御発振器。
  2. 前記第１および第２の可変容量素子は、他端が第１のスイッチ素子を介して前記インダクタに接続され、
    前記第１のスイッチ素子は、前記帯域設定信号によってオンオフ可能とされることを特徴とする電圧制御発振器。
  3. 前記第１および第２の可変容量素子は、素子サイズが互いに異なることを特徴とする請求項１または２記載の電圧制御発振器。
  4. 前記第１および第２の可変容量素子は、容量に対する制御電圧感度比の極性が互いに異なることを特徴とする請求項１または２記載の電圧制御発振器。
  5. 前記第１および第２の可変容量素子は、容量に対する制御電圧感度比の極性が互いに同じであることを特徴とする請求項１または２記載の電圧制御発振器。
  6. 前記可変容量素子群は、第３の可変容量素子と第２のスイッチ素子との第１の直列回路をさらに含み、
    前記第３の可変容量素子は、一端に前記制御電圧が供給され、他端が前記第２のスイッチ素子を介して前記インダクタに接続され、
    前記第２のスイッチ素子は、前記帯域設定信号によってオンオフ可能とされることを特徴とする請求項１または２記載の電圧制御発振器。
  7. 前記可変容量素子群は、固定容量素子と第３のスイッチ素子との第２の直列回路をさらに含み、
    前記第２の直列回路は、一端を接地し、他端を前記インダクタに接続し、
    前記第３のスイッチ素子は、前記帯域設定信号によってオンオフ可能とされることを特徴とする請求項１、２、５のいずれか一に記載の電圧制御発振器。
  8. 差動の発振信号を出力可能とする請求項１乃至７のいずれか一に記載の電圧制御発振器。
  9. 単相の発振信号を出力可能とする請求項１乃至７のいずれか一に記載の電圧制御発振器。
  10. 請求項１乃至９のいずれか一に記載の電圧制御発振器を用いた位相ロックループ回路。
  11. 請求項１乃至９のいずれか一に記載の電圧制御発振器を用いたクロック・データ再生回路。
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