JP2002190709A - 電圧制御発振回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 バラクタへの印加電圧に対する発振周波数の
変動を小さく抑えることができる電圧制御発振回路を提
供する。 【解決手段】 インダクタ１１が接続されたバラクタ１
２と並列にＰＭＯＳトランジスタ１３，１４を接続し、
制御電圧Ｖ_Ｓ１、Ｖ_Ｓ２によりバラクタ１２への制御電
圧Ｖｃｏｎｔに応じた周波数にオフセットを与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、インダクタとバラ
クタとの共振により、そのバラクタへの印加電圧に応じ
た周波数の発振信号を生成する電圧制御発振回路に関す
る。

【０００２】

【従来の技術】従来より、直流レベルの制御電圧信号を
入力し、その制御電圧信号に応じた周波数の発振信号を
ＬＣ共振により生成する電圧制御発振回路（ＶＣＯ；Ｖ
ｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａ
ｔｏｒ）が知られている。このような電圧制御発振器を
半導体装置に形成するにあたり、一般的に、スパイラル
コイル（インダクタ）とＰＮ接合を用いたバラクタによ
るデバイスの組合せが採用される。バラクタとは、印加
電圧によって容量値が変化する、いわゆる電圧制御可変
容量を有するデバイスである。上記電圧制御発振器をＰ
ＬＬ（ＰｈａｓｅＬｏｃｋｅｄ Ｌｏｏｐ）回路に組み
込み、そのＰＬＬ回路において、外部から入力される基
準信号と内部で生成されるフィードバック信号との位相
差を制御するためのアップダウン信号を、上記電圧制御
発振回路に入力される制御電圧信号に反映させることに
より、それら基準信号とフィードバック信号の周波数お
よび位相を合わせるように動作するということが行なわ
れている。

【０００３】図５は、従来の、半導体装置に形成された
電圧制御発振回路を構成するインダクタとバラクタの構
造を示す図、図６は、図５に示すインダクタとバラクタ
の等価回路を示す図である。

【０００４】図５には、基板（Ｐサブストレート）１０
１上に形成されたＮウェル１０２と、そのＮウェル１０
２上に形成されたＰ⁺型拡散層１０３およびＮ⁺型拡散層
１０４が示されている。Ｐ⁺型拡散層１０３には、スパ
イラル状のインダクタ１０５が接続されている。Ｎ⁺型
拡散層１０４には制御電圧Ｖｃｏｎｔが印加される。こ
こで、Ｐ⁺型拡散層１０３とＮウェル１０２とのＰＮ接
合領域（空乏層）に、印加される制御電圧Ｖｃｏｎｔの
大きさに応じて変化する静電容量を有するバラクタ１０
６が形成される。このバラクタ１０６とインダクタ１０
５から電圧制御発振回路１１０が構成される（図６参
照）。この電圧制御発振回路１１０の発振周波数は、 ｆ＝１／｛２π√（ＬＣ）｝ と表される。但し、Ｌ，Ｃはインダクタ１０５のインダ
クタンス値，バラクタ１０６の容量値を示す。

【０００５】上述したように、バラクタ１０６の静電容
量は、印加される制御電圧Ｖｃｏｎｔの大きさに応じて
変化するため、制御電圧Ｖｃｏｎｔを制御することによ
り電圧制御発振回路１１０の発振周波数を調整すること
ができる。

【０００６】

【発明が解決しようとする課題】一般に、ＬＣ共振によ
る電圧制御発振回路は、数１００ＭＨｚからＧＨｚ帯域
に至るまでの高周波帯域の発振信号生成に用いられる。
ここで、電圧制御発振回路を構成するデバイスは、プロ
セスの変動により特性の影響を受けやすく、例えば、遅
延をある程度予測できるインバータチェーンを用いたリ
ングオシレータなどに比べ、ターゲット周波数からずれ
る可能性が比較的高い。さらに、温度変動等を考慮する
と、所望の周波数を得るためには十分な可変周波数幅を
確保する必要がある。

【０００７】十分な可変周波数幅を確保するためには、
バラクタ１０６に十分な可変容量幅を持たせればよい。
しかし、限られた制御電圧幅の中で、このような広い可
変幅を持たせようとすると、制御電圧Ｖｃｏｎｔに対す
る発振周波数の変動が大きくなり、この電圧制御発振回
路が組み込まれたＰＬＬ回路では、外部から入力される
基準信号と内部で生成されるフィードバック信号との位
相差を制御するためのアップダウン信号の変動や、外来
ノイズを制御電圧Ｖｃｏｎｔが受けることによる位相ノ
イズ（フェーズノイズもしくはジッタ）が増大するとい
う問題がある。そこで、以下に示す電圧制御発振回路が
考えられる。

【０００８】図７は、制御電圧に対する発振周波数の変
動を小さく抑えるように考慮された電圧制御発振回路を
示す図、図８は、図７に示す電圧制御発振回路の、制御
電圧により制御される可変周波数幅を示す図である。

【０００９】図７に示す電圧制御発振回路１２０には、
前述したインダクタ１０５とバラクタ１０６に加え、そ
れらインダクタ１０５，バラクタ１０６の接続点である
ノードＡとグラウンドＧＮＤとの間に、互いに直列に接
続されたスイッチ１２１とコンデンサ１２２が備えられ
ている。また、ノードＡとグラウンドＧＮＤとの間に、
互いに直列に接続されたスイッチ１２３とコンデンサ１
２４も備えられている。スイッチ１２１，１２３は、制
御信号Ｖ１，Ｖ２により切り換えられる。

【００１０】この電圧制御発振回路１２０では、スイッ
チ１２１，１２３がともにオフ状態にある場合は、制御
電圧Ｖｃｏｎｔによる可変周波数幅は、図８に示す長方
形ａで表される範囲にある。ここで、制御信号Ｖ１によ
りスイッチ１２１のみオフ状態からオン状態に切り換え
られると、制御電圧Ｖｃｏｎｔによる可変周波数幅は、
図８に示す値ＯＦ１だけオフセットが与えられて長方形
ｂで表される範囲に移行する。さらに、制御信号Ｖ２に
よりスイッチ１２２もオフ状態からオン状態に切り換え
られると、制御電圧Ｖｃｏｎｔによる可変周波数幅は、
最初の状態から図８に示す値ＯＦ２だけオフセットが与
えられて長方形ｃで表される範囲に移行する。このよう
に、図７に示す電圧制御発振回路１２０では、制御電圧
Ｖｃｏｎｔが取り得る比較的小さな電圧変化で、ｄで示
す十分に大きな可変周波数幅が得られる。従って、制御
電圧Ｖｃｏｎｔに対する発振周波数の変動を小さく抑え
ることができる。

【００１１】しかし、ＬＣ共振による電圧制御発振回路
は、前述したように数１００ＭＨｚからＧＨｚ帯域に至
るまでの高周波帯域の発振信号を生成するものであるた
め、上記電圧制御発振回路１２０を構成するスイッチ１
２１，１２３を、例えばＭＯＳのトランスファゲートで
形成した場合、正常に動作することは困難であり、従っ
てこの電圧制御発振回路１２０は現実的でないという問
題がある。

【００１２】本発明は、上記事情に鑑み、バラクタへの
印加電圧に対する発振周波数の変動を小さく抑えること
ができる電圧制御発振回路を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】上記目的を達成する本発
明の電圧制御発振回路は、インダクタとバラクタとの共
振により、そのバラクタへの印加電圧に応じた周波数の
発振信号を生成する電圧制御発振回路において、上記バ
ラクタと並列に接続された、上記周波数にオフセットを
与えるための第２のバラクタを備えたことを特徴とす
る。

【００１４】本発明の電圧制御発振回路は、バラクタと
並列に接続された、そのバラクタへの印加電圧に応じた
周波数にオフセットを与えるための第２のバラクタを備
えたものであるため、バラクタへの印加電圧に応じて、
そのバラクタとインダクタのみによる周波数と、第２の
バラクタにより与えられたオフセットによる周波数とに
よる可変周波数幅が得られる。従って、ＭＯＳのトラン
スファゲートで形成されたスイッチによりバラクタにコ
ンデンサを接断して可変周波数幅を得る技術と比較し、
そのスイッチが正常に動作することは困難であるという
ような問題はなく、現実的にバラクタへの印加電圧に対
する発振周波数の変動を小さく抑えることができる。

【００１５】ここで、上記第２のバラクタは、ＭＯＳゲ
ート容量で構成されたものであることが好ましい。

【００１６】第２のバラクタをＭＯＳゲート容量で構成
すると、ＰＮ接合容量で構成した場合と比べて大きな容
量が簡単に得られ、またレイアウト面積も小さくできる
また、上記ＭＯＳゲート容量に、電源電位とグラウンド
電位を選択的に印加するオフセット制御回路を備えても
よい。

【００１７】このようなオフセット制御回路を備える
と、上記周波数にオフセットを簡単に与えることができ
る。

【００１８】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００１９】図１は、本発明の電圧制御発振回路の第１
実施形態を示す図である。

【００２０】図１に示す電圧制御発振回路１０には、互
いに直列に接続されたインダクタ１１とバラクタ１２が
備えられている。バラクタ１２には制御電圧Ｖｃｏｎｔ
が印加される。また、電圧制御発振回路１０には、イン
ダクタ１１とバラクタ１２との接続点にゲートが接続さ
れるとともに、ドレイン，ソース，バックゲートが共通
接続されたＰＭＯＳトランジスタ１３が備えられてい
る。バックゲートには制御電圧Ｖｓ１が印加される。さ
らに、電圧制御発振回路１０には、インダクタ１１とバ
ラクタ１２との接続点にゲートが接続されるとともに、
ドレイン，ソース，バックゲートが共通接続されたＰＭ
ＯＳトランジスタ１４も備えられている。このバックゲ
ートには制御電圧Ｖｓ２が印加される。尚、ＰＭＯＳト
ランジスタ１３，１４が、本発明にいう第２のバラクタ
の一例に相当する。

【００２１】図２は、図１に示すＰＭＯＳトランジスタ
の、ゲートとバックゲートとの間に印加される電圧に対
するＭＯＳゲート容量を示す図である。

【００２２】図２の横軸は、ＰＭＯＳトランジスタ１３
もしくはＰＭＯＳトランジスタ１４（以下、単にＰＭＯ
Ｓトランジスタと記述する）のゲートとバックゲートと
の間に印加される電圧Ｖ_GBを示し、縦軸は、ＰＭＯＳト
ランジスタのゲート容量Ｃｇａｔｅを示す。

【００２３】ＰＭＯＳトランジスタのゲート容量Ｃｇａ
ｔｅは、そのＰＭＯＳトランジスタのゲートとバックゲ
ートとの間に印加される電圧Ｖ_GBによって大きく変化す
る。即ち、図２に示すように、電圧Ｖ_GBが大きい場合
（ＰＭＯＳトランジスタがオン状態にある場合）は、そ
のＰＭＯＳトランジスタのゲートにチャネルが形成され
るためゲート容量Ｃｇａｔｅは比較的大きい。一方、電
圧Ｖ_GBが小さい場合（ＰＭＯＳトランジスタがオフ状態
にある場合）は、チャネルが形成されないためゲート容
量Ｃｇａｔｅは小さい。また、図２に示す特性カーブの
うちの、遷移する部分から比較的遠ざかった、いわゆる
飽和状態の部分は、チャネルの状態が安定しているた
め、多少の電圧変動では容量値は変化しない。従って、
図１に示すＰＭＯＳトランジスタ１３,１４の各バック
ゲートに印加される制御電圧Ｖｓ１，Ｖｓ２を、電源電
圧Ｖ_DDとグラウンドＧＮＤとの２値とし、この２値の組
み合わせにより、バラクタ１２への制御電圧Ｖｃｏｎｔ
に応じた周波数にオフセットを与えると、バラクタ１２
への制御電圧Ｖｃｏｎｔに応じて、インダクタ１１，バ
ラクタ１２のみによる周波数と、ＰＭＯＳトランジスタ
１３,１４により与えられたオフセットによる周波数と
による可変周波数幅が簡単に得られる。従って、ＭＯＳ
のトランスファゲートで形成されたスイッチによりバラ
クタにコンデンサを接断して可変周波数幅を得る技術と
比較し、そのスイッチが正常に動作することは困難であ
るというような問題はなく、バラクタ１２に印加する制
御電圧Ｖｃｏｎｔに対する発振周波数の変動を小さく抑
えることができる。

【００２４】図３は、本発明の電圧制御発振回路の第２
実施形態を示す図である。

【００２５】図３に示す電圧制御発振回路２０は、昨今
の無線通信機器のＰＬＬ回路に組み込まれてなる差動型
の電圧制御発振回路であり、この電圧制御発振回路２０
には、電源Ｖ_DDに接続された定電流源２１と、その定電
流源２１とグラウンドＧＮＤとの間に配置されたインダ
クタ２２＿１とＮＭＯＳトランジスタ２５＿１が備えら
れている。また、この電圧制御発振回路２０には、定電
流原２１とグラウンドＧＮＤとの間に配置されたインダ
クタ２２＿２とＮＭＯＳトランジスタ２５＿２が備えら
れている。さらに、電圧制御発振回路２０には、インダ
クタ２２＿１とＮＭＯＳトランジスタ２５＿１の接続点
と、インダクタ２２＿２とＮＭＯＳトランジスタ２５＿
２の接続点との間にバラクタダイオード２４＿１，２４
＿２が備えられている。これらバラクタダイオード２４
＿１，２４＿２の接続点には制御電圧Ｖｃｏｎｔが印加
される。また、電圧制御発振回路２０には、インダクタ
２２＿１とＮＭＯＳトランジスタ２５＿１の接続点，イ
ンダクタ２２＿２とＮＭＯＳトランジスタ２５＿２の接
続点に接続された、詳細は後述するオフセット部２３＿
１，２３＿２が備えられている。

【００２６】この電圧制御発振回路２０は、インダクタ
２２＿１とバラクタダイオード２４＿１、およびインダ
クタ２２＿２とバラクタダイオード２４＿２の２つの共
振回路をクロスカップルに組み合わせてＮＭＯＳトラン
ジスタ２５＿１，２５＿２を交互にオン，オフさせるこ
とにより１８０°位相のずれた信号Ｖｏｐ，Ｖｏｎを出
力するものである。以下、図４を参照して詳細に説明す
る。

【００２７】図４は、図３に示すオフセット部２３＿１
の回路構成を示す図である。

【００２８】尚、オフセット部２３＿２の回路構成も、
この図３に示すオフセット部２３＿１の回路構成と同じ
である。

【００２９】図３に示すオフセット部２３＿１には、イ
ンダクタ２２＿１とバラクタダイオード２４＿１との接
続点にゲートが接続されるとともに、ドレイン，ソー
ス，バックゲートが共通接続されたＰＭＯＳトランジス
タ２３＿１１が備えられている。このバックゲートは、
スイッチ２３＿１２を経由して電源Ｖ_DDに接続され、ス
イッチ２３＿１３を経由してグラウンドＧＮＤに接続さ
れる。また、オフセット部２３＿１には、インダクタ２
２＿１とバラクタダイオード２４＿１との接続点にゲー
トが接続されるとともに、ドレイン，ソース，バックゲ
ートが共通接続されたＰＭＯＳトランジスタ２３＿１４
が備えられている。このバックゲートは、スイッチ２３
＿１５を経由して電源Ｖ_DDに接続され、スイッチ２３＿
１６を経由してグラウンドＧＮＤに接続される。これら
スイッチ２３＿１２，２３＿１３，２３＿１５，２３＿
１６が本発明にいうオフセット制御回路の一例に相当す
る。

【００３０】ここで、電源電圧Ｖ_DD＝２．５Ｖ，インダ
クタ２２＿１とバラクタダイオード２４＿１との接続点
における電圧Ｖａ＝０．６Ｖとする。最初の時点では、
スイッチ２３＿１２，２３＿１５がオン状態、スイッチ
２３＿１３，２３＿１６がオフ状態に設定されている。
このため、ＰＭＯＳトランジスタ２３＿１１，２３＿１
４にはともに電源電圧Ｖ_DDが印加され、これによりそれ
らＰＭＯＳトランジスタ２３＿１１，２３＿１４にはチ
ャネルが形成されている。従って、電圧制御発振回路２
０におけるオフセット容量は最大であり、最小の周波数
の発振信号Ｖｏｐ，Ｖｏｎが出力される。

【００３１】電圧制御発振回路２０が組み込まれたＰＬ
Ｌ回路において、制御電圧Ｖｃｏｎｔが変動して電源電
圧Ｖ_DDに達すると、スイッチ２３＿１２がオフ状態、ス
イッチ２３＿１３がオン状態に切り換えられる。尚、制
御電圧Ｖｃｏｎｔの大きさの検出は簡単なコンパレータ
を用意し、このコンパレータに制御電圧Ｖｃｏｎｔを入
力して電源電圧Ｖ_DDと比較すればよい。

【００３２】ここで、ＰＬＬ回路において位相差が所定
値以上ずれているアンロック状態に未だある場合は、ス
イッチ２３＿１５がオフ状態、スイッチ２３＿１６がオ
ン状態に切り換えられる。このようにして、周波数が高
くなる方向にオフセットを与える。尚、上記スイッチ２
３＿１２，２３＿１３，２３＿１５，２３＿１６は、Ｍ
ＯＳのトランスファゲートで構成してもよい。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
バラクタへの印加電圧に対する発振周波数の変動を小さ
く抑えることができる。従って、本発明の電圧制御発振
回路が組み込まれたＰＬＬ回路におけるアップダウン信
号の変動や外来のノイズによる位相ノイズを低減するこ
とができる。さらに、オフセット容量により、電圧制御
発振回路全体で見た可変周波数範囲を大きく取ることが
できる。

【図面の簡単な説明】

【図１】本発明の電圧制御発振回路の第１実施形態を示
す図である。

【図２】図１に示すＰＭＯＳトランジスタの、ゲートと
バックゲートとの間に印加される電圧に対するＭＯＳゲ
ート容量を示す図である。

【図３】本発明の電圧制御発振回路の第２実施形態を示
す図である。

【図４】図３に示すオフセット部２３＿１の回路構成を
示す図である。

【図５】従来の、半導体装置に形成された電圧制御発振
回路を構成するインダクタとバラクタの構造を示す図で
ある。

【図６】図５に示すインダクタとバラクタの等価回路を
示す図である。

【図７】制御電圧に対する発振周波数の変動を小さく抑
えるように考慮された電圧制御発振回路を示す図であ
る。

【図８】図７に示す電圧制御発振回路の、制御電圧によ
り制御される可変周波数幅を示す図である。

【符号の説明】

１０，２０ 電圧制御発振回路 １１，２２＿１，２２＿２ インダクタ １２ バラクタ １３，１４，２３＿１１，２３＿１４ ＰＭＯＳトラン
ジスタ ２１ 定電流源 ２３＿１，２３＿２ オフセット部 ２３＿１２，２３＿１３，２３＿１５，２３＿１６ ス
イッチ ２４＿１，２４＿２ バラクタダイオード ２５＿１，２５＿２ ＮＭＯＳトランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 インダクタとバラクタとの共振により、
   該バラクタへの印加電圧に応じた周波数の発振信号を生
   成する電圧制御発振回路において、 前記バラクタと並列に接続された、前記周波数にオフセ
   ットを与えるための第２のバラクタを備えたことを特徴
   とする電圧制御発振回路。
2. 【請求項２】 前記第２のバラクタは、ＭＯＳゲート容
   量で構成されたものであることを特徴とする請求項１記
   載の電圧制御発振回路。
3. 【請求項３】 前記ＭＯＳゲート容量に、電源電位とグ
   ラウンド電位を選択的に印加するオフセット制御回路を
   備えたことを特徴とする請求項２記載の電圧制御発振回
   路。