JP4163141B2 - Ｐｌｌ回路 - Google Patents

Description

本発明は、ＰＬＬ（phase locked loop）回路に関するものである。

所定周波数を生成するＰＬＬ回路の先行技術の構成を図９に示す。図９において、符号１０はチャージポンプ回路を示し、符号３０はフィルタ回路を示し、符号４０は電圧制御発振器を示し、符号４０１０、４０１１、４０１２、４０１３、４０１４はそれぞれコンデンサを示し、符号４０２０は可変容量素子を示し、符号４０３１、４０３２、４０３３、４０３４はそれぞれスイッチを示し、符号４０４０はインダクタを示し、符号４０５０は発振回路を示し、符号５１、５２、５３、５４はそれぞれ制御端子を示し、符号６０は分周器を示し、符号７０は位相比較器を示し、符号７１は基準周波数入力端子を示す。

以上のように構成されたＰＬＬ回路の動作について、図９および図１０を用いて説明する。図９において、チャージポンプ回路１０から出力された信号は、フィルタ回路３０によりＡＣ成分が取り除かれた後、電圧制御発振器４０に内蔵されている可変容量素子４０２０にＤＣ電圧として供給される。可変容量素子４０２０は供給されたＤＣ電圧に応じた容量値となる。コンデンサ４０１０は可変容量素子４０２０に印加されたＤＣ電圧と、発振回路４０５０のバイアス電圧とを切り離している。

コンデンサ４０１１、４０１２、４０１３、４０１４は、スイッチ４０３１、４０３２、４０３３、４０３４のＯＮ／ＯＦＦの組合せによって可変容量素子４０２０へ任意の組合せで、並列接続することができる。スイッチ４０３１、４０３２、４０３３、４０３４は制御端子５１、５２、５３、５４によってＯＮ／ＯＦＦすることができる。図９においては、スイッチとスイッチに直列に接続されるコンデンサが４組用いられているが、所定の周波数で発振させるために適切な容量値と個数とを組み合わせて構成される。

インダクタ４０４０は可変容量素子４０２０とコンデンサ４０１０、４０１１、４０１２、４０１３、４０１４とで構成されるコンデンサネットワークに接続され、コンデンサネットワークとインダクタ４０４０とで決定される共振周波数で、発振回路４０５０は発振する。つまり、発振回路４０５０の発振周波数は、コンデンサネットワークとインダクタ４０４０とで構成される共振回路の共振周波数によって決まる。

電圧制御発振器４０からの出力信号は分周器６０で分周された後、位相比較器７０で基準周波数入力端子７１から入力された基準周波数信号と比較される。位相比較器７０による比較結果がチャージポンプ回路１０とフィルタ回路３０を通り、再び可変容量素子４０２０にＤＣ電圧として印加され、これによって可変容量素子４０の容量値が所定の値となるようなループ制御がかかっている。

可変容量素子４０２０が所定の容量値にならなかった場合には、制御端子５１、５２、５３、５４によってスイッチ４０３１、４０３２、４０３３、４０３４を制御し、コンデンサ４０１１、４０１２、４０１３、４０１４を任意の組合せで可変容量素子４０２０に並列接続し容量可変範囲を広げることが可能である。

このような構成は広い発振周波数範囲を得るために用いられ、例えば特許文献１に示されている。

図１０は、図９の構成におけるチャージポンプ出力電圧対発振周波数の関係、すなわち周波数制御感度を表す図である。横軸の記号ＶＣＰＬ、ＶＣＰＨはそれぞれチャージポンプ出力電圧の下限電圧、上限電圧を表している。容量可変素子４０２０は印加電圧対容量特性のうち直線性のよい区間を用いていることとする。縦軸の記号ｆＢ１Ｌ、ｆＢ１Ｈはそれぞれスイッチ４０３１、４０３２、４０３３、４０３４を全てＯＮにしたとき（以下バンドＢ１という）の発振下限周波数、発振上限周波数を表し、このときの周波数制御感度をβＢ１とする。また、縦軸の記号ｆＢ１６Ｌ、ｆＢ１６Ｈはそれぞれスイッチ４０３１、４０３２、４０３３、４０３４を全てＯＦＦしたとき（以下バンドＢ１６という）の発振下限周波数、発振上限周波数を表し、このときの周波数制御感度をβＢ１６とする。

ここで、バンドＢ１とバンドＢ１６とを比較する。可変容量素子４０２０にＤＣ電圧ＶＣＰＬ、ＶＣＰＨを与えた際の容量値をそれぞれＣＤＨ、ＣＤＬとし、コンデンサ４０１１、４０１２、４０１３、４０１４の並列合成容量をＣＳＷとする。なお、コンデンサ４０１０は可変容量素子４０２０の容量と比較して充分大きいと仮定し、コンデンサネットワークの合成容量値計算において無視できるようにする。バンドＢ１とバンドＢ１６において、チャージポンプ出力電圧をＶＣＰＬからＶＣＰＨに変化させたときのコンデンサネットワークの合成容量変化比をそれぞれＣＲＢ１、ＣＲＢ１６とすると次のようになる。

（数１）
ＣＲＢ１＝（ＣＤＨ＋ＣＳＷ）／（ＣＤＬ＋ＣＳＷ）

（数２）
ＣＲＢ１６＝（ＣＤＨ／ＣＤＬ）
（数１）と（数２）を比較すると次のようになる。

（数３）
ＣＲＢ１＜ＣＲＢ１６
（数３）に示すようにバンドＢ１６では、バンドＢ１と比較して固定容量となる容量ＣＳＷが合成容量に加算されないため合成容量変化比が大きくなる。発振回路の発振周波数ｆは、共振回路のインダクタンス値をＬ、容量値をＣとすると、ｆ＝１／｛２π√（Ｌ＊Ｃ）｝となるため、容量変化比が大きくなれば周波数変化比も大きくなる。つまり周波数制御感度は高くなる。

より具体的に周波数制御感度として求める。ＶＣＰＬ＝１Ｖ、ＶＣＰＨ＝２Ｖ、ＣＤＬ＝２ｐＦ、ＣＤＨ＝２．５ｐＦ、ＣＳＷ＝１．８７５ｐＦ、インダクタ４０４０のインダクタンス値をＬ＝２．５ｎＨとすると、周波数制御感度βＢ１とβＢ１６は次のようになる。

（数４）
βＢ１＝（ｆＢ１Ｈ−ｆＢ１Ｌ）／（ＶＣＰＨ−ＶＣＰＬ）
＝１／［２π√｛Ｌ（ＣＤＬ＋ＣＳＷ）｝］−１／［２π√｛Ｌ（ＣＤＨ＋ＣＳ Ｗ）｝］
≒９５．２ＭＨｚ／Ｖ

（数５）
βＢ１６＝（ｆＢ１６Ｈ−ｆＢ１６Ｌ）／（ＶＣＰＨ−ＶＣＰＬ）
＝１／｛２π√（Ｌ×ＣＤＬ）｝−１／｛２π√（Ｌ×ＣＤＨ）｝
≒２３７．６ＭＨｚ／Ｖ
（数４）と（数５）を比較すると次のようになる。

（数６）
βＢ１６／βＢ１
≒２３７．６／９５．２
≒２．５倍
（数６）に示すように、バンドによって周波数制御感度が異なり、バンドＢ１６のような発振周波数が高い領域では周波数制御感度が高くなる。
特開２００１−３３９３０１号公報（第８頁、第３図）。

図９のように構成される先行技術のＰＬＬ回路では、低い周波数まで発振範囲を拡大するため、可変容量素子と並列に切替手段を有するコンデンサを接続し、所定の容量可変範囲を得ようとすると、（数６）に示すようにバンドによって周波数制御感度が異なり、発振周波数が高い領域では周波数制御感度が高くなる。

周波数制御感度の高いＰＬＬ回路に電圧雑音が重畳されると、電圧雑音による可変容量素子の容量変動が大きくなり、結果として電圧制御発振器の周波数変動が大きくなって位相雑音の劣化を招く。

位相雑音が劣化したＰＬＬ回路で構成されるチューナによって、多値の位相変調された信号を扱うと、ビットエラーレートが低下し、高品位な映像と音声の再生が困難になるという課題を有していた。

本発明は、上記先行技術の課題を解決するもので、広い発振周波数範囲と良好な位相雑音特性を同時に実現できるＰＬＬ回路を提供することを目的とする。

上記課題を解決するために、第１の発明のＰＬＬ回路は、チャージポンプ回路と、チャージポンプ回路の出力信号に対して１次関数で電圧変換を行うことで電圧調整する電圧調整回路と、電圧調整回路の出力信号からノイズ成分を取り除く第１のフィルタ回路と、第１のフィルタ回路から電圧供給を受けて所定の容量値に調整される可変容量素子と、可変容量素子に並列に接続される容量切替手段付コンデンサと、可変容量素子と容量切替手段付コンデンサとともに共振回路を構成するインダクタと、共振回路の共振周波数に対応した周波数で発振する発振回路とからなる電圧制御発振器と、電圧制御発振器の出力信号またはその分周信号と基準周波数信号とを比較して、チャージポンプ回路に比較結果を出力する位相比較器と、電圧調整回路の電圧変換係数と容量切替手段付コンデンサの容量値とを連動して切り替え制御する制御端子とを備えている。そして、制御端子からの制御信号に応じて、容量切替手段付コンデンサの容量値の切替に連動して電圧調整回路の電圧変換係数を切り替えて可変容量素子の動作電圧を調整することにより、可変容量素子による周波数制御感度を容量切替手段付コンデンサの容量値の切替にかかわらず低い状態で一定に調整して、広い周波数範囲で低位相雑音の所定周波数を生成可能としている。

この構成によれば、チャージポンプ出力電圧を電圧調整回路によって調整することにより広い発振周波数範囲で周波数制御感度を低い状態で揃えることができる。その結果、広い発振周波数範囲と良好な位相雑音特性を同時に実現できる。

第１の発明のＰＬＬ回路においては、電圧調整回路は、例えば入力電圧と出力電圧の間の電圧変換係数が可変の可変利得増幅器と、制御端子からの制御信号に応じて、可変利得増幅器の電圧変換係数を制御する制御回路とを備える構成を有している。

上記の制御回路は、Ｄ／Ａコンバータで構成されていることが好ましい。

電圧調整回路の他の構成としては、入力電圧と出力電圧の間の電圧変換係数が異なる少なくとも２つの増幅器と、制御端子からの制御信号に応じて、少なくとも２つの増幅器の中から１つを選択する増幅器選択回路とを備える構成でもよい。

第１の発明のＰＬＬ回路においては、電圧調整回路と第１のフィルタ回路の接続順序を逆にしてもよい。さらに、電圧調整回路と第１のフィルタ回路の接続順序を逆にした構成においては、電圧調整回路と可変容量素子との間に電圧調整回路の出力信号からノイズ成分を取り除く第２のフィルタ回路を設けてもよい。

また、第１の発明のＰＬＬ回路においては、電圧調整回路が第１のフィルタ回路の周波数特性を備え、電圧調整回路が第１のフィルタ回路を兼ねていてもよい。この第１のフィルタ回路を兼ねた電圧調整回路は、周波数特性を制御端子からの制御信号に応じて可変し、それによって電圧制御発振器の発振周波数によって最適なフィルタの周波数特性を設定する機能を備えていることが好ましい。

第２の発明のチューナは、上記第１の発明のＰＬＬ回路を用いて構成されたものである。

第３の発明の通信システムは、上記第１の発明のＰＬＬ回路を用いて構成されたものである。

本発明によれば、チャージポンプ出力電圧を電圧調整回路によって調整した上で可変容量素子に与えることにより、広い発振周波数範囲で周波数制御感度を低く揃えることができ、広い発振周波数範囲で良好な位相雑音特性を備えたＰＬＬ回路を実現することができる。

また、本発明のＰＬＬ回路をチューナに用いた構成の場合は、広い周波数範囲の放送を受信できるとともに、良好な位相雑音特性によって高品位な映像と音声を再生することができる。

また、本発明のＰＬＬ回路を通信システムに用いた場合の構成は、異なる周波数帯域を有する通信規格に対応できるとともに、良好な位相雑音特性によって高品位な映像、音声とデータを受送信することができる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。

（実施の形態１）
図１、図２、図３は、本発明の実施の形態１におけるＰＬＬ回路の構成を示す回路図である。図１において、図９と同じ構成要素については同じ符号を用い、説明を省略する。

図１において、符号２０は、制御端子５１、５２、５３、５４によって任意の利得を設定することができる電圧調整回路を示す。なお、分周器６０については必要なければ、省くこともできる。

チャージポンプ回路１０から出力された信号は、電圧調整回路２０に入力され、制御端子５１、５２、５３、５４によって、スイッチ４０３１、４０３２、４０３３、４０３４にそれぞれ直列に接続されるコンデンサ４０１１、４０１２、４０１３、４０１４の容量値に関連づけて設定される利得に減衰または増幅された後出力される。

電圧調整された信号は、フィルタ回路３０によりＡＣ成分が取り除かれた後、電圧制御発振器４０に内蔵されている可変容量素子４０２０にＤＣ電圧として供給される。可変容量素子４０２０は供給されたＤＣ電圧に応じた容量値となる。以降は図９の動作と同じであるため説明を省略する。

図２は、図１の構成における電圧調整回路２０の具体構成の一例を示す回路図である。図２において、符号２１、２２はそれぞれ電圧調整回路の入力端子、出力端子を示し、符号２０１０は可変利得増幅器を示し、符号２０２０は利得・出力電圧制御回路を示し、符号２０３０は可変利得増幅器の出力電圧調整部を示す。

チャージポンプ回路１０から出力された信号は、電圧調整回路２０の入力端子２１に入力され、可変利得増幅器２０１０で電圧調整された後出力端子２２から出力され、フィルタ回路３０に入力される。この際、可変利得増幅器２０１０は、制御端子５１、５２、５３、５４から入力される制御信号によって、利得と所定の電圧の入力時の出力電圧とを調整する。利得・出力電圧制御回路２０２０は、制御端子５１、５２、５３、５４からの制御信号を、可変利得増幅器２０１０の利得と出力電圧調整部２０３０を調整する信号に変換する。

図３は、図１の電圧調整回路２０を具体構成の他の例を示す回路図である。図３において、図２と同じ構成要素については同じ符号を用い、説明を省略する。符号２０１１、２０１２はそれぞれ増幅器を示し、符号２０３１、２０３２は出力電圧設定部を示し、符号２０４０は増幅器選択回路を示す。

チャージポンプ回路１０から出力された信号は、電圧調整回路２０の入力端子２１に入力され、所定の電圧の入力時に任意の出力電圧を出力しかつ任意の利得を有するように設定された増幅器２０１１または２０１２で電圧調整された後出力端子２２から出力され、フィルタ回路３０に入力される。この際、増幅器２０１１または２０１２は、出力電圧設定部２０３１または２０３２によって任意の出力電圧に設定される。

上記増幅器２０１１、２０１２及び出力電圧設定部２０３１、２０３２は、増幅器選択回路２０４０によって制御端子５１、５２、５３、５４から入力される制御信号に応じてそれぞれ１つが選択される。なお、図３では簡単のため、２つの増幅器と出力電圧設定部の例を示したが、コンデンサ４０１１、４０１２、４０１３、４０１４の組合せによって適切な個数を組み合わせて構成される。

図４は、図１の構成におけるチャージポンプ出力電圧対発振周波数の関係、すなわち周波数制御感度を表す図である。横軸の記号ＶＣＰＬ、ＶＣＰＨはそれぞれチャージポンプ出力電圧の下限電圧、上限電圧を表している。容量可変素子４０２０は印加電圧対容量特性のうち直線性のよい区間を用いていることとする。縦軸の記号ｆＡ１Ｌ、ｆＡ１Ｈはそれぞれスイッチ４０３１、４０３２、４０３３、４０３４を全てＯＮにしたとき（以下バンドＡ１という）の発振下限周波数、発振上限周波数を表し、このときの周波数制御感度をβＡ１とする。記号ｆＡ１６Ｌ、ｆＡ１６Ｈはそれぞれスイッチ４０３１、４０３２、４０３３、４０３４を全てＯＦＦにしたとき（以下バンドＡ１６という）の発振下限周波数、発振上限周波数を表し、このときの周波数制御感度をβＡ１６とする。

また図４には、図９の構成におけるチャージポンプ出力電圧対発振周波数の関係のうち、バンドＢ１とバンドＢ１６の特性を重ねて表している。

図５はチャージポンプ出力電圧対可変容量素子印加電圧の関係、すなわち電圧調整回路２０の入出力電圧特性を表す図である。電圧調整回路２０は、図５に示すように、チャージポンプ回路１０の出力信号に対して１次関数で電圧変換を行うことで電圧調整する機能を有する。この電圧調整回路２０では、各バンド毎に変換係数つまり、勾配と、電圧調整回路２０への下限電圧ＶＣＰＬの入力時における出力電圧の値とが異なる。この値は、制御端子からの制御信号に応じて切り替わる。

バンドＡ１選択時は、電圧調整回路２０の利得を１に設定し、入力されたチャージポンプ出力電圧をそのまま可変容量素子に印加する。一方、バンドＡ１６選択時は、電圧調整回路２０の利得を１以下に設定し、入力されたチャージポンプ出力電圧を電圧調整して可変容量素子に印加する。図５の例ではバンドＡ１６選択時は、可変容量素子印加電圧の下限をＶＴ１６Ｌ、上限をＶＣＰＨになるよう設定している。

より具体的に電圧調整回路２０の出力電圧と利得を求める。例えばβＡ１６＝βＡ１（＝βＢ１）とする場合、図４を用いて電圧ＶＴ１６Ｌを求めると次のようになる。

（数７）
（ｆＡ１６Ｈ−ｆＡ１６Ｌ）：（ｆＢ１６Ｈ−ｆＢ１６Ｌ）＝βＢ１：βＢ１６
ＶＴ１６＝ＶＣＰＬ＋（ＶＣＰＨ−ＶＣＰＬ）＊｛（βＢ１６−βＢ１）／βＢ１６｝
≒１．６Ｖ
また電圧調整回路２０のバンドＡ１６設定時の利得ＧＡ１６は次のようになる。

（数８）
ＧＡ１６＝２０＊ｌｏｇ（βＢ１／βＢ１６）
≒−７．９ｄＢ
（数７）、（数８）より電圧調整回路２０はバンドＡ１６選択時、入力電圧１〜２Ｖ、出力電圧１．６〜２Ｖ、利得を約−７．９ｄＢに設定すればよい。

同様の手法でバンドＡ１からバンドＡ１６間のバンドの出力電圧と利得を設計すれば、発振周波数ｆＡ１ＬからｆＡ１６Ｈ、つまり発振周波数の下限から上限までの周波数制御感度を常に一定に保つことができ、広い周波数範囲で低位相雑音のＰＬＬ回路を実現することができる。

なお、本実施の形態１においては、電圧調整回路２０に図２または図３の構成を用いたが、チャージポンプ出力電圧を電圧調整できる構成であれば何でもよい。

なお、本実施の形態１においては、電圧制御回路２０の可変利得増幅器に非反転増幅器を用いたが、チャージポンプ出力電圧の上下限電圧を反転させ、反転増幅器を用いてもよい。

なお、本実施の形態１においては、可変容量素子と並列にコンデンサを４個接続する例について説明したが、所望の発振周波数範囲と周波数制御感度を得られるように、１個以上のコンデンサを用いればよい。

なお、本実施の形態１においては、不平衡発振回路を用いた例について説明したが、差動回路を用いた平衡発振回路を用いることも可能である。

なお、本実施の形態１においては、可変容量素子としてバリキャップダイオード、切り替手段付コンデンサとして直列に接続されたスイッチとコンデンサを用いたが、ＭＯＳトランジスタのゲート容量を利用した容量素子を用いてもよい。

また、本実施の形態１において、電圧調整回路２０に図２の構成を用いる場合、利得・出力電圧制御回路２０２０にＤ／Ａコンバータを用いれば、制御信号から利得と出力電圧を制御する信号を生成することが容易となる。

（実施の形態２）
図６は、本発明の実施の形態２におけるＰＬＬ回路の構成を示す回路図である。図６において、構成要素は図１と同じであるため図１と同じ符号を用い、説明を省略する。

チャージポンプ回路１０から出力された信号は、フィルタ回路３０によりＡＣ成分が取り除かれた後、電圧制御発振器４０に内蔵されている電圧調整回路２０に入力される。電圧調整回路２０に入力された信号は、制御端子５１、５２、５３、５４によってスイッチ４０３１、４０３２、４０３３、４０３４にそれぞれ直列に接続されるコンデンサ４０１１、４０１２、４０１３、４０１４の容量値に関連づけて設定される利得に減衰または増幅後出力された後、可変容量素子４０２０にＤＣ電圧として供給され、可変容量素子４０２０は供給されたＤＣ電圧に応じた容量値となる。以降は図１の動作と同じであるため説明を省略する。

つまり実施の形態２においては、実施の形態１と比較して電圧調整回路２０とフィルタ回路３０の接続が逆になっている。なお電圧調整回路２０の構成、チャージポンプ出力電圧対発振周波数の関係、チャージポンプ出力電圧対可変容量素子印加電圧の関係は、実施の形態１と同様である。

図６の構成では、制御端子５１、５２、５３、５４によって同時に制御される構成要素である、電圧調整回路２０とスイッチ４０３１、４０３２、４０３３、４０３４を近くに配置して、制御端子５１、５２、５３、５４につながる制御線を効率よく配線できる特徴がある。また電圧調整回路２０の出力と可変容量素子４０２０の一端がつながる配線を短くできるため、電圧雑音が配線に重畳されにくくなり、電圧雑音による可変容量素子の容量変動が減少し、電圧制御発振器の周波数変動が小さくなって、低位相雑音のＰＬＬ回路を実現することができる。

（実施の形態３）
図７は、本発明の実施の形態３におけるＰＬＬ回路の構成を示す回路図である。図７において、図６と同じ構成要素については同じ符号を用い、説明を省略する。

図７において、符号３１は、ＡＣ成分を取り除くフィルタ回路を示す。これは、実施の形態１と実施の形態２とを合わせた構成であり、実施の形態２において電圧調整回路２０で電圧雑音が発生する場合に効果がある構成である。電圧調整回路２０で発生する電圧雑音を取り除くため、電圧雑音による可変容量素子の容量変動が減少し、電圧制御発振器の周波数変動が小さくなって、低位相雑音のＰＬＬ回路を実現することができる。

（実施の形態４）
図８は、本発明の実施の形態４におけるＰＬＬ回路の構成図である。図８において、図１と同じ構成要素については同じ符号を用い、説明を省略する。

図８において、符号８０は、制御端子５１、５２、５３、５４によって任意の利得と出力電圧を設定することができ、さらにＡＣ成分を除去できる低域周波数通過型電圧調整回路を示す。

チャージポンプ回路１０から出力された信号は、低域周波数通過型・電圧調整回路８０に入力され、制御端子５１、５２、５３、５４によってスイッチ４０３１、４０３２、４０３３、４０３４にそれぞれ直列に接続されるコンデンサ４０１１、４０１２、４０１３、４０１４の容量値に関連づけて設定される利得に減衰または増幅され、さらにＡＣ成分が除去された後出力される。電圧調整されＡＣ成分が除去された信号は、電圧制御発振器４０に内蔵されている可変容量素子４０２０にＤＣ電圧として供給され、可変容量素子４０２０は供給されたＤＣ電圧に応じた容量値となる。以降は図１の動作と同じであるため説明を省略する。

図８の構成は、図１における電圧調整回路２０がフィルタ回路３０の周波数特性を備えたことを特徴とし、フィルタ回路を削減し小型でかつ低位相雑音のＰＬＬ回路を実現することができる。

なお、本実施の形態４における構成要素の低域周波数通過型電圧調整回路８０の周波数特性を、制御端子５１、５２、５３、５４によって可変させれば、発振周波数によって最適なフィルタの周波数特性を設定することができ、広い周波数帯域で低位相雑音のＰＬＬ回路を実現することができる。

また、実施の形態１から４において説明したＰＬＬ回路をチューナに用いれば、広い周波数範囲の放送を受信できるとともに、良好な位相雑音特性によって高品位な映像と音声を再生することができる。

また、実施の形態１から４において説明したＰＬＬ回路を通信システムに用いれば、異なる周波数帯域を有する通信規格に対応できるとともに、良好な位相雑音特性によって高品位な映像、音声とデータを受送信することができる。

本発明のＰＬＬ回路は広い周波数範囲で良好な位相雑音特性を有し、広い周波数範囲の放送受信と高品位な映像と音声の再生を要求されるチューナに有用である。また異なる周波数帯域を有する通信規格への対応、及び高品位な映像、音声とデータの受送信を要求される通信システムにも有用である。

本発明の実施の形態１におけるＰＬＬ回路の構成を示す回路図である。 実施の形態１のＰＬＬ回路における電圧調整回路の具体構成の一例を示す回路図である。 実施の形態１のＰＬＬ回路における電圧調整回路の具体構成の他の例を示す回路図である。 実施の形態１のＰＬＬ回路におけるチャージポンプ出力電圧と発振周波数の関係を説明する図である。 実施の形態１のＰＬＬ回路におけるチャージポンプ出力電圧と可変容量素子印加電圧の関係を説明する図である。 本発明の実施の形態２におけるＰＬＬ回路の構成を示す回路図である。 本発明の実施の形態３におけるＰＬＬ回路の構成を示す回路図である。 本発明の実施の形態４におけるＰＬＬ回路の構成を示す回路図である。 先行技術のＰＬＬ回路の構成を示す回路図である。 先行技術のＰＬＬ回路におけるチャージポンプ出力電圧と発振周波数の関係を説明する図である。

符号の説明

１０ チャージポンプ回路
２０ 電圧調整回路
２１ 入力端子
２２ 出力端子
２０１０ 可変利得増幅器
２０１１、２０１２ 増幅器
２０２０ 利得・出力電圧制御回路
２０３０ 出力電圧調整部
２０３１、２０３２ 出力電圧設定部
２０４０ 増幅器選択回路
３０ フィルタ回路
３１ フィルタ回路
４０ 電圧制御発振器
４０１０、４０１１、４０１２、４０１３、４０１４ コンデンサ
４０２０ 可変容量素子
４０３１、４０３２、４０３３、４０３４ スイッチ
４０４０ インダクタ
４０５０ 発振回路
５１、５２、５３、５４ 制御端子
６０ 分周器
７０ 位相比較器
７１ 基準周波数入力端子
８０ 低域周波数通過型電圧調整回路

Claims (10)

1. チャージポンプ回路と、
   前記チャージポンプ回路の出力信号に対して１次関数で電圧変換を行うことで電圧調整する電圧調整回路と、
   前記電圧調整回路の出力信号からノイズ成分を取り除く第１のフィルタ回路と、
   前記第１のフィルタ回路から電圧供給を受けて所定の容量値に調整される可変容量素子と、前記可変容量素子に並列に接続される容量切替手段付コンデンサと、前記可変容量素子と前記容量切替手段付コンデンサとともに共振回路を構成するインダクタと、前記共振回路の共振周波数に対応した周波数で発振する発振回路とからなる電圧制御発振器と、
   前記電圧制御発振器の出力信号またはその分周信号と基準周波数信号とを比較して、前記チャージポンプ回路に比較結果を出力する位相比較器と、
   前記電圧調整回路の電圧変換係数と前記容量切替手段付コンデンサの容量値とを連動して切り替え制御する制御端子とを備え、
   前記制御端子からの制御信号に応じて、前記容量切替手段付コンデンサの容量値の切替に連動して前記電圧調整回路の電圧変換係数を切り替えて前記可変容量素子の動作電圧を調整することにより、前記可変容量素子による周波数制御感度を前記容量切替手段付コンデンサの容量値の切替にかかわらず低い状態で一定に調整して、広い周波数範囲で低位相雑音の所定周波数を生成可能としたＰＬＬ回路。
2. 前記電圧調整回路は、入力電圧と出力電圧の間の電圧変換係数が可変の可変利得増幅器と、前記制御端子からの制御信号に応じて、前記可変利得増幅器の電圧変換係数を制御する制御回路とを備える請求項１記載のＰＬＬ回路。
3. 前記電圧調整回路は、入力電圧と出力電圧の間の電圧変換係数が異なる少なくとも２つの増幅器と、前記制御端子からの制御信号に応じて、前記少なくとも２つの増幅器の中から１つを選択する増幅器選択回路とを備える請求項１記載のＰＬＬ回路。
4. 前記制御回路がＤ／Ａコンバータで構成されている請求項２記載のＰＬＬ回路。
5. 前記電圧調整回路と前記第１のフィルタ回路の順序を入れ替えた請求項１記載のＰＬＬ回路。
6. 前記電圧調整回路と前記可変容量素子との間に前記電圧調整回路の出力信号からノイズ成分を取り除く第２のフィルタ回路を設けた請求項５記載のＰＬＬ回路。
7. 前記電圧調整回路が前記第１のフィルタ回路の周波数特性を備え、前記電圧調整回路が前記第１のフィルタ回路を兼ねている請求項１記載のＰＬＬ回路。
8. 前記電圧調整回路は周波数特性を前記制御端子からの制御信号に応じて可変し、それによって前記電圧制御発振器の発振周波数によって最適なフィルタの周波数特性を設定する機能を備えている請求項７記載のＰＬＬ回路。
9. 請求項１または請求項５から請求項８のいずれかに記載のＰＬＬ回路を用いたチューナ。
10. 請求項１または請求項５から請求項８のいずれかに記載のＰＬＬ回路を用いた通信システム。

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