JP5176966B2 - 電圧制御発振器、位相ロックループ回路、およびクロック・データ再生回路 - Google Patents

電圧制御発振器、位相ロックループ回路、およびクロック・データ再生回路 Download PDF

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Description

本発明は、マイクロ波・ミリ波帯で用いられる差動電圧制御発振器および単相電圧制御発振器を含む電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）と、位相ロックループ回路と、クロック・データ再生回路とに関する。
２つの制御端子を備えた電圧制御発振器の一例について説明する。
図１は、２つの制御端子を有する差動型ＶＣＯの一般形を示す回路図である。このＶＣＯは、第１の制御端子1、第２の制御端子2、電源端子3、出力端子4a、4b、定電流源5、可変容量部160、インダクタ7a、7b、および交差結合トランジスタ8a、8bを有する構成である。インダクタ7a、7bと可変容量部160とで共振回路を構成する。ここでは、可変容量部160の回路構成を具体的に示していない。
図１に示すように、ＶＤＤの電位が印加される電源端子3に定電流源5が接続され、その出力側が２つの配線に分岐している。２つの配線のうち一方の配線には、定電流源5と接地との間に、インダクタ7a、出力端子4aおよび交差結合トランジスタ8aが順に接続されている。他方の配線には、定電流源5と接地との間に、インダクタ7b、出力端子4bおよび交差結合トランジスタ8bが順に接続されている。
一方の配線のインダクタ7aおよび出力端子4aの間の中継点Ａと、他方の配線のインダクタ7bおよび出力端子4bの間の中継点Ａ’との間に可変容量部160が接続されている。可変容量部160には、容量制御用に電圧を印加するための第１の制御端子1および第２の制御端子2が設けられている。
交差結合トランジスタ8aのゲート電極には出力端子4bから出力される電位が印加され、交差結合トランジスタ8bのゲート電極には出力端子4aから出力される電位が印加される。
可変容量部160の容量Cv(vc1,vc2)は、第１の制御端子1の電圧（vc1）、第２の制御端子2の電圧（vc2）の両方に依存する。ここで差動型ＶＣＯの場合には、Cv(vc1,vc2)は差動の片側のみの容量を表すものとする。第１の制御端子1および第２の制御端子2に加える電圧の変化により可変容量部160の容量が変化し、これにより発振周波数が制御される。このＶＣＯの発振周波数は近似的に、下記の（１）式で与えられる。
Figure 0005176966
 ここでCfは、交差結合トランジスタ8a、8b等の可変容量部160以外の部分の寄与を表す。差動型ＶＣＯの場合には、Cfは差動の片側のみの容量を表すものとする。第１の制御端子1の電圧（vc1）、第２の制御端子2の電圧（vc2）の中心電圧は必ずしも等しい必要はないが、ここでは簡単のため、両者が等しい場合を考え、それをv0とする。このときＶＣＯ利得（vc1に対する発振周波数感度）は、下記の（２）式で表せる。
Figure 0005176966
 図１に示したような２つの制御端子を有するＶＣＯを、例えば、位相ロックループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ)回路やクロック・データ再生（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ：ＣＤＲ）回路に適用できる。
これらの例では、第２の制御端子2は回路の外部端子として引き出されている。この外部端子に印加する電圧（vc2）を調整することにより、(1)式のCv(vc1,vc2)を変化させ、中心周波数制御を行う。ここで、中心周波数は、第１の制御端子1の電圧が中心電圧（v0）のときの発振周波数と定義する。これによりＶＣＯをマルチバンド動作させ、その結果、ＰＬＬのマルチバンド動作を可能とし、ＣＤＲのマルチビット動作を可能とする。また、２つの制御端子の両方をループ中に取り込んだアーキテクチャのＰＬＬ回路への適用も可能である。
次に、可変容量部160の構成の具体例を説明する。
図２は、図１に示した差動型ＶＣＯの一般形において、可変容量部160の構成を具体的に示したＶＣＯの回路図である。この例における可変容量部160は、可変容量素子として、第１の可変容量素子9a、9bと第２の可変容量素子10a、10bとを有する構成である。第１の可変容量素子9a、9bおよび第２の可変容量素子10a、10bは、可変容量ダイオードである。
図２に示すように、第１の可変容量素子9a、9bのアノード同士が接続され、これらのアノードが第１の制御端子１に接続されている。第２の可変容量素子10a、10bのアノード同士が接続され、これらのアノードが第２の制御端子２に接続されている。第１の可変容量素子9aおよび第２の可変容量素子10aのカソード同士が接続され、これらのカソードは、インダクタ7aおよび出力端子4a間の配線に中継点Ａで接続されている。第１の可変容量素子9bおよび第２の可変容量素子10bのカソード同士が接続され、これらのカソードは、インダクタ7bおよび出力端子4b間の配線に中継点Ａ’で接続されている。
この場合、可変容量部160の片側の容量Cv(vc1,vc2)は、第１の可変容量素子9a、9bの容量値をC1(vc1)とし、第２の可変容量素子10a、10bの容量値をC2(vc2)とすると、下記の（３）式で与えられる。
Figure 0005176966
 従って、(1)式で与えられる発振周波数は、下記の（４）式で表せる。
Figure 0005176966
 (2)式で与えられるＶＣＯ利得は、下記の（５）式で表せる。
Figure 0005176966
 なお、第１の制御端子と第２の制御端子に同じ電圧が印加される場合について、可変容量部の別の回路例が特開２００４−２６０３０１号公報に開示されている。
図２に示したＶＣＯの利得は、上述の通り(5)式により与えられる。第２の制御端子2への印加電圧（vc2）を変化させて中心周波数制御を行う場合、ＶＣＯ利得の構成要素のうち２つ目の因子の分母［ ］内の容量値C2(vc2)のみが変化し、他の要素は不変である。従って、中心周波数の制御に伴い（つまり、電圧vc2の変化に伴い）、ＶＣＯ利得が変動してしまう。以下に、このことを詳しく説明する。
容量値C2(vc2)を増大させ、(4)式に従い中心周波数を低下させる場合には、(5)式の分母が大きくなり、ＶＣＯ利得は減少する。逆に容量値C2(vc2)を減少させ、(4)式に従い中心周波数を上昇させる場合には、(5)式の分母が小さくなり、ＶＣＯ利得は増加する。中心周波数とＶＣＯ利得の関係を示す図３を見てわかるように、中心周波数が上昇するとＶＣＯ利得が増加する。このことは、変調特性を模式的に示す図４からもわかる。
ＶＣＯ利得はＰＬＬやＣＤＲのループ特性に強い影響を与えるパラメータである。ＶＣＯ利得が中心周波数に依存して変動するということは、このＶＣＯを用いて構成したＰＬＬ特性が動作周波数に依存して変動したり、ＣＤＲ特性が動作速度に依存して変動したりしてしまうことを意味する。
本発明の目的は、中心周波数の制御を行う際の利得の変動を抑制した差動電圧制御発振器または単相電圧制御発振器などの電圧制御発振器、ならびに位相ロックループ回路およびクロック・データ再生回路を提供することである。
本発明の電圧制御発振器は、電源と接地との間に設けられたインダクタと、発振周波数を制御するために電圧が印加される第１の制御端子、および第１の制御端子の電圧が中心電圧のときの発振周波数である中心周波数を制御するために電圧が印加される第２の制御端子が設けられ、一方の端子が第１の制御端子に接続され、他方の端子が第２の制御端子に接続された第１の可変容量素子、および一方の端子が第２の制御端子に接続され、他方の端子がインダクタと接地との間に接続された第２の可変容量素子を含み、インダクタと共に共振回路を構成する可変容量部と、第２の可変容量素子の他方の端子に接続された出力端子と、を有し、可変容量部は、第１の可変容量素子と第２の可変容量素子との接続点に第２の制御端子が接続され、接続点に一方の端子が接続され、他方の端子が接地された容量素子が設けられている構成である。
本発明によれば、第１および第２の制御端子に電圧を印加して周波数制御を行う電圧制御発振器において、第２の制御端子に印加する電圧で中心周波数を設定する際、中心周波数の制御に伴う利得の変動が抑制される。
図１は２つの制御端子を有する差動型ＶＣＯの一般形を示す回路図である。 図２は図１に示した差動型ＶＣＯの可変容量部の具体例を示す回路図である。 図３は関連する電圧制御発振器の中心周波数とＶＣＯ利得の関係を示すグラフである。 図４は関連する電圧制御発振器の変調特性を模式的に示すグラフである。 図５は第１の実施形態の電圧制御発振器の一構成例を示す図である。 図６は可変容量素子の容量−電圧特性の一例を示すグラフである。 図７は第１の実施形態の電圧制御発振器において、可変容量素子のvc2依存性を模式的に示すグラフである。 図８は第１の実施形態の電圧制御発振器において、第１の可変容量素子の容量値C1のvc1依存性を示すグラフを、vc2のいくつかの値についてプロットした模式図である。 図９は第１の実施形態の電圧制御発振器における中心周波数とＶＣＯ利得の関係を示すグラフである。 図１０は第１の実施形態の電圧制御発振器における変調特性を模式的に示すグラフである。 図１１は第１の実施形態の電圧制御発振器のシミュレーション用回路を示す図である。 図１２は図２に示した電圧制御発振器のシミュレーション用回路を示す図である。 図１３は第１の実施形態の電圧制御発振器と図１２に示した電圧制御発振器について、中心周波数に対するＶＣＯ利得の変化を示したグラフである。 図１４は第２の実施形態の電圧制御発振器の一構成例を示す図である。 図１５は第３の実施形態の電圧制御発振器の一構成例を示す図である。 図１６は第４の実施形態の電圧制御発振器の一構成例を示す図である。 図１７は第５の実施形態の電圧制御発振器の一構成例を示す図である。 図１８は第５の実施形態の電圧制御発振器において、第１の可変容量素子のvc1依存性を模式的に示すグラフである。 図１９は第５の実施形態の電圧制御発振器において、第２の可変容量素子のvc2依存性を模式的に示すグラフである。 図２０は第６の実施形態の電圧制御発振器の一構成例を示す図である。 図２１は第６の実施形態の電圧制御発振器において、可変容量素子のvc1依存性を模式的に示すグラフである。 図２２は第６の実施形態の電圧制御発振器において、第２の可変容量素子の容量値C2のvc1依存性を示すグラフを、vc2のいくつかの値についてプロットした模式図である。 図２３は本発明の電圧制御発振器を用いた位相ロックループ回路の一構成例を示すブロック図である。 図２４は本発明の電圧制御発振器を用いた位相ロックループ回路の他の構成例を示すブロック図である。 図２５は本発明の電圧制御発振器を用いたクロック・データ再生回路の一構成例を示すブロック図である。
符号の説明
１ 第１の制御端子
２ 第２の制御端子
３ 電源端子
４、４ａ、４ｂ 出力端子
５ 定電流源
６、５６、６６、７６、８６、９６、１６０ 可変容量部
７ａ、７ｂ インダクタ
８ａ、８ｂ 交差結合トランジスタ
９ａ、９ｂ 第１の可変容量素子
１０ａ、１０ｂ 第２の可変容量素子
１１ａ、１１ｂ、１８ａ、１８ｂ、１９ａ、１９ｂ、２１ａ、２１ｂ 容量素子
１２ａ、１２ｂ、２０ａ、２０ｂ 高周波遮断手段
１３ａ、１３ｂ 出力トランジスタ
１４ａ、１４ｂ、１７ａ、１７ｂ 抵抗素子
１５ａ、１５ｂ 出力バッファ部
１６ａ、１６ｂ 先端開放スタブ
２２ 電圧制御発振器（ＶＣＯ）
２３ 信号入力端子
２４ 信号出力端子
２５ 位相比較器
２６ ループフィルタ
２７ 周波数分周器
２８ 位相・周波数ディテクタ
２９ａ、２９ｂ チャージポンプ
３０ データ信号入力端子
３１ 再生クロック信号出力端子
３２ 再生データ信号出力端子
３３ 遅延回路
３４ フリップ・フロップ回路
本発明の実施の形態について、図面を参照して詳細に説明する。
［第１の実施形態］
図５は本実施形態の電圧制御発振器（ＶＣＯ）の一構成例を示す図である。
本実施形態のＶＣＯは、第１の制御端子1、第２の制御端子2、電源端子3、出力端子4a、4b、定電流源5、可変容量部6、インダクタ7a、7b、および交差結合トランジスタ8a、8bを有する構成である。可変容量部6は、第１の可変容量素子9a、9b、第２の可変容量素子10a、10b、容量素子11a、11b、および高周波遮断手段12a、12bを有する。
図５に示すように、可変容量部6では、第１の可変容量素子9a、9bのそれぞれのアノード同士が接続され、これらのアノードが第１の制御端子1に接続されている。第１の可変容量素子9aおよび第２の可変容量素子10aのそれぞれのカソード同士が接続され、これらのカソードが容量素子11aを介して接地されている。また、これらのカソードの接続点が高周波遮断手段12aを介して第２の制御端子2に接続されている。第２の可変容量素子10aのアノードがインダクタ7aおよび出力端子4a間の中継点Ａに接続されている。
第１の可変容量素子9bおよび第２の可変容量素子10bのそれぞれのカソード同士が接続され、これらのカソードが容量素子11bを介して接地されている。そして、これらのカソードの接続点が高周波遮断手段12bを介して第２の制御端子2に接続されている。第２の可変容量素子10bのアノードがインダクタ7bおよび出力端子4b間の中継点Ａ’に接続されている。
次に、本実施形態のＶＣＯの動作について説明する。なお、本実施形態は差動形式であるため、可変容量部6の容量値を片側のみの値で示す。
可変容量部6の容量値Cv(vc1,vc2)は、第１の可変容量素子9a、9bの容量値をC1(vc1, vc2)とし、第２の可変容量素子10a、10bの容量値をC2(vc2)とすると、下記の（６）式で与えられる。
Figure 0005176966
 ここでCmは、容量素子11a、11bの容量値である。(6)式を容量値C2の関数と見た場合、容量値C2の単調増加関数となっている。従ってvc2により容量値C2を増加させたとき、容量値Cvも増加する。この可変容量部6の容量値のvc1に対する変化率は、下記の（７）式で表せる。
Figure 0005176966
 (6)式を(1)式に代入することにより、この実施の形態のＶＣＯの発振周波数が与えられる。また、(6)式および(7)式を(2)式に代入することにより、ＶＣＯ利得が得られる。
ここで、第１の可変容量素子9a、9bの容量値C1と、第２の可変容量素子10a、10bの容量値C2の容量−電圧特性（Ｃ−Ｖ特性）について説明する。
図６に、Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＭＯＳ）プロセスにおいて可変容量素子として用いられるアキュミュレーションモード・バラクタのＣ−Ｖ特性の一例を示す。図に示すように、広い容量値範囲に渡ってＣ−Ｖ特性は良好な線形性を示す。本実施形態に限らず、他の実施形態においても、主に、このＣ−Ｖ特性の線形部分を使用する。
議論を簡単化するため、ここでは容量値C1とC2には同一種類の可変容量を使用する場合について考える。ただし、容量値C1とC2のサイズは必ずしも同一ではない。また、図中の中継点Ａ、Ａ’にかかる静的な電圧が、vc1の中心電圧（v0）に等しい場合について考える。以上の仮定は議論の簡単化のために行うもので、必ずしも本発明の必要用件ではない。
図７は、vc1をv0に固定したときの第１の可変容量素子の容量値C1および第２の可変容量素子の容量値C2のvc2依存性を模式的に示したものである。この図では図６における線形部分のみを記している。図７に示すように、(7)式の１つ目の因子の分母の［ ］内に現れる比C1(vc1=v0,vc2) / C2(vc2)は、vc2の変化に依存せず一定に保持される。
一方、図８は、第１の可変容量素子の容量値C1のvc1依存性を示すグラフを、vc2のいくつかの値についてプロットした模式図である。同じく図６における線形部分のみを記している。
図８に示すように、容量値C1のvc1依存性を表す曲線（この模式図では直線）は、vc2を変化させたときは横方向に平行移動するのみである。従って、(7)式の２つ目の因子に現れるvc1=v0における偏微分（∂C1/∂vc1）も、vc2変化に依存せず一定に保持される。
これらに対し、(7)式の分母の［ ］中のCm/C2(vc2)は、Cmが電圧に依存しないため、vc2に依存し変化する。C2(vc2)を増大させ、(1)式および(6)式に従い中心周波数を低下させる場合には、Cm/C2(vc2)は減少する。逆にC2(vc2)を減少させ、(1)式および(6)式に従い中心周波数を上昇させる場合には、Cm/C2(vc2)は増加する。
既に説明した、(7)式右辺を構成する３つの要素（C1/C2、∂C1/∂vc1、Cm/C2）のvc2依存性から、(7)式で与えられるvc1=v0における偏微分（∂Cv/∂vc1）のvc2依存性は以下のようになる。C2(vc2)を増大させ、(1)式および(6)式に従い中心周波数を低下させる場合には、vc1=v0における偏微分（∂Cv/∂vc1）は増加する。逆にC2(vc2)を減少させ、(1)式および(6)式に従い中心周波数を上昇させる場合には、vc1=v0における偏微分（∂Cv/∂vc1）は減少する。
次に、(2)式および(7)式で与えられるＶＣＯ利得のvc2依存性について考える。
容量値C2(vc2)を増大させ、(1)式および(6)式に従い中心周波数を低下させる場合、(2)式の２つ目の因子の分母［ ］内のCvは増加し、３つ目の因子の偏微分（∂Cv/∂vc1）も増加する。逆にC2(vc2)を減少させ、(1)式および(6)式に従い中心周波数を上昇させる場合、(2)式の２つ目の因子の分母［ ］内のCvは減少し、３つ目の因子の偏微分（∂Cv/∂vc1）も減少する。
従って、vc2に対するCvの変化と偏微分(∂Cv/∂vc1)の変化は、ＶＣＯ利得KVCOのvc2に対する変動を抑制する方向に働く。この性質を利用することにより、ＶＣＯ利得の中心周波数制御に伴う変動を抑制することが可能となる。
図９は、本実施形態のＶＣＯにより得られるＶＣＯ利得と中心周波数の関係を模式的に示したものである。図９に示すように、中心周波数の変化に対して、ＶＣＯ利得がほとんど変化していない。図１０はその際の変調特性を模式的に示したものである。図１０に示すように、vc2により中心周波数を変化させても、vc1に対する発振周波数の変化を示す傾きがほぼ一定である。
次に、ＶＣＯ利得変動抑制の効果を回路シミュレーションにより確認した結果を説明する。
図１１は本実施形態のＶＣＯのシミュレーション用回路を示す図である。図１２は図２に示したＶＣＯのシミュレーション用回路を示す図である。
図１１に示す回路には図５に示した回路に出力バッファ部15a、15bが設けられている。図１２に示す回路にも、図２に示した回路に出力バッファ部15a、15bが設けられている。出力バッファ部15a、15bは同様な構成であるため、出力バッファ部15aの構成について説明する。
出力バッファ15aは、出力トランジスタ13aと、抵抗素子14aとを有する。出力端子4aが出力トランジスタ13aのゲート電極に接続されている。抵抗素子14aの２つの端子のうち一方は電源端子3に接続され、他方は出力トランジスタ13aに接続されている。抵抗素子14aと出力トランジスタ13aとの接続点に別の出力端子4a’が設けられている。
シミュレーションはハーモニック・バランス法（調波平衡法）により行った。４０Ｇｂｐｓ光通信システム用途を想定し、中心周波数範囲が３９．８ＧＨｚ、さらにＦｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ(ＦＥＣ)対応の４３．０ＧＨｚをカバーできるように設計した。
図１３は、中心周波数に対するＶＣＯ利得の変化を示したものである。図１２に示したＶＣＯによる結果を黒丸でプロットし、本実施形態の回路による結果を白丸でプロットしている。図１３のグラフから、図１２に示したＶＣＯと比較して、本実施形態では、中心周波数制御に伴うＶＣＯ利得変動を約１／１０に抑制できていることが分かる。
上述したように、本実施形態では、２つの制御端子を備えたＶＣＯにおいて、一方の制御端子電圧により中心周波数の制御を行う際のＶＣＯ利得の変動を抑制することが可能となる。
［第２の実施形態］
本実施形態の電圧制御発振器は、第１の実施形態におけるＶＣＯの容量素子11a、11bを先端開放スタブに置き換えたものである。
図１４は本実施形態の電圧制御発振器の一構成例を示す図である。図５に示した第１の実施形態のＶＣＯと同様な構成については同一の符号を付し、その詳細な説明を省略する。
本実施形態の電圧制御発振器における可変容量部56では、第１の実施形態のＶＣＯにおける容量素子11a、11bを先端開放スタブ16a、16bで置換している。先端開放スタブ16a、16bを容量性となるように設計することにより、等価的に容量として考えることができる。ただし、そのリアクタンスは集中定数の容量とは異なる周波数依存性を有するため、この点を考慮した設計を行う必要がある。
［第３の実施形態］
本実施形態の電圧制御発振器は、第２の実施形態におけるＶＣＯの高周波遮断手段に抵抗素子を用いたものである。
図１５は本実施形態の電圧制御発振器の一構成例を示す図である。図１４に示した第２の実施形態のＶＣＯと同様な構成については同一の符号を付し、その詳細な説明を省略する。本実施形態の電圧制御発振器における可変容量部66は、第２の実施形態のＶＣＯにおける高周波遮断手段として、高周波遮断手段12a、12bのそれぞれに抵抗素子17a、17bのそれぞれが用いられている。
［第４の実施形態］
本実施形態の電圧制御発振器は、図５に示した容量素子11a、11bの接続方法を変えたものである。
図１６は本実施形態の電圧制御発振器の一構成例を示す図である。図５に示した第１の実施形態のＶＣＯと同様な構成については同一の符号を付し、その詳細な説明を省略する。
図１６に示すように、可変容量部76では、第１の可変容量素子9aおよび第２の可変容量素子10aのこれらのカソードの接続点が容量18aを介して第１の可変容量素子9aのアノードに接続されている。また、第１の可変容量素子9bおよび第２の可変容量素子10bのこれらのカソードの接続点が容量18bを介して第１の可変容量素子9bのアノードに接続されている。
第１の実施形態においては容量素子11a、11bのそれぞれの一方の端子を接地していたが、本実施形態では、その一方の端子を第１の制御端子1に接続している。本実施形態のＶＣＯの動作は、第１の実施形態のＶＣＯの動作と同様であるため、その詳細な説明を省略する。
［第５の実施形態］
本実施形態の電圧制御発振器の構成を説明する。
図１７は本実施形態の電圧制御発振器の一構成例を示す図である。図５に示した第１の実施形態のＶＣＯと同様な構成については同一の符号を付し、その詳細な説明を省略する。
図１７に示すように、可変容量部86では、第１の可変容量素子9a、9bのアノード同士が接続され、これらのアノード同士の接続点が第１の制御端子1に接続されている。第１の可変容量素子9aのカソードが容量素子19aを介して第２の可変容量素子10aのアノードに接続されている。第２の可変容量素子10aのカソードは中継点Ａに接続されている。また、第２の可変容量素子10aおよび容量素子19aに並列に高周波遮断手段20aが接続されている。
第１の可変容量素子9bのカソードが容量素子19bを介して第２の可変容量素子10bのアノードに接続されている。第２の可変容量素子10bのカソードは中継点Ａ’に接続されている。また、第２の可変容量素子10bおよび容量素子19bに並列に高周波遮断手段20bが接続されている。これにより、第１の可変容量素子9aと容量素子19aとの接続点に静電位が供給され、第１の可変容量素子9bと容量素子19bとの接続点に静電位が供給される。
第２の可変容量素子10aのアノードと容量素子19aとの接続点が高周波遮断手段12aを介して第２の制御端子2に接続されている。第２の可変容量素子10bのアノードと容量素子19bとの接続点が高周波遮断手段12bを介して第２の制御端子2に接続されている。
次に、本実施形態のＶＣＯの動作について説明する。なお、第１の可変容量素子9a、9bの容量値をC1(vc1)とし、第２の可変容量素子10a、10bの容量値をC2(vc2)とする。また、本実施形態においても、可変容量部86の容量値を片側のみの値で示す。
可変容量部86の容量値Cv(vc1,vc2)は、高周波遮断手段のインピーダンスが十分に大きい場合、下記の（８）式で与えられる。
Figure 0005176966
 ここでCmは、容量素子19a、19bの容量値である。(8)式を容量値C2の関数と見た場合、C2の単調増加関数となっている。従ってvc2によりC2を増加させたとき、Cvも増加する。この可変容量部86の容量値のvc1に対する変化率は、下記の（９）式で表せる。
Figure 0005176966
 (8)式を(1)式に代入することにより、この実施の形態のＶＣＯの発振周波数が与えられる。また(8)式および(9)式を(2)式に代入することにより、ＶＣＯ利得が得られる。
第１の実施形態と異なり、本実施形態では、容量値C1はvc1のみの関数であり、vc2には依存しない。容量値C1のvc1依存性は模式的に図１８に示すようになり、容量値C2のvc2依存性は模式的に図１９に示すようになる。これらの図では図６における線形部分のみを記している。
容量値C1はvc2に依存しないため、(9)式中２つ目の因子の分母［ ］内のC1(vc1=v0)、および３つ目の因子のdC1/dvc1は、vc2を変化させても一定である。Cmは電圧に依存しないため、やはりvc2を変化させても一定である。従って、C2(vc2)を増大させ、(1)式および(8)式に従い中心周波数を低下させる場合には、C1(vc1=v0)/C2(vc2)は減少する。逆にC2(vc2)を減少させ、(1)式および(8)式に従い中心周波数を上昇させる場合には、C1(vc1=v0)/C2(vc2)は増加する。
既に説明した、(9)式右辺を構成する要素のvc2依存性から、(9)式で与えられるvc1=v0における偏微分（∂Cv/∂vc1）のvc2依存性は以下のようになる。C2(vc2)を増大させ、(1)式および(8)式に従い中心周波数を低下させる場合には、vc1=v0における偏微分（∂Cv/∂vc1）は増加する。逆にC2(vc2)を減少させ、(1)式および(8)式に従い中心周波数を上昇させる場合には、vc1=v0における偏微分（∂Cv/∂vc1）は減少する。
次に、(2)式および(9)式で与えられるＶＣＯ利得のvc2依存性について考える。
C2(vc2)を増大させ、(1)式および(8)式に従い中心周波数を低下させる場合、(2)式の２つ目の因子の分母［ ］内のCvは増加し、３つ目の因子の偏微分（∂Cv/∂vc1）も増加する。逆にC2(vc2)を減少させ、(1)式および(8)式に従い中心周波数を上昇させる場合、(2)式の２つ目の因子の分母［ ］内のCvは減少し、３つ目の因子の偏微分（∂Cv/∂vc1）も減少する。従って、vc2に対するCvの変化と偏微分(∂Cv/∂vc1)の変化は、ＶＣＯ利得KVCOのvc2に対する変動を抑制する方向に働く。この性質を利用することにより、ＶＣＯ利得の中心周波数制御に伴う変動を抑制することが可能となる。
電圧制御発振器の利得を決める因子として、第１の制御端子に印加される電圧に対する可変容量部の容量の変化率を示す第１の因子と、可変容量部の容量値に依存する第２の因子とがある。本実施形態では、第１の可変容量素子に第１および第２の制御端子が接続されているため、第１の因子は第２の制御端子に印加される電圧に依存する。第２の制御端子に印加される電圧の変化による第２の因子の変化と第１の因子の変化を相殺させることにより、第２の制御端子の電圧変化の利得に対する影響が抑制される。そのため、第２の制御端子に印加される電圧で中心周波数を設定する際、中心周波数の制御に伴う利得の変動が抑制される。
［第６の実施形態］
本実施形態の電圧制御発振器の構成を説明する。
図２０は本実施形態の電圧制御発振器の一構成例を示す図である。図５に示した第１の実施形態のＶＣＯと同様な構成については同一の符号を付し、その詳細な説明を省略する。
図２０に示す可変容量部96では、第１の可変容量素子9aは異なる極性で第２の可変容量素子10aと並列に接続され、第１の可変容量素子9bは異なる極性で第２の可変容量素子10bと並列に接続されている。第１の可変容量素子9aのアノードと第２の可変容量素子10aのカソードとの接続点が第１の制御端子1に接続されている。第１の可変容量素子9bのアノードと第２の可変容量素子10bのカソードとの接続点が第１の制御端子1に接続されている。
第２の可変容量素子10aのアノードに容量素子21aが接続され、この接続点が高周波遮断手段12aを介して第２の制御端子2に接続されている。第２の可変容量素子10bのアノードに容量素子21bが接続され、この接続点が高周波遮断手段12bを介して第２の制御端子2に接続されている。また、容量素子21aと第１の可変容量素子9aのカソードとの接続点が中継点Ａに接続され、容量素子21bと第１の可変容量素子9bのカソードとの接続点が中継点Ａ’に接続されている。第１の可変容量素子9a、9bの容量値をC1(vc1)とし、第２の可変容量素子10a、10bの容量値をC2(vc1,vc2)とする。
可変容量部96の容量値Cv(vc1,vc2)は、高周波遮断手段のインピーダンスが十分に大きい場合、下記の（１０）式で与えられる。ただし、本実施形態においても、可変容量部96の容量値を片側のみの値で示す。
Figure 0005176966
 ここでCmは、容量素子21a、21bの容量値である。(10)式を容量値C2の関数と見た場合、C2の単調増加関数となっている。従ってvc2によりC2を増加させたとき、Cvも増加する。この可変容量部96の容量値のvc1に対する変化率は、下記の（１１）式で表せる。
Figure 0005176966
 (10)式を(1)式に代入することにより、この実施の形態のＶＣＯの発振周波数が与えられる。また(10)式および(11)式を(2)式に代入することにより、ＶＣＯ利得が得られる。
図２１は、第１の可変容量素子の容量値C1のvc1依存性と、vc2をv0に固定したときの第２の可変容量素子の容量値C2のvc1依存性とを模式的に示したものである。この図では図６における線形部分のみを記している。
図２１に示すように、dC1/dvc1と偏微分(∂C2/∂vc1)は符号が異なる。一方、図２２は、容量値C2のvc1依存性をいくつかのvc2についてプロットした模式図である。同じく図６における線形部分のみを記している。図２２に示すように、容量値C2のvc1依存性を表す曲線（この模式図では直線）は、vc2を変化させたときは横方向に平行移動するのみである。従って、(11)式の第２項の２つ目の因子に現れるvc1=v0における偏微分（∂C2/∂vc1）は、vc2変化に依存せず一定に保持される。容量値C1はvc2に依存しないから、dC1/dvc1もvc2変化に依存せず一定に保持される。
これらに対し、(11)式の第２項の１つ目の因子の分母［ ］内は、vc2に依存し変化する。C2(vc1=v0, vc2)を増大させ、(1)式および(10)式に従い中心周波数を低下させる場合には、分母［ ］内は増大する。逆にC2(vc1=v0, vc2)を減少させ、(1)式および(10)式に従い中心周波数を上昇させる場合には、分母［ ］内は減少する。ここで、下記の（１２）式を満足するようにパラメータを選択する。
Figure 0005176966
 更に、左辺のdC1/dvc1と右辺の２つ目の因子の偏微分(∂C2/∂vc1)とが異なる符号を持つことに注意すると、(11)式で与えられるvc1=v0における偏微分（∂Cv/∂vc1）のvc2依存性は以下のようになる。C2(vc1=v0, vc2)を増大させ、(1)式および(10)式に従い中心周波数を低下させる場合には、vc1=v0における偏微分（∂Cv/∂vc1）の絶対値は増加する。逆にC2(vc1=v0, vc2)を減少させ、(1)式および(10)式に従い中心周波数を上昇させる場合には、vc1=v0における偏微分（∂Cv/∂vc1）の絶対値は減少する。
次に、(2)式および(11)式で与えられるＶＣＯ利得のvc2依存性について考える。C2(vc1=v0, vc2)を増大させ、(1)式および(10)式に従い中心周波数を低下させる場合、(2)式の２つ目の因子の分母［ ］内のCvは増加し、３つ目の因子の偏微分（∂Cv/∂vc1）も増加する。
逆にC2(vc1=v0, vc2)を減少させ、(1)式および(10)式に従い中心周波数を上昇させる場合、(2)式の２つ目の因子の分母［ ］内のCvは減少し、３つ目の因子の偏微分（∂Cv/∂vc1）も減少する。従って、vc2に対するCvの変化と偏微分(∂Cv/∂vc1)の変化は、ＶＣＯ利得KVCOのvc2に対する変動を抑制する方向に働く。この性質を利用することにより、ＶＣＯ利得の中心周波数制御に伴う変動を抑制することが可能となる。
電圧制御発振器の利得を決める因子として、第１の制御端子に印加される電圧に対する可変容量部の容量の変化率を示す第１の因子と、可変容量部の容量値に依存する第２の因子とがある。上述の各実施形態では、第１の可変容量素子に第１および第２の制御端子が接続されているため、第１の因子は第２の制御端子に印加される電圧に依存する。第２の制御端子に印加される電圧の変化による第２の因子の変化と第１の因子の変化を相殺させることにより、第２の制御端子の電圧変化の利得に対する影響が抑制される。そのため、第２の制御端子に印加される電圧で中心周波数を設定する際、中心周波数の制御に伴う利得の変動が抑制される。
第１から第６の実施形態のそれぞれにおいて、第１の可変容量素子と第１の制御端子との間に高周波遮断手段をさらに設けてもよい。
［第７の実施形態］
本実施形態は、第１から第６の実施形態のいずれかの電圧制御発振器を位相ロックループ（ＰＬＬ）回路に適用したものである。
図２３は本実施形態の位相ロックループ回路の一構成例を示すブロック図である。図２３の電圧制御発振器22は、第１から第６の実施形態のいずれかのＶＣＯを示している。第１から第６の実施形態のＶＣＯの出力は差動出力であるが、ここでは簡単化のため、出力端子4a、4bをまとめて符号4で示している。
本実施形態のＰＬＬ回路は、位相比較器(PD)25と、ループフィルタ(LPF)26と、電圧制御発振器22と、周波数分周器(DIV)27とを有する構成である。
信号入力端子23が位相比較器25に接続され、位相比較器25の出力にループフィルタ26が接続され、ループフィルタ26の出力が電圧制御発振器22に接続されている。ループフィルタ26の出力が第１の制御端子1に相当する。電圧制御発振器22の出力側に信号出力端子24が接続されている。周波数分周器27は、電圧制御発振器22から位相比較器25へのフィードバック線に設けられている。
本実施形態のＰＬＬ回路では、電圧制御発振器22は、第２の制御端子2により中心周波数を制御し、マルチバンド動作が可能なため、本位相ロックループ回路は、複数周波数帯での動作が可能である。
［第８の実施形態］
本実施形態は、第１から第６の実施形態のいずれかの電圧制御発振器を位相ロックループ（ＰＬＬ）回路に適用したものである。
図２４は本実施形態の位相ロックループ回路の一構成例を示すブロック図である。図２４の電圧制御発振器22は、第１から第６の実施形態のいずれかのＶＣＯを示している。第１から第６の実施形態のＶＣＯの出力は差動出力であるが、ここでは簡単化のため、出力端子4a、4bをまとめて符号4で示している。
本実施形態のＰＬＬ回路は、位相・周波数ディテクタ(PFD)28と、チャージポンプ(CP1)29a、(CP2)29bと、ループフィルタ(LPF1)26a、(LPF2)26bと、電圧制御発振器22と、周波数分周器(DIV)27とを有する構成である。
信号入力端子23が位相・周波数ディテクタ28に接続され、位相・周波数ディテクタ28の出力側にチャージポンプ29aとループフィルタ26aが順に接続され、ループフィルタ26aが電圧制御発振器22に接続されている。電圧制御発振器22の出力側に信号出力端子24が接続されている。
チャージポンプ29aおよびループフィルタ26aと並列に、チャージポンプ29bおよびループフィルタ26bが位相・周波数ディテクタ28と電圧制御発振器22との間に接続されている。ループフィルタ26aの出力が第２の制御端子2に相当し、ループフィルタ26bの出力が第１の制御端子1に相当する。周波数分周器27は、電圧制御発振器22から位相・周波数ディテクタ28へのフィードバック線に設けられている。
本実施形態では、第１の制御端子1、第２の制御端子2の両方がループの制御電圧として使用されている。
［第９の実施形態］
本実施形態は、第１から第６の実施形態のいずれかの電圧制御発振器をクロック・データ再生（ＣＤＲ）回路に適用したものである。
図２５は本実施形態のクロック・データ再生回路の一構成例を示すブロック図である。図２５の電圧制御発振器22は、第１から第６の実施形態のいずれかのＶＣＯを示している。第１から第６の実施形態のＶＣＯの出力は差動出力であるが、ここでは簡単化のため、出力端子4a、4bをまとめて符号4で示している。
本実施形態のＣＤＲ回路は、遅延回路(Delay)33、フリップ・フロップ回路(D- F/F)34、位相比較器(PD)25、ループフィルタ(LPF)26、および電圧制御発振器22を有する構成である。
データ信号入力端子30から分岐した２本の信号線のそれぞれが遅延回路33およびフリップ・フロップ回路34のそれぞれに接続されている。遅延回路33およびフリップ・フロップ回路34の出力が位相比較器25に接続されている。フリップ・フロップ回路34のもう一方の出力が再生データ信号出力端子32に接続されている。
位相比較器25の出力側にループフィルタ26が接続され、ループフィルタ26の出力側に電圧制御発振器22が接続されている。ループフィルタ26の出力が第１の制御端子1に相当する。電圧制御発振器22の出力が、中心周波数制御端子4を介して、フリップ・フロップ回路34と再生クロック信号出力端子31に接続されている。
電圧制御発振器22は、中心周波数制御端子4によりマルチバンド動作が可能なため、本クロック・データ再生回路は、複数ビットレートでの動作が可能である。
なお、上述の実施形態においては、差動形式のＶＣＯについて説明したが、本発明は単相形式のＶＣＯにも適用可能である。
また、上述の実施形態においては、能動素子としてＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を使用した例を示したが、ＭＯＳＦＥＴの場合に限らない。能動素子として、Ｍｅｔａｌ ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＥＳＦＥＴ）、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）、バイポーラトランジスタ、等を用いた場合も、同様な構成で実現が可能である。
実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００７年１月２３日に出願された日本出願の特願２００７−０１２４５０の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。

Claims (12)

  1. 電源と接地との間に設けられたインダクタと、
    発振周波数を制御するために電圧が印加される第１の制御端子、および前記第１の制御端子の電圧が中心電圧のときの発振周波数である中心周波数を制御するために電圧が印加される第２の制御端子が設けられ、一方の端子が前記第１の制御端子に接続され、他方の端子が前記第２の制御端子に接続された第１の可変容量素子、および一方の端子が前記第２の制御端子に接続され、他方の端子が前記インダクタと接地との間に接続された第２の可変容量素子を含み、前記インダクタと共に共振回路を構成する可変容量部と、
    前記第２の可変容量素子の前記他方の端子に接続された出力端子と、
    を有し、
    前記可変容量部は、
    前記第１の可変容量素子と前記第２の可変容量素子との接続点に前記第２の制御端子が接続され、
    前記接続点に一方の端子が接続され、他方の端子が接地された容量素子が設けられている、電圧制御発振器。
  2. 電源と接地との間に設けられたインダクタと、
    発振周波数を制御するために電圧が印加される第１の制御端子、および前記第１の制御端子の電圧が中心電圧のときの発振周波数である中心周波数を制御するために電圧が印加される第２の制御端子が設けられ、一方の端子が前記第１の制御端子に接続され、他方の端子が前記第２の制御端子に接続された第１の可変容量素子、および一方の端子が前記第２の制御端子に接続され、他方の端子が前記インダクタと接地との間に接続された第２の可変容量素子を含み、前記インダクタと共に共振回路を構成する可変容量部と、
    前記第２の可変容量素子の前記他方の端子に接続された出力端子と、
    を有し、
    前記可変容量部は、
    前記第１の可変容量素子と前記第２の可変容量素子との接続点に前記第２の制御端子が接続され、
    前記接続点に接続された先端開放スタブが設けられている、電圧制御発振器。
  3. 電源と接地との間に設けられたインダクタと、
    発振周波数を制御するために電圧が印加される第１の制御端子、および前記第１の制御端子の電圧が中心電圧のときの発振周波数である中心周波数を制御するために電圧が印加される第２の制御端子が設けられ、一方の端子が前記第１の制御端子に接続され、他方の端子が前記第２の制御端子に接続された第１の可変容量素子、および一方の端子が前記第２の制御端子に接続され、他方の端子が前記インダクタと接地との間に接続された第２の可変容量素子を含み、前記インダクタと共に共振回路を構成する可変容量部と、
    前記第２の可変容量素子の前記他方の端子に接続された出力端子と、
    を有し、
    前記可変容量部は、
    前記第１の可変容量素子と並列に接続された容量素子が設けられ、
    前記第１の可変容量素子と前記第２の可変容量素子との接続点に前記第２の制御端子が接続されている、電圧制御発振器。
  4. 前記第１および第２の可変容量素子のそれぞれが可変容量ダイオードであり、前記第１の可変容量素子および前記第２の可変容量素子がカソード電極同士またはアノード電極同士で接続されている、請求項１から３のいずれか１項に記載の電圧制御発振器。
  5. 電源と接地との間に設けられたインダクタと、
    発振周波数を制御するために電圧が印加される第１の制御端子、および前記第１の制御端子の電圧が中心電圧のときの発振周波数である中心周波数を制御するために電圧が印加される第２の制御端子が設けられ、一方の端子が前記第１の制御端子に接続され、他方の端子が高周波遮断手段を介して前記インダクタの前記接地側の端子に接続された第１の可変容量素子、一方の端子が前記第１の可変容量素子の２つの端子のうち前記第１の制御端子に接続された端子とは逆側の端子に接続され、他方の端子が前記第２の制御端子に接続された容量素子、および一方の端子が前記容量素子の前記第２の制御端子に接続された端子に接続され、他方の端子が前記インダクタと接地との間に接続された第２の可変容量素子を含み、前記インダクタと共に共振回路を構成する可変容量部と、
    前記第２の可変容量素子の前記他方の端子に接続された出力端子と、
    を有する電圧制御発振器。
  6. 電源と接地との間に設けられたインダクタと、
    発振周波数を制御するために電圧が印加される第１の制御端子、および前記第１の制御端子の電圧が中心電圧のときの発振周波数である中心周波数を制御するために電圧が印加される第２の制御端子が設けられ、一方の端子が前記第１の制御端子に接続され、他方の端子が前記インダクタと接地との間に接続された第１の可変容量素子、該第１の可変容量素子の前記一方の端子のカソードまたはアノードの極性と異なる極性で前記第１の制御端子に一方の端子が接続され、他方の端子が前記第２の制御端子に接続された第２の可変容量素子、および一方の端子が前記第２の制御端子に接続され、他方の端子が前記第１の可変容量素子の前記他方の端子に接続された容量素子を含み、前記インダクタと共振回路を構成する可変容量部と、
    前記第１の可変容量素子の前記他方の端子に接続された出力端子と、
    を有する電圧制御発振器。
  7. 前記可変容量部は、
    前記第１の可変容量素子および前記第２の可変容量素子の接続点と前記第２の制御端子との間に高周波遮断手段が設けられている、請求項１から４のいずれか１項記載の電圧制御発振器。
  8. 前記可変容量部は、
    前記第１の可変容量素子と前記第１の制御端子との間に高周波遮断手段が設けられている、請求項１から７のいずれか１項記載の電圧制御発振器。
  9. 請求項１から８のいずれか１項記載の電圧制御発振器を有する差動電圧制御発振器。
  10. 請求項１から８のいずれか１項記載の電圧制御発振器を有する単相電圧制御発振器。
  11. 請求項１から８のいずれか１項記載の電圧制御発振器を用いた位相ロックループ回路。
  12. 請求項１から８のいずれか１項記載の電圧制御発振器を用いたクロック・データ再生回路。
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