KR102430593B1 - 주파수 합성 회로 - Google Patents

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Abstract

본 기술에 의한 주파수 합성 회로는 기준 클록 신호와 분주 클록 신호의 위상 또는 주파수를 비교하는 위상 주파수 비교기; 위상 주파수 비교기의 출력에 따라 비교 신호를 생성하는 전하 펌프; 목표 분주비에 따라 분주 신호를 생성하는 변조기; 분주 신호의 크기가 변경되는 시점을 탐지하여 보상 신호를 생성하는 보상 회로; 비교 신호와 보상 신호에 따라 출력 클록 신호를 생성하는 발진기; 및 분주 신호에 따라 출력 클록 신호를 분주하여 분주 클록 신호를 생성하는 분주기를 포함한다.

Description

주파수 합성 회로{FREQUENCY SYNTHESIZING CIRCUIT}
본 기술은 주파수 합성 회로에 관한 것으로서 보다 구체적으로는 분수-N 위상 고정 루프 방식의 주파수 합성 회로에 관한 것이다.
주파수 합성 회로는 미세하게 조절된 주파수의 클록 신호를 생성하기 위하여 분수-N(fractional-N) 위상 고정 루프를 사용하는 것이 일반적이다.
분수-N 위상 고정 루프는 시그마 델타 변조기를 포함하는데 시그마 델타 변조기에서 발생하는 양자화 에러를 제거해야 한다.
종래에는 양자화 에러를 줄이기 위하여 고해상도의 디지털 아날로그 변환기(DAC)를 사용한다.
그러나 고해상도의 디지털 아날로그 변환기를 사용하는 경우 회로의 면적이 증가하고 소비 전력이 증가하는 문제가 발생한다.
KR 10-1247029 B1 US 8699650 B2 US 9705521 B1 US 2014/0184274 A1
본 기술은 회로의 복잡도를 낮추어 면적과 소비 전력을 줄일 수 있는 주파수 합성 회로를 제공한다.
본 기술은 분주비가 변경되는 지점에서 양자화 에러를 보상하는 주파수 합성 회로를 제공한다.
본 발명의 일 실시예에 의한 주파수 합성 회로는 기준 클록 신호와 분주 클록 신호의 위상 또는 주파수를 비교하는 위상 주파수 비교기; 위상 주파수 비교기의 출력에 따라 비교 신호를 생성하는 전하 펌프; 목표 분주비에 따라 분주 신호를 생성하는 변조기; 분주 신호의 크기가 변경되는 시점을 탐지하여 보상 신호를 생성하는 보상 회로; 비교 신호와 보상 신호에 따라 출력 클록 신호를 생성하는 발진기; 및 분주 신호에 따라 출력 클록 신호를 분주하여 분주 클록 신호를 생성하는 분주기를 포함한다.
본 기술에 의한 주파수 합성 회로는 분주비가 변경되는 지점에서 양자화 에러를 보상함으로써 회로의 복잡도를 낮출 수 있으며 이에 따라 회로의 면적 및 소비 전력을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 의한 주파수 합성 회로를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 의한 보상 회로를 나타내는 블록도.
도 3은 본 발명의 일 실시예에 의한 펄스 발생 회로를 나타내는 회로도.
도 4는 본 발명의 일 실시예에 의한 보상 회로의 동작을 나타내는 타이밍도.
도 5는 본 발명의 일 실시예에 의한 보상 회로가 동작하지 않는 경우의 타이밍도.
도 6은 본 발명의 일 실시예에 의한 보상 회로가 동작하는 경우의 타이밍도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 주파수 합성 회로를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 주파수 합성 회로는 위상 주파수 비교기(10), 시그마 델타 변조기(20), 분주기(30), 전하 펌프(40), 연산 회로(50), 전압 제어 발진기(60) 및 보상 회로(100)를 포함한다.
위상 주파수 비교기(10)는 기준 클록 신호(CLKR)와 분주 클록 신호(CLKD)의 위상, 주파수를 비교한 결과에 따라 전하 펌프(40)를 제어한다.
위상 주파수 비교기(10) 자체는 종래에 잘 알려진 회로이므로 이에 대한 구체적인 설명은 생략한다.
시그마 델타 변조기(20)는 목표 분주비(TDIV)에 따라 분주 신호(DIV)를 생성한다.
예를 들어 목표 분주비(TDIV)가 6.5인 경우 시그마 델타 변조기(20)는 6 또는 7을 분주 신호(DIV)로서 출력하는데 이때 6이 출력되는 시간과 7이 출력되는 시간은 평균적으로 1:1의 비율을 가진다.
또 다른 예로서 목표 분주비(TDIV)가 6.25인 경우 시그마 델타 변조기(20)는 6 또는 7을 분주 신호(DIV)로서 출력하는데 이때 6이 출력되는 시간과 7이 출력되는 시간은 평균적으로 3:1의 비율을 가진다.
도 4를 참조하면 분주 클록 신호(CLKD)의 세 주기(3T)에 대응하는 t1과 t4 사이에서 분주 신호(DIV)의 값은 6이고, 분주 클록 신호(CLKD)의 한 주기(T)에 대응하는 t4와 t6 사이에서 분주 신호(DIV)의 값은 7이다.
도 4에서 차이값(DIFF)은 분주 신호(DIV)의 값에서 목표 분주비(TDIV)의 값을 뺀 값에 대응한다.
시그마 델타 변조기(20)는 분주 신호(DIV)의 값에 대응하는 구간 신호(E)를 더 출력한다.
전술한 바와 같이 분주 신호(DIV)는 두 값이 번갈아 가며 출력되는데 본 실시예에서 구간 신호(E)는 더 작은 값의 분주 신호(DIV)가 출력되는 경우 하이 레벨을 가지고 더 큰 값의 분주 신호(DIV)가 출력되는 경우 로우 레벨을 가진다.
이에 따라 분주 신호(DIV)가 6인 경우 구간 신호(E)는 하이 레벨을 가지고 분주 신호(DIV)가 7인 경우 구간 신호(E)는 로우 레벨을 가진다.
도 4를 참조하면 분주 클록 신호(CLKD)의 세 주기(3T)에 대응하는 t1과 t4 사이에서 분주 신호(DIV)의 값은 6이고, 분주 클록 신호(CLKD)의 한 주기(T)에 대응하는 t4와 t6 사이에서 분주 신호(DIV)의 값은 7이다.
본 실시예에서 분주 신호(DIV)와 구간 신호(E)는 분주 클록 신호(CLKD)에 동기된다.
분주기(30)는 출력 클록 신호(CLKOUT)를 분주 신호(DIV)에 따라 분주하여 분주 클록 신호(CLKD)를 생성한다.
전하 펌프(40)는 위상 주파수 비교기(PFD)의 비교 결과에 대응하는 비교 신호(ICP)를 생성한다.
연산 회로(50)는 비교 신호(ICP)와 보상 신호(ICOMP)에 따라 제어 신호(IC)를 출력한다. 본 실시예에서는 비교 신호(ICP)와 보상 신호(ICOMP)를 더하여 제어 신호(IC)를 출력한다.
본 실시예에서 비교 신호(ICP), 보상 신호(ICOMP) 및 제어 신호(IC)는 모두 전류 신호이다. 이에 따라 본 실시예는 제어 신호(IC)를 전압 제어 신호(VC)로 변환하는 전압 변환 회로(70)를 더 포함한다.
전압 제어 발진기(60)는 전압 제어 신호(VC)에 따라 출력 클록 신호(CLKOUT)를 생성한다.
보상 회로(100)는 분주 신호(DIV)가 천이하는 시점에서 보상 신호(ICOMP)를 생성한다. 본 실시예에서 보상 회로(100)는 분주 클록 신호(CLKD)에 동기하여 보상 신호(ICOMP)를 출력한다.
보상 회로(100)의 구체적인 구성 및 동작에 대해서는 이하에서 구체적으로 개시한다.
도 2는 본 발명의 일 실시예에 의한 보상 회로(100)를 나타내는 블록도이다.
보상 회로(100)는 펄스 발생 회로(110), 디지털 아날로그 변환기(DIGITAL-TO-ANALOG CONVERTER(DAC), 120) 및 플립플롭(130)을 포함한다.
플립플롭(130)은 분주 클록 신호(CLKD)에 따라 구간 신호(E)를 래치하여 지연 구간 신호(E)를 생성한다.
이에 따라 도 4에 도시된 바와 같이 지연 구간 신호(ED)는 구간 신호(E)를 분주 클록 신호(CLKD)의 한 주기만큼 지연한 형태가 된다.
펄스 발생 회로(110)는 구간 신호(E)와 지연 구간 신호(ED)에 따라 분주 신호(DIV)의 변경 시점을 탐지하여 펄스 신호를 출력한다.
본 실시예에서 펄스 신호는 상승 신호(UP)와 하강 신호(DN)를 포함한다.
본 실시예에서 상승 신호(UP)는 로우 레벨을 유지하다가 구간 신호(E)가 로우 레벨에서 하이 레벨로 천이하는 시점에서 상승 펄스를 가진다.
예를 들어 분주 클록 신호(CLKD)의 상승 에지에서 구간 신호(E)가 하이 레벨이고 지연 구간 신호(ED)가 로우 레벨인 경우 상승 신호(UP)는 상승 펄스를 생성한다.
또한 하강 신호(DN)는 로우 레벨을 유지하다가 구간 신호(E)가 하이 레벨에서 로우 레벨로 천이하는 시점에서 상승 펄스를 가진다.
예를 들어 분주 클록 신호(CLKD)의 상승 에지에서 구간 신호(E)가 로우 레벨이고 지연 구간 신호(ED)가 하이 레벨인 경우 하강 신호(DN)는 상승 펄스를 생성한다.
도 3은 본 발명의 일 실시예에 의한 펄스 발생 회로(110)를 나타내는 회로도이다.
펄스 발생 회로(110)는 구간 신호(E)와 지연 구간 신호(ED)를 XOR 연산하는 제 1 XOR 게이트(111), 제 1 XOR 게이트(112)의 출력과 분주 클록 신호(CLKD)를 AND 연산하는 제 1 AND 게이트(112), 제 1 AND 게이트(112)의 출력과 지연 구간 신호(ED)를 AND 연산하여 하강 신호(DN)를 생성하는 제 2 AND 게이트(113)를 포함한다.
펄스 발생 회로(110)는 구간 신호(E)와 지연 구간 신호(ED)를 XOR 연산하는 제 2 XOR 게이트(114), 제 2 XOR 게이트(114)의 출력과 분주 클록 신호(CLKD)를 AND 연산하는 제 3 AND 게이트(115), 제 3 AND 게이트(115)의 출력과 반전 지연 구간 신호(/ED)를 AND 연산하여 상승 신호(UP)를 생성하는 제 4 AND 게이트(116)를 포함한다.
펄스 발생 회로(110)는 논리 회로의 조합 방식에 따라 다양하게 설계 변경될 수 있다.
도 2로 돌아가 DAC(120)는 상승 신호(UP)와 하강 신호(DN)에 따라 보상 신호(ICOMP)를 생성한다.
본 실시예에서 상승 신호(UP)의 상승 펄스가 발생하는 동안 보상 신호(ICOMP)는 음의 전류이고, 하강 신호(DN)의 상승 펄스가 발생하는 동안 보상 신호(ICOMP)는 양의 전류이며, 나머지 경우에 보상 신호(ICOMP)의 크기는 0이다.
본 실시예에서 DAC(120)는 상승 신호(UP)와 하강 신호(DN)의 대응하여 동작하면 충분하므로 최대한 2 비트의 저해상도 구조를 가져도 충분하다.
이에 따라 본 실시예는 고해상도 DAC를 사용하는 종래의 기술에 비하여 회로의 복잡도를 크게 감소시켜 회로 면적을 줄이고 소비 전력을 줄일 수 있다.
실시예에 따라서는 펄스 발생 회로(110)의 동작 전압 범위와 DAC(120)의 동작 전압 범위가 상이할 수 있다.
이 경우 보상 회로(100)는 레벨 쉬프터(140)를 더 포함할 수 있으며 이 경우 레벨 쉬프터(140)는 상승 신호(UP)와 하강 신호(DN)의 전압 범위를 조절하여 출력할 수 있다.
레벨 쉬프터(140) 회로 자체는 잘 알려진 것이므로 구체적인 설명은 생략한다.
도 5는 본 발명의 일 실시예에 의한 보상 회로(100)가 동작하지 않는 경우의 타이밍도이고, 도 6은 본 발명의 일 실시예에 의한 보상 회로(100)가 동작하는 경우의 타이밍도이다.
도 5 및 6에서 "/6"은 분주 신호(DIV)의 값이 6인 것을 나타내며 "/7은 분주 신호(DIV)의 값이 7인 것을 나타낸다. 이에 따라 도 5, 6의 T2는 도 4의 t4에 대응한다.
T0에서 기준 클록 신호(CLKR)의 상승 에지가 발생하고 T1에서 분주 클록 신호(CLKD)의 상승 에지가 발생한다.
위상 주파수 비교기(10)의 출력에 따라 전하 펌프(40)는 T0과 T1사이에서 양의 값을 가지는 비교 신호(ICP)를 생성한다.
이에 따라 제어 전압(VC)는 T0에서 T1까지 상승하며 전하 방전에 따라 T1이후 제어 전압(VC)은 점차 감소한다.
T2에서 분주 클록 신호(CLKD)의 상승 에지가 발생하고 T3에서 기준 클록 신호(CLKR)의 상승 에지가 발생한다.
위상 주파수 비교기(10)의 출력에 따라 전하 펌프(40)는 T2와 T3사이에서 음의 비교 신호(ICP)를 생성한다.
이에 따라 제어 전압(VC)는 T2에서 T3까지 하락하며 전하 방전에 따라 T3이후 제어 전압(VC)은 점차 증가한다.
T4에서 기준 클록 신호(CLKR)의 상승 에지가 발생하고 T5에서 분주 클록 신호(CLKD)의 상승 에지가 발생한다.
위상 주파수 비교기(10)의 출력에 따라 전하 펌프(40)는 T4와 T5사이에서 양의 비교 신호(ICP)를 생성한다.
이에 따라 제어 전압(VC)는 T4에서 T5까지 상승하며 전하 방전에 따라 T5이후 제어 전압(VC)은 점차 감소한다.
T6에서 기준 클록 신호(CLKR)의 상승 에지가 발생하고 T7에서 분주 클록 신호(CLKD)의 상승 에지가 발생한다.
위상 주파수 비교기(10)의 출력에 따라 전하 펌프(40)는 T6과 T7사이에서 양의 비교 신호(ICP)를 생성한다.
이에 따라 제어 전압(VC)는 T6에서 T7까지 상승하며 전하 방전에 따라 T7이후 제어 전압(VC)은 점차 감소한다.
도 6은 보상 회로(100)가 동작하는 경우로서 도 4의 t4, t5, t6, t7은 도 6의 T2, T31, T5', T51에 대응한다.
또한 도 6의 T4', T5', T6', T7'은 도 5의 T4, T5, T6, T7에 대응한다.
T2~T31에서 하강 신호(DN)의 상승 펄스에 따라 양의 보상 신호(ICOMP)가 생성되는데 이 경우 연산 회로(50)에서 출력된 제어 신호(IC)는 증가하고 이에 따라 제어 전압(VC)은 증가한다.
T31~T4에서는 전하 방전에 따라 제어 전압(VC)이 점차 감소한다.
T5~T51에서 상승 신호(UP)의 상승 펄스에 따라 음의 보상 신호(ICOMP)가 생성되는데 이 경우 연산 회로(50)에서 출력된 제어 신호(IC)는 감소하고 이에 따라 제어 전압(VC)은 감소한다.
T51~T6에서는 전하 방전에 따라 제어 전압(VC)이 점차 증가한다.
도 5, 6에 도시된 바와 같이 비교 신호(ICP)의 폭은 분주 신호(DIV)의 값이 변하는 경우에 상대적으로 더 큰 값을 가진다.
분주 신호(DIV)의 값이 변하는 경우에 기준 클록 신호(CLKR)과 분주 클록 신호(CLKD)의 위상차가 상대적으로 크게 발생하며 이 경우에 비교 신호(ICP)의 펄스 폭이 더 크게 된다.
도 6의 실시예에서는 보상 동작으로 인하여 비교 신호(ICP)의 펄스 폭도 조정될 수 있다.
예를 들어 도 5의 T4~T5의 펄스 폭에 비하여 도 6의 T4'~T5'의 펄스 폭이 더 작아지며, 도 5의 T6~T7의 펄스 폭에 비하여 도 6의 T6'~T7'의 펄스 폭이 더 작아진다.
본 발명에서는 분주 클록 신호(CLKD)의 모든 상승 에지에서 보상 신호(ICOMP)를 생성하는 대신에 분주 신호(DIV)의 값이 변하는 경우에 보상 신호(ICOMP)를 생성하여 보상 회로의 복잡도를 줄이고 이에 따라 회로 면적과 소비 전력을 줄일 수 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
10: 위상 주파수 비교기
20: 시그마 델타 변조기
20: 분주기
40: 전하 펌프
50: 연산 회로
60: 전압 제어 발진기
70: 전압 변환 회로
100: 보상 회로
110: 펄스 발생 회로
120: 디지털 아날로그 변환기
130: 플립플롭
140: 레벨 쉬프터

Claims (11)

  1. 기준 클록 신호와 분주 클록 신호의 위상 또는 주파수를 비교하는 위상 주파수 비교기;
    상기 위상 주파수 비교기의 출력에 따라 비교 신호를 생성하는 전하 펌프;
    목표 분주비에 따라 분주 신호를 생성하는 변조기;
    상기 분주 신호의 크기가 변경되는 시점을 탐지하여 보상 신호를 생성하는 보상 회로;
    상기 비교 신호와 상기 보상 신호에 따라 출력 클록 신호를 생성하는 발진기; 및
    상기 분주 신호에 따라 상기 출력 클록 신호를 분주하여 상기 분주 클록 신호를 생성하는 분주기
    를 포함하는 주파수 합성 회로.
  2. 청구항 1에 있어서, 상기 비교 신호와 상기 보상 신호를 연산하여 제어 신호를 생성하는 연산 회로를 더 포함하는 주파수 합성 회로.
  3. 청구항 2에 있어서, 상기 제어 신호의 출력을 전압 제어 신호로 변환하는 전압 변환 회로를 더 포함하는 주파수 합성 회로.
  4. 청구항 1에 있어서, 상기 변조기는 상기 분주 클록 신호에 따라 상기 분주 신호를 가변하여 출력하되 상기 분주 신호의 시간에 따른 평균값이 상기 목표 분주비에 수렴하도록 하는 주파수 합성 회로.
  5. 청구항 4에 있어서, 상기 보상 회로는
    상기 분주 클록 신호에 동기하여 상기 분주 신호의 값이 변경되는 시점을 탐지하여 펄스 신호를 생성하는 펄스 발생 회로; 및
    상기 펄스 발생 회로의 출력에 따라 상기 보상 신호를 생성하는 디지털 아날로그 변환기
    를 포함하는 주파수 합성 회로.
  6. 청구항 5에 있어서, 상기 디지털 아날로그 변환기는 최대 2비트의 디지털 신호를 입력받아 상기 보상 신호를 생성하는 주파수 합성 회로.
  7. 청구항 5에 있어서, 상기 펄스 발생 회로는 상기 분주 신호의 값이 증가하는 시점에 상승 펄스가 발생하는 하강 신호 및 상기 분주 신호의 값이 감소하는 시점에 상승 펄스가 발생하는 상승 신호를 생성하는 주파수 합성 회로.
  8. 청구항 7에 있어서, 상기 디지털 아날로그 변환기는 상기 하강 신호의 상승 펄스가 발생할 때와 상기 상승 신호의 상승 펄스가 발생할 때 상기 보상 신호의 부호를 다르게 생성하는 주파수 합성 회로.
  9. 청구항 5에 있어서, 변조기는 상기 분주 신호의 값이 일정하게 유지되는 구간을 표시하는 구간 신호를 생성하고, 상기 펄스 발생 회로는 상기 구간 신호와 상기 구간 신호를 지연한 지연 구간 신호에 따라 상기 펄스 신호를 생성하는 주파수 합성 회로.
  10. 청구항 9에 있어서, 상기 보상 회로는 상기 분주 클록 신호에 따라 상기 구간 신호를 래치하여 상기 지연 구간 신호를 출력하는 플립플롭을 더 포함하는 주파수 합성 회로.
  11. 청구항 9에 있어서, 상기 분주 신호는 상기 분주 클록 신호에 따라 제 1 값또는 상기 제 1 값보다 더 큰 제 2 값을 출력하되 상기 분주 신호가 상기 제 1 값을 갖는 경우 상기 구간 신호는 하이 레벨을 가지고 상기 분주 신호가 상기 제 2 값을 갖는 경우 상기 구간 신호는 로우 레벨을 갖는 주파수 합성 회로.




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