TW201427285A - 可降低量化雜訊之分數n頻率合成器 - Google Patents
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- 238000013139 quantization Methods 0.000 title claims abstract description 26
- 238000009499 grossing Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
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Abstract
本發明為一種可降低量化雜訊之分數N頻率合成器，至少包括：一相位頻率偵測器、一電荷幫浦、一迴路濾波器、一電壓控制震盪器、一除頻器以及一ΔΣ調變器。其中，該ΔΣ調變器包括一時脈輸入端、一數值輸入端以及一溢位輸出端，該數值輸入端供接收一數值，該溢位輸出端連接於該迴路濾波器與該除頻器，該ΔΣ調變器供運算該數值後輸出至該迴路濾波器與該除頻器。本發明改變量化雜訊導入迴路的進入點，將該ΔΣ調變器經運算該數值後輸出至該迴路濾波器以電流形式導入，藉此，本發明可具有鎖定時間大幅減少，電壓控制震盪器規格可以放寬，節省電流消耗，可利用頻率合成器直接實現高傳輸率（1MHz）之直接調變發射器等優勢。
Description
本發明係一種可降低量化雜訊之分數N頻率合成器，尤指一種具鎖定時間大幅減少，電壓控制震盪器規格可以放寬，節省電流消耗，可利用頻率合成器直接實現高傳輸率（1MHz）之直接調變發射器等優勢之分數N頻率合成器。
頻率合成器在無線通訊系統的應用中，扮演著一個相當重要的角色，其可藉由輸入一個參考頻率，來產生一個或多個不同的輸出頻率，在無線通訊系統中，為了避免訊號在降頻的過程中產生訊號失真，頻率合成器通常使用鎖相迴路（Phase Lock Loops, PLL）以提供系統一個頻率穩定且準確之本地震盪訊號。
一般而言，鎖相迴路頻率合成器可分成整除數頻率合成器（Integer-N Frequency Synthesis）以及分數N頻率合成器（Fractional-N Frequency Synthesis），相較於整除數頻率合成器，分數N頻率合成器其具有較高的頻率解析度（Frequency Resolution）、迴路頻寬（Loop Bandwidth）以及可使用較高的參考頻率（Reference Frequency）。
在分數N頻率合成器（Fractional-N Frequency Synthesizer）中，因為小數除數必須用平均的方式達成，引進ΔΣ（三角積分）調變器（Delta-Sigma Modulator）來實現平均值為小數的除數．由於ΔΣ調變器在頻譜上，會將量化雜訊（Quantization Noise）推到較高的頻率，此雜訊的引進，將會直接限制頻率合成器的頻寬無法設計在較寬的頻率（Ex: <150kHz），低頻寬將會帶來許多問題，例如：鎖定時間慢，迴路濾波器電容值較大（較占面積），電壓控制震盪器（VCO）雜訊必須設計得較低（增加面積與功耗），無法被使用在直接調變發射機（Direct-Modulation Transmitter）等缺點。
請參閱第一圖所示，係為傳統分數N頻率合成器1之架構圖，由圖中可清楚看出，該分數N頻率合成器1包括：一相位頻率偵測器（Phase Frequency Detector）11、一電荷幫浦（Charge Pump）12、一迴路濾波器（Loop Filter）13、一電壓控制震盪器（Voltage Controlled Oscillator）14、一除頻器(Divider）15以及一ΔΣ調變器（Delta-Sigma Modulator）16。
該相位頻率偵測器11供接收一具有一參考頻率之參考訊號與一除頻訊號，且可根據該參考訊號與該除頻訊號之間的相位與頻率之差異輸出一相位差信號。
該電荷幫浦12連接於相位頻率偵測器11，供接收該相位差信號並根據該相位差信號產生一對應於該相位差信號之一輸出電流。
該迴路濾波器13連接於該電荷幫浦12，供接收該輸出電流並平緩該輸出電流後，轉換並輸出一電壓控制信號。
該電壓控制震盪器14連接於該迴路濾波器13，供接收該電壓控制信號並根據該電壓控制信號產生一具有一電壓控制頻率之輸出信號。
該除頻器15連接於該電壓控制震盪器14與該相位頻率偵測器11，供接收該輸出信號進行除頻後以輸出該除頻訊號。
該ΔΣ調變器16包括一時脈輸入端、一數值輸入端以及一溢位輸出端，該時脈輸入端連接於該除頻器15供接收該除頻訊號，該數值輸入端供接收一數值n，該溢位輸出端連接於該除頻器15，該ΔΣ調變器16供決定該參考頻率與該電壓控制頻率之間的比率，其中，該電壓控制頻率為該參考頻率的分數倍。
由於ΔΣ調變器16的使用，而引進了量化雜訊，將會在除頻器15輸出端引進迴路內，且由於量化雜訊會因為ΔΣ調變器16的行為，使得較多的雜訊將會被推到較高的頻率，因此分數N頻率合成器1的頻寬設計，將決定輸出端的相位雜訊大小。
如第二圖所示，量化雜訊將會經由迴路內的頻率響應，在除頻器15輸出端得到濾波的效果，而濾波的程度，將由分數N頻率合成器1的迴路頻寬來決定，較窄的頻寬可提供對於量化雜訊較多的衰減量，使得輸出端所觀察到，由ΔΣ調變器16所產成的相位雜訊量能夠變低，但相對的，低頻寬的設計，將會帶來許多的缺點，增加設計成本。
是以，要如何解決上述習用之問題與缺失，即為本發明之發明人與從事此行業之相關廠商所亟欲研究改善之方向所在者。
一般而言，鎖相迴路頻率合成器可分成整除數頻率合成器（Integer-N Frequency Synthesis）以及分數N頻率合成器（Fractional-N Frequency Synthesis），相較於整除數頻率合成器，分數N頻率合成器其具有較高的頻率解析度（Frequency Resolution）、迴路頻寬（Loop Bandwidth）以及可使用較高的參考頻率（Reference Frequency）。
在分數N頻率合成器（Fractional-N Frequency Synthesizer）中，因為小數除數必須用平均的方式達成，引進ΔΣ（三角積分）調變器（Delta-Sigma Modulator）來實現平均值為小數的除數．由於ΔΣ調變器在頻譜上，會將量化雜訊（Quantization Noise）推到較高的頻率，此雜訊的引進，將會直接限制頻率合成器的頻寬無法設計在較寬的頻率（Ex: <150kHz），低頻寬將會帶來許多問題，例如：鎖定時間慢，迴路濾波器電容值較大（較占面積），電壓控制震盪器（VCO）雜訊必須設計得較低（增加面積與功耗），無法被使用在直接調變發射機（Direct-Modulation Transmitter）等缺點。
請參閱第一圖所示，係為傳統分數N頻率合成器1之架構圖，由圖中可清楚看出，該分數N頻率合成器1包括：一相位頻率偵測器（Phase Frequency Detector）11、一電荷幫浦（Charge Pump）12、一迴路濾波器（Loop Filter）13、一電壓控制震盪器（Voltage Controlled Oscillator）14、一除頻器(Divider）15以及一ΔΣ調變器（Delta-Sigma Modulator）16。
該相位頻率偵測器11供接收一具有一參考頻率之參考訊號與一除頻訊號，且可根據該參考訊號與該除頻訊號之間的相位與頻率之差異輸出一相位差信號。
該電荷幫浦12連接於相位頻率偵測器11，供接收該相位差信號並根據該相位差信號產生一對應於該相位差信號之一輸出電流。
該迴路濾波器13連接於該電荷幫浦12，供接收該輸出電流並平緩該輸出電流後，轉換並輸出一電壓控制信號。
該電壓控制震盪器14連接於該迴路濾波器13，供接收該電壓控制信號並根據該電壓控制信號產生一具有一電壓控制頻率之輸出信號。
該除頻器15連接於該電壓控制震盪器14與該相位頻率偵測器11，供接收該輸出信號進行除頻後以輸出該除頻訊號。
該ΔΣ調變器16包括一時脈輸入端、一數值輸入端以及一溢位輸出端，該時脈輸入端連接於該除頻器15供接收該除頻訊號，該數值輸入端供接收一數值n，該溢位輸出端連接於該除頻器15，該ΔΣ調變器16供決定該參考頻率與該電壓控制頻率之間的比率，其中，該電壓控制頻率為該參考頻率的分數倍。
由於ΔΣ調變器16的使用，而引進了量化雜訊，將會在除頻器15輸出端引進迴路內，且由於量化雜訊會因為ΔΣ調變器16的行為，使得較多的雜訊將會被推到較高的頻率，因此分數N頻率合成器1的頻寬設計，將決定輸出端的相位雜訊大小。
如第二圖所示，量化雜訊將會經由迴路內的頻率響應，在除頻器15輸出端得到濾波的效果，而濾波的程度，將由分數N頻率合成器1的迴路頻寬來決定，較窄的頻寬可提供對於量化雜訊較多的衰減量，使得輸出端所觀察到，由ΔΣ調變器16所產成的相位雜訊量能夠變低，但相對的，低頻寬的設計，將會帶來許多的缺點，增加設計成本。
是以，要如何解決上述習用之問題與缺失，即為本發明之發明人與從事此行業之相關廠商所亟欲研究改善之方向所在者。
故，本發明之發明人有鑑於上述缺失，乃搜集相關資料，經由多方評估及考量，並以從事於此行業累積之多年經驗，經由不斷試作及修改，始設計出此種發明專利者。
本發明之主要目的在於提供一種可降低量化雜訊之分數N頻率合成器。
為了達到上述之目的，本發明一種可降低量化雜訊之分數N頻率合成器，至少包括：
一相位頻率偵測器，供接收一具有一參考頻率之參考訊號與一除頻訊號，且可根據該參考訊號與該除頻訊號之間的相位與頻率之差異輸出一相位差信號；
一電荷幫浦，連接於相位頻率偵測器，供接收該相位差信號並根據該相位差信號產生一對應於該相位差信號之一輸出電流；
一迴路濾波器，連接於該電荷幫浦，供接收該輸出電流並平緩該輸出電流後，轉換並輸出一電壓控制信號；
一電壓控制震盪器，連接於該迴路濾波器，供接收該電壓控制信號並根據該電壓控制信號產生一具有一電壓控制頻率之輸出信號；
一除頻器，連接於該電壓控制震盪器與該相位頻率偵測器，供接收該輸出信號進行除頻後以輸出該除頻訊號；以及
一ΔΣ調變器，包括一時脈輸入端、一數值輸入端以及一溢位輸出端，該時脈輸入端連接於該除頻器供接收該除頻訊號，該數值輸入端供接收一數值，該溢位輸出端連接於該迴路濾波器與該除頻器，該ΔΣ調變器供運算該數值後輸出至該迴路濾波器與該除頻器，且該ΔΣ調變器可決定該參考頻率與該電壓控制頻率之間的比率。
在一較佳實施例中，該可降低量化雜訊之分數N頻率合成器，更包括：
一增益單元，供接收該數值並轉換為一第一數值與一第二數值，該第二數值係輸入該ΔΣ調變器之數值輸入端；
一加法單元，連接於該ΔΣ調變器與該增益單元，供對該第一數值與該第二數值進行加法運算並輸出一第一調變數值；
一除法單元，連接於該加法單元，供接收該第一調變數值進行除法運算並輸出一第二調變數值；
一積分單元，連接於該除法單元，供接收該第二調變數值進行積分運算並輸出一第三調變數值至該除頻器；以及
一數位類比轉換器，連接於該積分單元，供接收該第三調變數值進行轉換輸出至該迴路濾波器。
在一較佳實施例中，該增益單元之增益值為2的冪次方。
在一較佳實施例中，該除法單元之除數值為2的冪次方。
本發明改變量化雜訊導入迴路的進入點，將該ΔΣ調變器經運算該數值後輸出至該迴路濾波器以電流形式導入，因為是電流形式，使得量化步階大小（Quantization Step Size）得以被縮小，當步階大小降低後，量化雜訊的絕對能量將會等比例下降，因此迴路頻寬將可被適度的放寬．一旦迴路頻寬增加，將會對設計分數N頻率合成器產生許多優點，例如鎖定時間大幅減少，電壓控制震盪器規格可以放寬，節省電流消耗，可利用頻率合成器直接實現高傳輸率（1MHz）之直接調變發射器等等。
本發明之主要目的在於提供一種可降低量化雜訊之分數N頻率合成器。
為了達到上述之目的，本發明一種可降低量化雜訊之分數N頻率合成器，至少包括：
一相位頻率偵測器，供接收一具有一參考頻率之參考訊號與一除頻訊號，且可根據該參考訊號與該除頻訊號之間的相位與頻率之差異輸出一相位差信號；
一電荷幫浦，連接於相位頻率偵測器，供接收該相位差信號並根據該相位差信號產生一對應於該相位差信號之一輸出電流；
一迴路濾波器，連接於該電荷幫浦，供接收該輸出電流並平緩該輸出電流後，轉換並輸出一電壓控制信號；
一電壓控制震盪器，連接於該迴路濾波器，供接收該電壓控制信號並根據該電壓控制信號產生一具有一電壓控制頻率之輸出信號；
一除頻器，連接於該電壓控制震盪器與該相位頻率偵測器，供接收該輸出信號進行除頻後以輸出該除頻訊號；以及
一ΔΣ調變器，包括一時脈輸入端、一數值輸入端以及一溢位輸出端，該時脈輸入端連接於該除頻器供接收該除頻訊號，該數值輸入端供接收一數值，該溢位輸出端連接於該迴路濾波器與該除頻器，該ΔΣ調變器供運算該數值後輸出至該迴路濾波器與該除頻器，且該ΔΣ調變器可決定該參考頻率與該電壓控制頻率之間的比率。
在一較佳實施例中，該可降低量化雜訊之分數N頻率合成器，更包括：
一增益單元，供接收該數值並轉換為一第一數值與一第二數值，該第二數值係輸入該ΔΣ調變器之數值輸入端；
一加法單元，連接於該ΔΣ調變器與該增益單元，供對該第一數值與該第二數值進行加法運算並輸出一第一調變數值；
一除法單元，連接於該加法單元，供接收該第一調變數值進行除法運算並輸出一第二調變數值；
一積分單元，連接於該除法單元，供接收該第二調變數值進行積分運算並輸出一第三調變數值至該除頻器；以及
一數位類比轉換器，連接於該積分單元，供接收該第三調變數值進行轉換輸出至該迴路濾波器。
在一較佳實施例中，該增益單元之增益值為2的冪次方。
在一較佳實施例中，該除法單元之除數值為2的冪次方。
本發明改變量化雜訊導入迴路的進入點，將該ΔΣ調變器經運算該數值後輸出至該迴路濾波器以電流形式導入，因為是電流形式，使得量化步階大小（Quantization Step Size）得以被縮小，當步階大小降低後，量化雜訊的絕對能量將會等比例下降，因此迴路頻寬將可被適度的放寬．一旦迴路頻寬增加，將會對設計分數N頻率合成器產生許多優點，例如鎖定時間大幅減少，電壓控制震盪器規格可以放寬，節省電流消耗，可利用頻率合成器直接實現高傳輸率（1MHz）之直接調變發射器等等。
為達成上述目的及功效，本發明所採用之技術手段及構造，茲繪圖就本發明較佳實施例詳加說明其特徵與功能如下，俾利完全了解。
請參閱第三圖與第四圖所示，係為本發明較佳實施例之架構圖一與二，本發明一種可降低量化雜訊之分數N頻率合成器2，至少包括：一相位頻率偵測器21、一電荷幫浦22、一迴路濾波器23、一電壓控制震盪器24、一除頻器25以及一ΔΣ調變器26。
該相位頻率偵測器21供接收一具有一參考頻率（Fref）之參考訊號與一除頻訊號，且可根據該參考訊號與該除頻訊號之間的相位與頻率之差異輸出一相位差信號。
該電荷幫浦22連接於相位頻率偵測器21，供接收該相位差信號並根據該相位差信號產生一對應於該相位差信號之一輸出電流。
該迴路濾波器23連接於該電荷幫浦22，供接收該輸出電流並平緩（smooth）該輸出電流後，轉換並輸出一電壓控制信號。
該電壓控制震盪器24連接於該迴路濾波器23，供接收該電壓控制信號並根據該電壓控制信號產生一具有一電壓控制頻率（Fvco）之輸出信號。
該除頻器25連接於該電壓控制震盪器24與該相位頻率偵測器21，供接收該輸出信號進行除頻後以輸出該除頻訊號。
該ΔΣ調變器26包括一時脈輸入端、一數值輸入端以及一溢位輸出端，該時脈輸入端連接於該除頻器25供接收該除頻訊號，該數值輸入端供接收一數值n，該溢位輸出端連接於該迴路濾波器23與該除頻器25，該ΔΣ調變器26供運算該數值n後輸出至該迴路濾波器23與該除頻器25，且該ΔΣ調變器26可決定該參考頻率與該電壓控制頻率之間的比率。
如第四圖，該可降低量化雜訊之分數N頻率合成器2，更包括：一增益單元261、一加法單元262、一除法單元263、一積分單元264以及一數位類比轉換器265。
該增益單元261供接收該數值n並轉換為一第一數值與一第二數值，該第二數值係輸入該ΔΣ調變器26之數值輸入端；
該加法單元262連接於該ΔΣ調變器26與該增益單元261，供對該第一數值與該第二數值進行加法運算並輸出一第一調變數值；
該除法單元263連接於該加法單元262，供接收該第一調變數值進行除法運算並輸出一第二調變數值；
該積分單元264連接於該除法單元263，供接收該第二調變數值進行積分運算並輸出一第三調變數值至該除頻器25；以及
該數位類比轉換器265連接於該積分單元264，供接收該第三調變數值進行轉換輸出至該迴路濾波器23。
於本實施例中，該增益單元261之增益值為2的冪次方。
於本實施例中，該除法單元263之除數值為2的冪次方。
藉由前述結構組成，茲說明本發明之使用作動情形如下：
如第三圖，由於本發明改變量化雜訊導入迴路的進入點，由原本的僅輸出至除頻器25，將該ΔΣ調變器26經運算該數值n後輸出至該迴路濾波器23以電流形式導入，由第三圖可看出，該ΔΣ調變器26經運算該數值n後輸出與該電荷幫浦22之輸出電流進行相加，而成為電流形式，也因為是電流形式，使得量化步階大小（Quantization Step Size）得以被縮小，當步階大小降低後，量化雜訊的絕對能量將會等比例下降，因此迴路頻寬將可被適度的放寬．一旦迴路頻寬增加，將會對設計分數N頻率合成器2產生許多優點，例如鎖定時間大幅減少，電壓控制震盪器規格可以放寬，節省電流消耗，可利用頻率合成器直接實現高傳輸率（1MHz）之直接調變發射器等等。
如第四圖，當該數值n輸入時，將該數值n之小數部分除數，先經過增益單元261放大AΔ倍後，於本實施例中，AΔ為2的冪次方，並轉換為一第一數值與一第二數值，於本實施例中，該第一數值為小數點放大之後，新數字的整數部分，而該第二數值則為小數部分，且輸入該ΔΣ調變器26之數值輸入端。
接著，該加法單元262對該第一數值與該第二數值進行加法運算並輸出一第一調變數值，該除法單元263接收該第一調變數值進行除法運算，具體而言，係除以AΔ倍，於本實施例中，AΔ為2的冪次方，並輸出一第二調變數值，等效上可達成讓調變量的步階大小縮小AΔ倍．接著由於量化雜訊的輸入部分將改由電流形式輸入，在迴路中必須將除數（頻率量）轉換成相位量，因此必須再經過一積分單元264才會在迴路中呈現相同之頻率響應，而（overflow）溢位的部分，將由除法器除數加1來呈現，以保持相位變化的連續性。
輸出部分，係分別輸出至該除頻器25，以及透過該數位類比轉換器265（Digital Analog Converter，DAC）輸出至該迴路濾波器23。
請參閱第五圖所示，係為本發明較佳實施例之實施示意圖，為使用調變電流技巧之模擬結果，利用縮小調變電流之步階大小為1/256（8bit DAC）後，量化雜訊能量將可被縮小256倍，換算成相位雜訊代表可降低48dB之多，使得在1MHz頻率偏移量時，由量化雜訊所造成之輸出端相位雜訊，將可到達-140dBc/Hz以下之水準，在傳統分數N頻率合成器2的實現上，且設計在迴路頻寬1MHz的條件下，幾乎是不可能達成之水準。
請參閱全部附圖所示，相較於習用技術，本發明具有以下優點：
本發明具鎖定時間大幅減少，電壓控制震盪器規格可以放寬，節省電流消耗，可利用頻率合成器直接實現高傳輸率（1MHz）之直接調變發射器等優勢。
透過上述之詳細說明，即可充分顯示本發明之目的及功效上均具有實施之進步性，極具產業之利用性價值，且為目前市面上前所未見之新發明，完全符合發明專利要件，爰依法提出申請。唯以上所述著僅為本發明之較佳實施例而已，當不能用以限定本發明所實施之範圍。即凡依本發明專利範圍所作之均等變化與修飾，皆應屬於本發明專利涵蓋之範圍內。
請參閱第三圖與第四圖所示，係為本發明較佳實施例之架構圖一與二，本發明一種可降低量化雜訊之分數N頻率合成器2，至少包括：一相位頻率偵測器21、一電荷幫浦22、一迴路濾波器23、一電壓控制震盪器24、一除頻器25以及一ΔΣ調變器26。
該相位頻率偵測器21供接收一具有一參考頻率（Fref）之參考訊號與一除頻訊號，且可根據該參考訊號與該除頻訊號之間的相位與頻率之差異輸出一相位差信號。
該電荷幫浦22連接於相位頻率偵測器21，供接收該相位差信號並根據該相位差信號產生一對應於該相位差信號之一輸出電流。
該迴路濾波器23連接於該電荷幫浦22，供接收該輸出電流並平緩（smooth）該輸出電流後，轉換並輸出一電壓控制信號。
該電壓控制震盪器24連接於該迴路濾波器23，供接收該電壓控制信號並根據該電壓控制信號產生一具有一電壓控制頻率（Fvco）之輸出信號。
該除頻器25連接於該電壓控制震盪器24與該相位頻率偵測器21，供接收該輸出信號進行除頻後以輸出該除頻訊號。
該ΔΣ調變器26包括一時脈輸入端、一數值輸入端以及一溢位輸出端，該時脈輸入端連接於該除頻器25供接收該除頻訊號，該數值輸入端供接收一數值n，該溢位輸出端連接於該迴路濾波器23與該除頻器25，該ΔΣ調變器26供運算該數值n後輸出至該迴路濾波器23與該除頻器25，且該ΔΣ調變器26可決定該參考頻率與該電壓控制頻率之間的比率。
如第四圖，該可降低量化雜訊之分數N頻率合成器2，更包括：一增益單元261、一加法單元262、一除法單元263、一積分單元264以及一數位類比轉換器265。
該增益單元261供接收該數值n並轉換為一第一數值與一第二數值，該第二數值係輸入該ΔΣ調變器26之數值輸入端；
該加法單元262連接於該ΔΣ調變器26與該增益單元261，供對該第一數值與該第二數值進行加法運算並輸出一第一調變數值；
該除法單元263連接於該加法單元262，供接收該第一調變數值進行除法運算並輸出一第二調變數值；
該積分單元264連接於該除法單元263，供接收該第二調變數值進行積分運算並輸出一第三調變數值至該除頻器25；以及
該數位類比轉換器265連接於該積分單元264，供接收該第三調變數值進行轉換輸出至該迴路濾波器23。
於本實施例中，該增益單元261之增益值為2的冪次方。
於本實施例中，該除法單元263之除數值為2的冪次方。
藉由前述結構組成，茲說明本發明之使用作動情形如下：
如第三圖，由於本發明改變量化雜訊導入迴路的進入點，由原本的僅輸出至除頻器25，將該ΔΣ調變器26經運算該數值n後輸出至該迴路濾波器23以電流形式導入，由第三圖可看出，該ΔΣ調變器26經運算該數值n後輸出與該電荷幫浦22之輸出電流進行相加，而成為電流形式，也因為是電流形式，使得量化步階大小（Quantization Step Size）得以被縮小，當步階大小降低後，量化雜訊的絕對能量將會等比例下降，因此迴路頻寬將可被適度的放寬．一旦迴路頻寬增加，將會對設計分數N頻率合成器2產生許多優點，例如鎖定時間大幅減少，電壓控制震盪器規格可以放寬，節省電流消耗，可利用頻率合成器直接實現高傳輸率（1MHz）之直接調變發射器等等。
如第四圖，當該數值n輸入時，將該數值n之小數部分除數，先經過增益單元261放大AΔ倍後，於本實施例中，AΔ為2的冪次方，並轉換為一第一數值與一第二數值，於本實施例中，該第一數值為小數點放大之後，新數字的整數部分，而該第二數值則為小數部分，且輸入該ΔΣ調變器26之數值輸入端。
接著，該加法單元262對該第一數值與該第二數值進行加法運算並輸出一第一調變數值，該除法單元263接收該第一調變數值進行除法運算，具體而言，係除以AΔ倍，於本實施例中，AΔ為2的冪次方，並輸出一第二調變數值，等效上可達成讓調變量的步階大小縮小AΔ倍．接著由於量化雜訊的輸入部分將改由電流形式輸入，在迴路中必須將除數（頻率量）轉換成相位量，因此必須再經過一積分單元264才會在迴路中呈現相同之頻率響應，而（overflow）溢位的部分，將由除法器除數加1來呈現，以保持相位變化的連續性。
輸出部分，係分別輸出至該除頻器25，以及透過該數位類比轉換器265（Digital Analog Converter，DAC）輸出至該迴路濾波器23。
請參閱第五圖所示，係為本發明較佳實施例之實施示意圖，為使用調變電流技巧之模擬結果，利用縮小調變電流之步階大小為1/256（8bit DAC）後，量化雜訊能量將可被縮小256倍，換算成相位雜訊代表可降低48dB之多，使得在1MHz頻率偏移量時，由量化雜訊所造成之輸出端相位雜訊，將可到達-140dBc/Hz以下之水準，在傳統分數N頻率合成器2的實現上，且設計在迴路頻寬1MHz的條件下，幾乎是不可能達成之水準。
請參閱全部附圖所示，相較於習用技術，本發明具有以下優點：
本發明具鎖定時間大幅減少，電壓控制震盪器規格可以放寬，節省電流消耗，可利用頻率合成器直接實現高傳輸率（1MHz）之直接調變發射器等優勢。
透過上述之詳細說明，即可充分顯示本發明之目的及功效上均具有實施之進步性，極具產業之利用性價值，且為目前市面上前所未見之新發明，完全符合發明專利要件，爰依法提出申請。唯以上所述著僅為本發明之較佳實施例而已，當不能用以限定本發明所實施之範圍。即凡依本發明專利範圍所作之均等變化與修飾，皆應屬於本發明專利涵蓋之範圍內。
1．．．分數N頻率合成器
11．．．相位頻率偵測器
12．．．電荷幫浦
13．．．迴路濾波器
14．．．電壓控制震盪器
15．．．除頻器
16．．．△Σ調變器
2．．．分數N頻率合成器
21．．．相位頻率偵測器
22．．．電荷幫浦
23．．．迴路濾波器
24．．．電壓控制震盪器
25．．．除頻器
26．．．△Σ調變器
261．．．增益單元
262．．．加法單元
263．．．除法單元
264．．．積分單元
265．．．數位類比轉換器
n．．．數值
第一圖 係為傳統分數N頻率合成器之架構圖。
第二圖 係為傳統分數N頻率合成器之量化雜訊波形圖。
第三圖 係為本發明較佳實施例之架構圖一。
第四圖 係為本發明較佳實施例之架構圖二。
第五圖 係為本發明較佳實施例之實施示意圖。
第二圖 係為傳統分數N頻率合成器之量化雜訊波形圖。
第三圖 係為本發明較佳實施例之架構圖一。
第四圖 係為本發明較佳實施例之架構圖二。
第五圖 係為本發明較佳實施例之實施示意圖。
2．．．分數N頻率合成器
21．．．相位頻率偵測器
22．．．電荷幫浦
23．．．迴路濾波器
24．．．電壓控制震盪器
25．．．除頻器
26．．．△Σ調變器
Claims (4)
- 一種可降低量化雜訊之分數N頻率合成器，至少包括：
一相位頻率偵測器，供接收一具有一參考頻率之參考訊號與一除頻訊號，且可根據該參考訊號與該除頻訊號之間的相位與頻率之差異輸出一相位差信號；
一電荷幫浦，連接於相位頻率偵測器，供接收該相位差信號並根據該相位差信號產生一對應於該相位差信號之一輸出電流；
一迴路濾波器，連接於該電荷幫浦，供接收該輸出電流並平緩該輸出電流後，轉換並輸出一電壓控制信號；
一電壓控制震盪器，連接於該迴路濾波器，供接收該電壓控制信號並根據該電壓控制信號產生一具有一電壓控制頻率之輸出信號；
一除頻器，連接於該電壓控制震盪器與該相位頻率偵測器，供接收該輸出信號進行除頻後以輸出該除頻訊號；以及
一ΔΣ調變器，包括一時脈輸入端、一數值輸入端以及一溢位輸出端，該時脈輸入端連接於該除頻器供接收該除頻訊號，該數值輸入端供接收一數值，該溢位輸出端連接於該迴路濾波器與該除頻器，該ΔΣ調變器供運算該數值後輸出至該迴路濾波器與該除頻器，且該ΔΣ調變器可決定該參考頻率與該電壓控制頻率之間的比率。 - 如申請專利範圍第1項所述之可降低量化雜訊之分數N頻率合成器，更包括：
一增益單元，供接收該數值並轉換為一第一數值與一第二數值，該第二數值係輸入該ΔΣ調變器之數值輸入端；
一加法單元，連接於該ΔΣ調變器與該增益單元，供對該第一數值與該第二數值進行加法運算並輸出一第一調變數值；
一除法單元，連接於該加法單元，供接收該第一調變數值進行除法運算並輸出一第二調變數值；
一積分單元，連接於該除法單元，供接收該第二調變數值進行積分運算並輸出一第三調變數值至該除頻器；以及
一數位類比轉換器，連接於該積分單元，供接收該第三調變數值進行轉換輸出至該迴路濾波器。 - 如申請專利範圍第2項所述之可降低量化雜訊之分數N頻率合成器，其中該增益單元之增益值為2的冪次方。
- 如申請專利範圍第2項所述之可降低量化雜訊之分數N頻率合成器，其中該除法單元之除數值為2的冪次方。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| TW101150707A TW201427285A (zh) | 2012-12-27 | 2012-12-27 | 可降低量化雜訊之分數n頻率合成器 |
| US14/025,596 US20140184274A1 (en) | 2012-12-27 | 2013-09-12 | Fractional-n frequency synthesizer with low quantization noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101150707A TW201427285A (zh) | 2012-12-27 | 2012-12-27 | 可降低量化雜訊之分數n頻率合成器 |
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Family Applications (1)
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| TW101150707A TW201427285A (zh) | 2012-12-27 | 2012-12-27 | 可降低量化雜訊之分數n頻率合成器 |
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| Country | Link |
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| TW (1) | TW201427285A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2012
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-
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- 2013-09-12 US US14/025,596 patent/US20140184274A1/en not_active Abandoned
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|---|---|
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