JP2009284515A - 位相同期ループ回路 - Google Patents

Abstract

【課題】ループ利得の変動を抑圧できるループ利得検出回路を備えたＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路内の電圧発振器１で駆動されるカウンタ６と、その出力を周期的に積算するアキュームレータ（ＡＣＬ）と、ＡＣＬのカウント値とレジスタ９に予め設定された設計値とを比較する比較演算回路部８を設け、ＡＣＬのカウント値がループ利得と反比例することを応用してＰＬＬ回路のループ利得を検出する。検出結果に基づいてチャージポンプ電流等でループ利得の補正を行ってループ利得を校正する。これにより、ＰＬＬ回路は、ＰＬＬを構成する各素子の特性のばらつきに影響しない安定したループ特性を保つことができる。
【選択図】図１

Description

本発明は、位相同期（ＰＬＬ）回路のループ特性検出回路に係り、特に位相同期ループの回路のループ利得検出方法及びその検出方法に基づいたループ利得検出回路を備えたＰＬＬ回路を内蔵する送受信回路に関する。

無線送信機では送信に用いられる周波数が決められており、隣接する周波数帯を用いる機器に悪影響を与えないために一定の周波数精度を持つことが要求される。特に携帯・自動車電話においては、多くの端末での利用を可能にするために、厳しい周波数精度を持つことが要求される。この周波数精度は、高周波発振器の持つ精度を超えるものであるため、一般的には水晶発振器のような高い周波数精度を持つ素子を参照信号として、位相同期ループ（ＰＬＬ）回路を構成し、高周波発振器の周波数精度を向上している。ＰＬＬを用いた送信回路の構成は、非特許文献１の図３〜図５に示されるように種々の方法があるが、同文献の図５に示される構成はシグマデルタ方式と呼ばれ（「デルタシグマ方式とも呼ばれるが本明細書中ではシグマデルタ方式を用いる）、高集積化や低消費電力に向いた構成方法である。

同文献の図５の構成ではＶＣＯと記載されたブロックは電圧制御発振器であり、この周波数を制御するために、基準信号（ｆＲＥＦ）との位相差を位相比較器（ＰＤ）で検出し、ループフィルタ（ＬＦ）を介してＶＣＯの制御端子を駆動する。また、同文献では図示されていないが、ＰＤ出力信号を電流値に変換するためにチャージポンプ回路をＬＦの直前に入れることもある。

位相比較器では２つの入力を比較するため、両者の周波数が一致している必要があるが、基準信号に用いる水晶発振器の周波数（例えば１３ＭＨｚ）は携帯・自動車電話で用いる周波数（例えば９００ＭＨｚ近辺）に比べて小さいため、ＶＣＯの出力を分周して両者を一致させる。例えば、基準信号が１３ＭＨｚでは、分周比が７０の時、ＶＣＯは９１０ＭＨｚで発振し、基準周波数と同じ周波数精度が得られる。

携帯・自動車電話では、多くの端末が同時に電波を利用するため、個々の端末は使用周波数を変えたり、時分割を行ったりしてお互いの干渉が無いように制御されている。例えばＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）規格の携帯電話では、２００ｋＨｚ間隔でチャネルを設定して利用している。これによりＶＣＯの発振周波数を２００ｋＨｚ刻みで設定することが必要になるが、分周比は整数であるため、ＶＣＯの周波数は基準周波数の整数倍の値しか取れず、細かな周波数設定ができない。このため、分周比を時間的に細かく変化させ、擬似的に中間の周波数を作り出す必要がある。例えば、分周比を６９、７０、６９、７０と変化させれば、基準周波数の６９．５倍の周波数でＶＣＯを発振させることができる。この分周比を変化させる処理は、シグマデルタ変調と呼ばれる（またはデルタシグマ変調とも呼ばれる）。なお本明細書では、ΣΔ（シグマデルタ）と表記する。

分周比にΣΔ変調を用いることにより、周波数を細かく制御可能であるため、チャネル周波数の設定だけでなく、送信データを変調することによる微小な周波数変化をも実現することができる。このことにより非特許文献１の図５の構成は単なる発振器ではなく、変調器としての全ての機能を持つことができる。

２００３年５月発行、アイ、イー,イー、イー、固体回路論文誌、第３８巻、第５号の７８２ページから７９２ページ記載の、イー．ヘガジとエー．エー．アビディによる、"９００ＭＨｚ帯ＧＳＭ用 ０．３５um CMOS適用 １７ｍＷ 送信機、シンセサイザ"Ｅ． Ｈｅｇａｚｉ， Ａ． Ａ． Ａｂｉｄｉ， " Ａ １７−ｍＷ Ｔｒａｎｓｍｉｔｔｅｒ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ｆｏｒ ９００−ＭＨｚ ＧＳＭ Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ ｉｎ ０．３５−ｕｍ ＣＭＯＳ，" ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏl. 38, No.5 pp.782-792 May 2003.

上記従来技術はＰＬＬ回路を変調機能を含む送信機に適用しているが、ＰＬＬを構成する各素子の精度によって、送信機の変調精度が決定されることになる。携帯・自動車電話では、高い周波数精度以外に、高い変調精度をも要求される。上記従来技術では、例えば本発明の実施例において説明する図１３に示すように、素子値をスイッチで変化させる手段を有しているが、ＰＬＬ特性を検出する機能を有しておらず、外部よりＰＬＬ特性を測定し、逐次調整する必要があった。この方式では、工数がかかる事と、装置を出荷後に生じる温度や経年による変化については対策できなかった。

そこで、本発明の目的は、ＰＬＬ特性を簡易且つ高精度に測定できるループ検出回路を備えたＰＬＬ回路を提供することである。また、このＰＬＬ特性の測定結果に基づいて校正することにより安定したループ特性を有するＰＬＬ回路を提供することである。

さらに、ループ特性検出回路を有するＰＬＬ回路を内蔵した送信回路を提供することも目的の一つである。

本発明の代表的手段の一例を示せば次の通りである。
本発明に係る位相同期ループ回路は、第１の電圧制御発振器と、前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを有し、前記第１のループフィルタの出力が前記第１の電圧制御発振器の周波数制御端子に接続されて成る位相同期ループ回路であって、
前記第１の電圧制御発振器の出力が入力される第１のカウンタ回路と、
前記第１のカウンタ回路の出力が接続される第１のアキュームレータ回路とをさらに具備し、前記位相ループ回路のループ特性を、前記第１のアキュームレータ回路で積分された前記第１のカウンタ出力の積分結果に基づいて検出する第１のループ特性検出回路を具備して成ることを特徴とする。

本発明では簡易な回路を用いて素子のばらつきを測定し、それを補正する操作を行うものである。各素子の特性のばらつきは、ＰＬＬのループ利得に影響し、ループ利得のばらつきが変調精度の劣化になる。しかし、各素子のばらつきの積算がループ利得のばらつきとなるため、それぞれの素子の特性を個別に測定を行う必要は無く、積算されたばらつきを測定する。すなわち、カウンタとアキュームレータを用いてループ利得を測定し、チャージポンプ電流等でループ利得の補正を行うことによって、高精度なループ特性を実現する。

ループ利得検出回路を設けることにより、ＰＬＬ回路のループ利得の測定結果によりチャージポンプ電流を可変できるため、素子の特性ばらつきや、温度や経年変化を打ち消してループ利得を一定に保ち、変調精度を高めることができる。また、本発明のループ利得検出回路は、全てディジタル回路で構成することができ、高集積化・低消費電力化を図ることができる。

本発明第１の実施例を示す図。 図１に示したカウンタ回路とアキュームレータ回路の動作を示す図。 ループ利得の異なる場合のカウンタ出力偏差を示す図。 本発明第２の実施例を示す図。 本発明第２の実施例の動作シーケンスを示す図。 本発明第２の実施例の動作タイミングを示す図。 本発明第２の実施例で用いるカウンタとアキュームレータ構成図。 本発明第３の実施例を示す図。 本発明第４の実施例の動作シーケンスを示す図。 本発明第４の実施例の動作タイミングを示す図。 本発明第４の実施例のシミュレーション結果を示す図。 本発明第４の実施例のシミュレーション結果を示す図。 本発明第５の実施例である抵抗値変動を校正する回路。 本発明第５の実施例の信号タイミング図。 本発明第６の実施例を示す図。

本発明に係る実施の形態について、添付図面を参照しながら以下詳細に説明する。

本発明の第１の実施例を図１及び図２を用いて説明する。本実施例は、ＰＬＬ回路にステップ入力を加え、その応答をカウンタ（ＣＴ）６とアキュームレータ（ＡＣＬ）７を用いて積分し、ＰＬＬ回路のループ利得を検出する回路である。ＰＬＬ回路は電圧制御発振器（ＶＣＯ）１、可変分周器（ＤＩＶ）２、位相比較器（ＰＤ）３、チャージポンプ回路（ＣＰ）４、ループフィルタ（ＬＦ）５より構成される。ＰＬＬ回路は、以下に示すような動作を行う。

ＶＣＯ１の出力を可変分周器２（以下、単に「分周器」と呼ぶ）で分周した後、分周結果を位相比較器３において基準クロック（ＲＥＦＣＬＫ）と比較する。位相誤差により決定されたパルス幅の電流をチャージポンプ回路４より出力し、ループフィルタ５で積分した後、ＶＣＯの周波数制御端子に帰還する。ＰＬＬ回路は、位相比較器３での誤差が最小になる状態に収束する。

本実施例では、図２（ａ）に示すように、ＰＬＬ回路の分周数Ｎを先ず初期分周数Ｎに対応する初期周波数ｆ１に収束させる。その後、分周数をＮ＋ｎに変化させ、ＰＬＬ回路が分周数Ｎ＋ｎに対応する周波数ｆ２に遷移する過程１１でＶＣＯの発振信号をカウンタ（ＣＴ）６でカウントし、そのカウント結果をアキュームレータ７にて、基準クロックの周期で積算する。定められた回数積算した後、予め算出してデータレジスタ（ＲＥＧ）９に記録しておいた設計値に対応する積算値の計算データ（Ｄｃａｌｃ）と、比較演算回路部（ＣＭＰ）８で比較する事により、ループ特性の変化を検出する。

なお、図２は横軸に時間ｔをとり、Ｔ１は初期収束期間、Ｔ２はカウント期間を示し、縦軸は、（ａ）では分周器２の分周数Ｎを、（ｂ）では周波数ｆを、（ｃ）ではカウンタ出力ＣＴｏｕｔを、（ｅ）ではアキュームレータ出力ＡＣＬｏｕｔをそれぞれ示す。また、図２（ｄ）は、基準クロックを基にしたアキュームレータのトリガ信号を示している。

実施例の詳細を説明するのに先立ち、以下説明を明確にするため、先ずＰＬＬ回路の伝達関数について説明する。ＶＣＯの位相をθ、分周器の分周数をＮ、チャージポンプ駆動電流をＩｃｐ、ループフィルタの伝達関数をＦ（ｓ）、ＶＣＯの発振周波数の電圧制御感度をＫｖ、基準クロックの位相をθ_０とした場合、基準クロックの位相θ_０を入力、ＶＣＯの位相を出力とした場合の伝達関数は、良く知られているように次の式（１）で与えられる。

本実施例では、ＰＬＬ回路に対して分周比を変化させてステップ信号を入力する。このため分周比に対する伝達関数を導出する。ＶＣＯの発振周波数をｆ_ＶＣＯ、ステップ変化を与える前の分周比をＮとし、この場合の分周器の出力信号周波数をｆ_Ｄｎｏｍとし、基準クロックの周波数をｆ_０とすると、次の式（２）に示す関係が成立する。

分周数に時間変化ｎ（ｔ）が与えられた場合の分周器出力の周波数ｆ_ｄｉｖは、次の式（３）で与えられる。

分周器出力での周波数変化をΔｆ_ｄｉｖとすると、次の式（４）となる。

分周器出力での位相変化Δθ_ｄｉｖは、周波数変化であるΔｆ_ｄｉｖを積分する事で求められる。積分はｓドメインでは１／ｓをかけることで表せるため、次の式（５）で与えられる。

分周数の変化に対する伝達関数は、式（１）と式（５）の最終項の積で与えられ、次の式（６）となる。

以上のことから、分周数に対する伝達関数は導出可能であり、基準クロックの位相に対する伝達関数に対して１次高くなるが、式（６）に示されるような線形応答として考えられる。以後はＶＣＯの周波数に着目するので分周数Ｎに対応する周波数をＦとし、ｎに応じて変化する周波数差分をｆとして式（６）を分周数に対する発振周波数の差分ｆの応答を示す伝達関数を求めると、次の式（７）となる。

ループフィルタでよく用いられるラグリードフィルタは、容量Ｃ_１とそれに並列に接続されるＣ_２、抵抗Ｒの直列接続により構成される。ラグリードフィルタの伝達関数Ｈ（ｓ）は、次の式（８）で与えられる。式（８）を式（７）に代入するとこの場合、伝達関数の次数は３次となる。

ここで更に、開ループ伝達関数Ｇ（ｓ）を求めると、次の式（９）となる。

ここで、Ｃ_１ｒ、Ｃ_２ｒは容量値の比を表しており、Ｃ_１＝Ｃ_０Ｃ_１ｒ、Ｃ_２＝Ｃ_０Ｃ_２ｒが成立する。集積回路で実現した場合は容量値の比は一定に保たれ、絶対値Ｃ_０が比を保存したまま変化する。式（９）で重要なことは、容量比が一定に保たれれば、ＶＣＯの発振周波数の電圧制御感度Ｋｖ、チャージポンプ駆動電流Ｉｃｐ、容量絶対値Ｃ_０、分周数Ｎはすべて互いに従属関係にあり、例えばこれらすべての変動は開ループ伝達関数の利得に影響を与える。このため、これらの項目が変化した場合、例えばチャージポンプ駆動電流Ｉｃｐを最適化すれば、これらの項目の変化に対して伝達関数を不変に保つ事が出来る。ループフィルタの抵抗Ｒについては利得には影響を与えず、ループフィルタの極とゼロ点の値に影響を与える。このように他のパラメータと独立しており、伝達関数を一定に保つには個別の調整が必要となる。

以上の準備を踏まえ、本実施例の詳細を説明する。本実施例では、ＰＬＬ回路が収束した後、分周器２の分周数をＮからＮ＋ｎに変化させ、その応答を観測する。動作を図１および図２を用いて説明する。分周数の変化１１については、図２（ａ）に示すように、先ず分周器の分周数をＮに設定し、初期収束期間Ｔ１の間にＰＬＬ回路を収束させる。その後、分周設定切り替え回路（ＳＷ）１０により分周数をＮ＋ｎに変化させる。ＶＣＯ１の周波数変化１２を観測すると、図２（ｂ）に示すようにループ利得が大きい場合の応答１２（Ｌ）は、ループ利得が小さい場合の応答１２（Ｓ）に比べ、立上りは早く追随する。ここでは模式的に平明な波形を書いているが、実際にはＰＬＬ回路の分周数を入力とし、周波数を出力とする伝達関数の次数は３次であり、周波数の応答波形にはオーバーシュート、アンダーシュートが発生するため複雑な波形となる。

分周数を切り替えた直後より一定期間Ｔ２の間、ＶＣＯの発振信号をカウントすると図２（ｃ）に示すように、カウント値１４はループ利得の大きい場合のカウント値１４（Ｌ）でも小さな場合のカウント値１４（Ｓ）でもほぼ一定の傾きで増加し、カウント値の値にはほとんど差が発生しない。これは、例えば携帯電話システムの代表的なＧＳＭ９００規格の送信周波帯が８８０ＭＨｚ〜９１５ＭＨｚであるのに対して、２〜３ＭＨｚ程度の周波数差を与えるステップ変化を加えても、応答差は近接しており差が開かないためである。カウンタ６のカウント結果を実際に基準クロック毎に観測すると、オーバーシュート、アンダーシュートの影響で、両者の応答はある時点では逆転する場合すらあった。

そこで基準クロック毎にカウント結果を記録し、開ループ利得を設計値に設定した理想的な応答と比較すると、図３（ａ）に模式的に示すように、開ループ利得が設計より低い場合は、カウント結果２２が１小さくなる頻度が多く、開ループ利得が設計より高い場合は、カウント結果２１が１大きくなる頻度が多くなることが分かった。

この頻度を検出するためにアキュームレータ（ＡＣＬ）７を、図２（ｄ）に示すように、基準クロックを基にカウント期間Ｔ２中のトリガ信号１６を発生させ、カウント結果を積算した。この場合の積算値１８は、図２（ｅ）に示すようにループ利得が大きい場合１８（Ｌ）と小さい場合１８（Ｓ）では、明らかにカウント数に差が生じた。ループフィルタ５の設計値に対するアキュームレータ７の各アキュームレート回数毎の出力計算値を予め準備し、カウント数の設計値からの偏差σＣＴを図３（ａ）に示し、カウント数の積算結果と設計値からの偏差ΣＣＴを図３（ｂ）に示した。図３（ｂ）に示すようにうに、明確な差を検出できる。このようにカウンタ６でのカウント結果をアキュームレータで積分する事で、ループ特性の変化を検出できる。

先にも述べたがアキュームレータ７の結果は、設計値で動作するＰＬＬ回路からの応答を予め算出してレジスタ９に記録しておいた積算値データＤｃａｌｃと値を比較し、その差に応じて、例えばチャージポンプ回路４の電流を切り替える事で、ループ利得の変動を校正する事ができる。

すなわち、カウンタ６、アキュームレータ７、比較演算回路部８およびデータレジスタ９によりループ利得検出回路回路を構成することで、本実施例では、ループ利得の変動を検出し、簡単に校正する事ができる。なお、本実施例では現在制御が最も容易なチャージポンプの駆動電流量を制御する場合を示したが、ＶＣＯの発振周波数の電圧制御感度Ｋｖ、或いは容量値を変化させて、校正しても良い。また、ここでは初期周波数ｆ１と分周数Ｎ＋ｎに変化させたときの対応する周波数ｆ２との関係を、ｆ１＜ｆ２として説明したが、これらの大小関係は逆転させても良く、大小関係は本実施例の本質ではない。

本発明の第２の実施例を図４〜図７を用いて説明する。本実施例は、第１の実施例をシグマデルタ（ΣΔ）送信回路に適用した場合である。図４に示したΣΔ送信回路６５は、第１の実施例のＰＬＬ回路に対して、周波数（分周数）を設定するだけなく、例えばＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調信号を周波数設定項に重畳して、ＶＣＯ１を目的の中心周波数で発振させると伴に変調を加え、ＶＣＯの出力から直接ＲＦ変調信号を取り出すことができる。

図４において、２進数１ビットで表される送信原信号ｓｇは、差動符号化器３３にて符号付き２ビットのデータに変換され、この符号付きデータ列をガウシアンフィルタ（ＧＡＵＳ＿Ｆ）３２で帯域制限を加えることで、ＧＭＳＫ信号を造る。このＧＭＳＫ信号を基準クロックのデータレート、例えば２６ＭＨｚになるように補間回路３１で補間をかけ、アプリケーションのチャネル間隔、例えば欧州携帯電話ＧＳＭの場合は２００ｋＨｚ間隔の設定精度を持つ周波数レジスタ（ｆＲＥＧ）２９の設定値と足し合わされて、ΣΔ変調器３０に加えられる。ΣΔ変調器は高い精度の周波数設定値（チャネル間隔周波数設定と、ＧＭＳＫ変調信号）を、基準クロックと同じ周期を持ち、基準クロックの整数倍の周波数間隔を最低精度とする荒い精度のデータ列に変換する機能を持つ。

このΣΔ変調器出力と基準クロックの整数倍の精度を持つ周波数設定レジスタ（ｆＲＥＧ）２８の設定値を加算器３４で足し合わせ、上位５ビットＵｂを分周器（ＤＩＶ）２内の５ビット同期カウンタ（５ｂＳＹＮＣ＿ＣＴ）２７の設定値として、基準クロックの周期で更新し、下位２ビットＬｂを分周器２内の４／５分周器の分周数設定端子を駆動する２ビット同期カウンタ（２ｂＳＹＮＣ＿ＣＴ）２６の設定値として、基準クロックの周期で更新する。これにより分周器２全体の平均的な分周数を高い精度で設定できる。

他のＰＬＬの構成要素である、ＶＣＯ１、位相比較器３、チャージポンプ４、ループフィルタ５や、カウンタ６、アキュームレータ７、比較演算回路部８、レジスタ９等はすべて第１の実施例と同じである。このようなシステム構成によりＰＬＬ回路に論理回路を加えただけで、ＶＣＯに直接ＧＭＳＫ信号を変調する事が可能になり、小型で低電力が期待できる送信回路を実現できる。このΣΔ送信回路は、前述した式（７）で示されるＰＬＬ回路の周波数特性が変調信号に作用するため、実現に向けてはループ特性の安定化が必要不可欠となる。

このような構成のΣΔ送信回路におけるループ利得校正動作を、図５に示した動作シーケンス図及び図６に示した動作タイミング図を用いて説明する。なお、以下に説明する校正動作の間はＧＭＳＫ信号がΣΔ変調回路に入力されないよう、ＧＭＳＫ信号を止めておく。

先ず、目的の周波数（この場合は送信周波数ｆＴＸ）に近い、基準クロックＲＥＦＣＬＫの整数倍の周波数ｆｃのチャネルにＰＬＬ回路をロックさせる（処理Ａ１）。各チャネル周波数の多くは、基準クロックの整数倍ではないため、基準クロックの位相と、ＶＣＯ１の位相の関係は複数状態がありえる。この位相の違いによる誤差を取り除くため、先ず整数比の周波数でＰＬＬをロックさせ、初期位相をあわせる。次に初期周波数ｆ１に周波数を設定し、ＰＬＬ回路をロックさせる（処理Ａ２）。

収束した後、ステップ先の周波数ｆ２を設定する（処理Ａ３）。ＰＬＬを周波数ｆ２にロックさせつつカウンタ６とアキュームレータ７を動作させ、所定の時間後アキュームレータ出力、すなわち積算されたカウンタ値を読みこむ（処理Ａ４）。読み込んだ値ｘ１と、ループ特性その他設計値におけるアキュームレータカウント数の標準値ｘ０とを比較する（処理Ａ５）。

周波数ｆ１、ｆ２の差は通常一定に定めるが、例えば設定チャンネルごとに変化させる事もできる。この場合、同じループ利得の変動に対して、標準値との差は異なるため、予め計算で求めた周波数差依存性の係数ａ１と、設定した周波数差（ｆ２−ｆ１）の積より補正係数ａ２を求める（処理Ａ６）。本実施例では第１の実施例と同じく、周波数ｆ１、ｆ２の大小についてはどちらでも動作できる。但し補正係数には符号が影響を与えるため、大小関係から符号を定める（処理Ａ７）。

このようにして求めた係数ａ２を標準値との差分（ｘ１−ｘ０）と掛け合わせチャージポンプ電流Ｉｃｐの補正量の計算を行なう（処理Ａ８）。補正後のチャージポンプ電流Ｉｃｐを計算して電流値の設定に対応するスケーリングを行った後（処理Ａ９）、チャージポンプ電流の設定を行う（処理Ａ１０）。

以上でループ特性の校正が終了したため、目的の送信周波数ｆＴＸを設定し、ＰＬＬをロックさせる（処理Ａ１１）。その後、電力増幅器３７の電源を入れ（処理Ａ１２）、送信を開始する（処理Ａ１３）。

なお、図６は動作タイミングを示す図であり、図５の対応する動作説明で用いた処理の記号Ａ１〜Ａ１２も表示してある。

本実施例で用いる、カウンタ回路６、アキュームレータ回路７の構成の詳細について図７を用いて説明する。カウンタ回路は、ＶＣＯ信号ｆＶＣＯで駆動される８ビット同期カウンタ（８ｂＳＹＮＣ＿ＣＴ）５８と、カウンタ５８の出力で駆動される８ビット同期カウンタ（８ｂＳＹＮＣ＿ＣＴ）５９で構成される。カウント経過を基準クロックＲＥＦＣＬＫの周期でラッチ（ＬＡＴ）６０に取りこみ、インバータ６１で反転させたクロックでアキュームレータ（ＡＣＬ）に取りこむ。ラッチ６０の取り込みタイミングと、ＶＣＯのカウントタイミングの衝突を防止するため、ラッチ６０を駆動する前に、基準クロックをＶＣＯ信号でＤラッチ回路（Ｄ−ＬＡＴ）６３をたたくことで、タイミングを合わせた。カウント開始はリセット信号（ＲＳＴ）の解除によって開始されるが、これも同様に、Ｄラッチ回路６２を基準クロック、ＶＣＯ信号との衝突を防止するため、基準クロック、ＶＣＯ信号でたたきなおすことでタイミングを合わせている。

データ読出し信号（ＲＤ）は、例えば、ハイ（High）状態でラッチ回路９１をアクティブにし、アキュームレータ７の出力を比較演算回路部８に出力する。

本実施例によりループ帯域を校正し、ループ特性の変動が位相精度などの変調特性に与える影響を軽減したシグマデルタ送信回路が実現できる。

本発明の第３の実施例を、図８を用いて説明する。本実施例は、第２の実施例のΣΔ送信回路６５をトランシーバＩＣに内蔵した場合である。

まず、受信系の構成を説明する。アンテナ８７から受信した信号は、バンドパスフィルタ８６を介して低雑音増幅器７５で増幅を行う。バンドパスフィルタ８６は、帯域外妨害波レベルを低減し、低雑音増幅器７５を飽和させないために用いる。ミキサ７６とミキサ７７では直交復調を行い、信号をベースバンド信号までダウンコンバートする。

低周波可変増幅器・低域通過フィルタ（ＰＧＡ＆ＬＰＦ）列７８および７９では、信号の増幅と信号帯域外の雑音を抑圧する。このことで、アナログデジタル変換器（ＡＤＣ）８０とアナログデジタル変換器８１のビット精度を緩和することができる。８２は、デジタル信号を双方向でやり取りするためのデジタルインターフェイス回路であり、マルチプレクス変換を行う装置（ＭＰＸＣＯＮＶ）である。ΣΔ送信回路６５からの送信バイナリ信号８３と、外部からのデジタル信号とを双方向バス８５で外部とやり取りする。

直交復調では、ミキサ７６とミキサ７７は９０度位相が異なる信号を入力しなくてはならない。電圧制御発振器７３は、受信周波数の２倍或いは４倍で発振し、その出力を分周することで正確な９０度位相差を実現している。

電圧制御発振器７３の出力は、プリスケラ６９と３ビット同期カウンタ（３ｂＳＹＮＣ＿ＣＴ）６８と５ビット同期カウンタ６７により分周される。このとき、分周器（１／ｎｕｍ）７４の分周数制御はΣΔ変調器による制御を用いることで、フラクショナル分周を行うことが可能である。ΣΔ変調器については、ＧＳＭを代表とする送信と受信で時分割方式を用いる場合、送信系で使用しているものを流用することが可能である。

制御方法としては、３ビット同期カウンタ６８と５ビット同期カウンタ６７にプログラマブルカウンタを採用し、制御信号６６と３５により、カウント値を制御すればよい。基準クロック源８４は、２６ＭＨｚで発振する。４ＧＨｚ電圧制御発振器７３に、２６ＭＨｚの基準クロック８４を用いるので、分周数は約１５０前後である。このため、分周数制御には８ビットが必要で、プリスケラ６９を８／９分周とするために、３ビットカウンタが必要となる。基準クロック２６の出力信号と、５ビット同期カウンタ６７の出力信号は、位相比較器７０により位相比較される。位相比較器７０では位相差分だけの電圧波形を形成し、チャージポンプ７１では電圧波形の間だけ電流を流す。このチャージポンプ電流は、ループフィルタ７１の容量に充放電することで平均化され電圧に変換される。この電圧により電圧制御発信器７３を制御する。

このように実施例２の送信回路６５を活用し、特にΣΔ変調回路部を受信機の局部発振信号用シンセサイザーと共用することで小型のトランシーバＩＣ８８を実現できる。

図９に、第４の実施例における制御方法を示す。本実施例の構成は、第３の実施例において図４に示した構成と同じである。また、カウンタ動作の詳細は第３の実施例に示したものと同じである。

図９に示した動作シーケンス図に従って動作を説明する。本実施例では、カウンタによる測定を周波数を変えて２回行う。

まず１回目の測定を行うために、分周器２５における周波数設定を第１の周波数ｆ１に設定し、系が安定するための収束時間が経過した後、カウンタ６を動作させ、第１の測定を開始する（処理Ｂ１）。

規定の測定時間が経過した後、カウンタ６の動作を停止させ、カウンタの値ｘ１を読み出す（処理Ｂ２）。第１の測定開始時刻から規定の測定開始時間差Δｔが経過したときに、分周器２５による周波数設定を第２の周波数ｆ２に設定し、同時にカウンタ６を動作させて第２の測定を開始する（処理Ｂ３）。

第２の測定を開始してから、規定の測定時間が経過した後、カウンタの動作を停止させてカウンタの値ｘ２を読み出す（処理Ｂ４）。

本実施例では、第１の測定と第２の測定における測定時間は、同じ値としているが、異なる値を用いても良い。第２の測定が終了した後、設定周波数を目的のチャネルの周波数ｆＴＸになるように設定する。

図１０の動作タイミング図では、第２の周波数ｆ２が第１の周波数ｆ１よりも大きく示してあるが、逆に第１の周波数ｆ１の方を大きくして同様の測定を行っても良い。また、測定時のチャージポンプ電流Ｉｃｐは、目的とするチャージポンプ電流に近い値で行っても良いが、目的値より大きな電流値とすることによって、第１の測定と第２の測定の差がより顕著に現れるようにしても良い。

測定開始時間差Δｔは、第１の測定開始と第２の測定開始時刻におけるＶＣＯ１の位相が同じになるように選ぶことによって、測定精度を高めることができる。例えば、ＶＣＯの周波数が全てのチャネルにおいて２００ｋＨｚの整数倍であり、カウンタの動作クロックが２６ＭＨｚである場合、両者の比率は１３０であるため、２６ＭＨｚクロックの１３０周期、すなわち５マイクロ秒毎にＶＣＯの位相は同一になる。従って、測定開始時間差を５マイクロ秒の整数倍とすることによって、第１の測定と第２の測定におけるＶＣＯの初期位相は同一となる。

次に、図９における処理Ｂ５以降で行なうチャージポンプ電流Ｉｃｐの補正方法を説明する。まず、第１の測定におけるカウンタの値ｘ１と、第２の測定におけるカウンタの値ｘ２を読み出し、両者の差分（ｘ２−ｘ１）を計算する（処理Ｂ５）。その差分から基準値となる値ｘ０を減じ（処理Ｂ６）、さらにチャネル（ｃｈ）番号による補正を行う（処理Ｂ７）。

チャネル番号による補正は簡単な１次補正で充分であるが、２次、３次等の高次の補正を行っても良い。また、精度に対する要求が低い場合は、ｃｈ番号による補正を行わなくても良い。

この補正後の値に係数ａ１を乗じてチャージポンプ電流Ｉｃｐの補正値を計算するが、この係数ａ１は、第１の周波数ｆ１と第２の周波数ｆ２との差（ｆ２−ｆ１）に応じて決定する（処理Ｂ８）。また、周波数変化の方向によって係数ａ１の符号を決定する（処理Ｂ９）。係数ａ１とカウンタ差分値（ｘ２−ｘ１）からチャージポンプ電流の補正量を計算する（処理Ｂ１０）。ここで、係数は１つだけを用いた１次補正でもよく、複数の係数を用いた高次の補正を行っても良い。この計算によって求められた補正値を、測定に用いたチャージポンプ電流値に加えることによって、目的とするチャージポンプ電流Ｉｃｐを求めることができる（処理Ｂ１２）。

図１１及び図１２に、本実施例のシミュレーション結果を示す。図１１は、ループ利得Ｇ_ＬＰを変化させた時のカウンタ値である。横軸はループ利得の逆数１／Ｇ_ＬＰであり、縦軸は第１の測定におけるカウンタ値ｘ１と第２の測定におけるカウンタ値ｘ２の差Δｘを示している。図１１のグラフは、ほぼ直線であるため、１次による補正が可能である。図１２は１次による補正を行った結果である。横軸は補正前のループ利得の逆数１／Ｇ_ＬＰであり、縦軸は補正後のループ利得Ｇ_ＬＰ’である。補正によってループ利得がほぼ一定値になっており、本発明の有効性が確認できる。

本発明の第５の実施例におけるループフィルタの時定数調整回路のブロック構成図を図１３に示す。また、図１３の動作を説明するための動作波形の一例として、基準クロックＲＥＦＣＬＫ、分周出力１０４と１０５、１次ＲＣ積分フィルタ出力１１７、リミッタ増幅器出力１１８、および位相比較器出力１１９を図１４に示す。

まず図１３において、入力された基準クロックは２分周器（１／２ＤＩＶ）１０３によって分周される。２分周器１０３は、入力の立ち下がりエッジで分周動作する機能と、立上りエッジで分周動作する２つの機能を有する（図１４参照）。分周出力１０４は位相比較器（ＰＤ）１１０へ供給され、分周出力１０５はバッファ増幅器１０６へ供給される。

分周出力１０５は、バッファ増幅器１０６で負荷駆動能力を増加させた後、抵抗・スイッチアレー回路１１４と容量１１３とから構成される１次ＲＣ積分フィルタへと供給される。抵抗・スイッチアレー回路１１４は、集積化抵抗１０８とスイッチ１０７から構成されており、スイッチ１０７を適宜切り替えることによってそのインピーダンスを離散的に変化させる機能を有している。

上記１次ＲＣ積分フィルタでは、抵抗・スイッチアレー回路１１４のインピーダンスと、容量１１３の容量値によって定まる時定数に基づき、バッファ増幅器１０６の出力パルスから高調波成分を除去した上で、リミッタ増幅器１０９を駆動する。リミッタ増幅器１０９は、電源電圧と接地電位の中間電位をしきい値として、しきい値より低い入力に対しては接地電位、高い入力に対しては電源電位を出力する機能を有する。従って、リミッタ増幅器１０９の出力信号１１８は、分周出力１０４を基準とすると、その遅延量を抵抗・スイッチアレー回路１１４のインピーダンスに対応して変化させることができる。

次に、分周出力１０４とリミッタ増幅器１０９の出力信号１１８は、位相比較器１１０において位相比較動作が行われる。位相比較器１１０は、２つの入力信号のエッジ情報に基づき、位相の進みまたは遅れに応じた極性の信号１１９を出力する。２つの入力信号のエッジが完全に同期したときは位相比較器１１０の出力はゼロとなる。これに基づいて、最適値判別部１１１では、位相比較器１１０の出力をゼロとするように抵抗・スイッチアレー回路１１４のスイッチ１０７をセレクタ（ＳＥＬ）１１２により選択する。

例えば、抵抗・スイッチアレー回路１１４のインピーダンスがローインピーダンスからハイインピーダンスになるようにスイッチ１０７の切替信号を掃引させ、位相比較器１１０の出力が最もゼロに近いスイッチの状態を選択することで、最適値が判別される。この結果、集積回路プロセス上の抵抗・容量の製造ばらつき等に起因する１次ＲＣ積分フィルタの時定数の変動を補正することができる。

最後に、最適値判別部（ＤＥＴ）１１２の出力信号はセレクタ１１２を介してループフィルタ１１６に含まれる抵抗・スイッチアレー回路１１５へも供給される。集積回路プロセス上の抵抗間の相対偏差と容量間の相対偏差はそれぞれ数パーセント以内であり、高い精度を確保することができるため、１次ＲＣ積分フィルタの時定数補正と同時にループフィルタ１１６の時定数補正を連動させることが可能となる。実施例１から実施例４では、ループ利得を校正し、極、ゼロ点については校正していなかったが、本実施例のループフィルタの時定数調整回路を、実施例１〜４と併用する事で、ループ利得、極、ゼロ点すべてを校正できるようになる。

図１５に第６の実施例の構成を示す。第１の実施例では分周比を変化させて測定を行っているが、本実施例では、基準周波数を変化させることによって測定を行う。まず、切替器（ＳＷ）１２２を基準周波数ｆＲＥＦ１側に切り替え、図２に示す初期収束時間Ｔ１の間にＰＬＬを収束させた後、基準周波数をｆＲＥＦ２に切り替える。アキュームレータ７の値は、ループ利得によって図２に示した１８（Ｌ）または１８（Ｓ）のように変化する。

測定時間Ｔ２が経過したのち、アキュームレータ７の値を読み込み、あらかじめレジスタ９に設定された計算値データＤｃａｌｃとの比較を行い、その差に応じてチャージポンプ電流を切り替えることにより、ループ利得の校正を行うことができる。

本実施例は、第４の実施例と同じ計算方法にも適用できる。この時の計算方法は図９に準じる。処理Ｂ１で切り替え器１２２を第１の基準周波数ｆＲＥＦ１に設定し、処理Ｂ３で切り替え器１２２を第２の基準周波数ｆＲＥＦ２に切り替えることによって、２つの測定値を得ることができる。この２つの測定値に対して、Ｂ５〜Ｂ１１の処理を行うことによりチャージポンプ電流を得ることができる。このチャージポンプ電流を処理Ｂ１２と同様に設定することによって、ループ利得の校正を行うことができる。

以上、本発明の好適な実施例について説明したが、本発明はＰＬＬ回路に、カウンタ、アキュームレータを加えるだけで、高い精度でループ特性を検出する事ができる。特に、ループ特性の精度を要求するΣΔ送信回路のループ特性の校正を始め、広くＰＬＬ回路全般のループ利得の高精度校正を実現可能にする。

また、本発明は上記実施例に限定されるものではなく本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。

１，７３…電圧制御発振器（ＶＣＯ）、２…可変分周器（ＤＩＶ）、３，７０，１１０…位相比較器（ＰＤ）、４，７１…チャージポンプ（ＣＰ）、５，７２，１１６…ループフィルタ（ＬＦ）、６…カウンタ（ＣＴ）、７…アキュームレータ（ＡＣＬ）、８…比較演算回路部（ＣＭＰ）、９…データレジスタ（ＲＥＧ）、１０…分周設定切り替え回路（ＳＷ）、２５…４／５分周器（４／５ＤＩＶ）、２６…２ビット同期カウンタ（２ｂＳＹＮＣ＿ＣＴ）、２７…５ビット同期カウンタ（５ｂＳＹＮＣ＿ＣＴ）、２８，２９…周波数設定レジスタ（ｆＲＥＧ）、３０…シグマデルタ変調器、３１…補間回路、３２…ガウシアンフィルタ（ＧＡＵＳ＿Ｆ）、３３…差動符号化器、３４…加算器、３５…５ビット制御信号、３７…電力増幅器、基準クロック…ＲＥＦＣＬＫ、ＲＳＴ…リセット信号、５８，５９…８ビット同期カウンタ（８ｂＳＹＮＣ＿ＣＴ）、６０…ラッチ回路（ＬＡＴ）、６１…インバータ、６２，６３…Ｄラッチ回路（Ｄ−ＬＡＴ）、６６…３ビットデータ、６９…８／９分周器（プリスケラ）、７５…低雑音増幅器、７６，７７…ミキサ、７８，７９…低周波可変増幅器・低域通過フィルタ列（ＰＧＡ＆ＬＰＦ）、８０，８１…ＡＤ変換器（ＡＤＣ）、８２…マルチプレクス変換装置（ＭＰＸＣＯＮＶ）、８３…送信バイナリ信号、８４…基準クロック、８５…双方向バス、８６…帯域通過フィルタ、８７…アンテナ、９１…ラッチ回路、１０３…２分周器（１／２ＤＩＶ）、１０４，１０５分周出力、１０６…バッファ増幅器、１０７…スイッチ、１０８…集積化抵抗、１０９…リミッタ増幅器、１１１…最適値判別部（ＤＥＴ）、１１２…セレクタ（ＳＥＬ）、１１３…容量、１１４…抵抗・スイッチアレー回路、１１７…１次ＲＣ積分フィルタ出力、１１８…リミッタ増幅器出力、１１９…位相比較器出力、Ａ１〜Ａ１３，Ｂ１〜Ｂ１２…処理ステップ、ｃｈ…チャネル、ｆ１…第１測定周波数、ｆ２…第２測定周波数、ｆＴＸ…送信周波数、ｆｃ…周波数、ｆ_ＶＣＯ…発信周波数、ｆＲＥＦ，ｆＲＥＦ１，ｆＲＥＦ２１…基準周波数、Ｇ_ＬＰ…補正前のループ利得、Ｇ_ＬＰ’…補正後のループ利得、Ｉｃｐチャージポンプ電流、Ｌｂ…加算器出力の下位２ビット、ＲＤ…データ読出し信号、ｓｇ…送信原信号、Ｔ１…初期収束期間、Ｔ２…、カウント期間、Ｕｂ…加算器出力の上位５ビット。

Claims (9)

1. 第１の電圧制御発振器と、
   前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、
   前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、
   前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、
   前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを有し、
   前記第１のループフィルタの出力が前記第１の電圧制御発振器の周波数制御端子に接続されて成る位相同期ループ回路であって、
   前記第１の電圧制御発振器の出力が入力される第１のカウンタ回路と、
   前記第１のカウンタ回路の出力が接続される第１のアキュームレータ回路と、
   前記第１のアキュームレータ回路で積分された前記第１のカウンタ回路出力の積分結果に基づいた設定値を前記第１のチャージポンプ回路に対して出力する第１のループ特性検出回路とをさらに具備し、
   前記第１の周波数変換回路の周波数変換特性を第１の周波数から第２の周波数にステップ状に変化させた際の前記第１の電圧制御発振器の出力を、前記第１のカウンタ回路とその出力に接続される前記第１のアキュームレータ回路で積分して得られた積分結果を用いて、前記第１のチャージポンプ回路に係る電流を切り替える
   ことを特徴とする位相同期ループ回路。
2. 第１の電圧制御発振器と、
   前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、
   前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、
   前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、
   前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを有し、
   前記第１のループフィルタの出力が前記第１の電圧制御発振器の周波数制御端子に接続されて成る位相同期ループ回路であって、
   前記第１の電圧制御発振器の出力が入力される第１のカウンタ回路と、
   前記第１のカウンタ回路の出力が接続される第１のアキュームレータ回路と、
   前記第１のアキュームレータ回路で積分された前記第１のカウンタ回路出力の積分結果に基づいた設定値を、前記第１のチャージポンプ回路に対して出力する第１のループ特性検出回路とをさらに具備し、
   前記第１の基準信号を第１の設定である第１の周波数から第２の設定である第２の周波数へステップ状に変化させた際の前記第１の電圧制御発振器の出力を、前記第１のカウンタ回路とその出力に接続される前記第１のアキュームレータ回路で積分して得られた積分結果を用いて、前記第１のチャージポンプ回路に係る電流を切り替える
   ことを特徴とする位相同期ループ回路。
3. 請求項１記載の位相同期ループ回路において、
   前記第１の周波数変換回路は第１の分周器であり、
   前記第１の分周器の分周数が、第１のシグマデルタ変調器の出力と、第１のレジスタ出力との加算で決定され、
   前記第１の周波数から前記第２の周波数へのステップ状に変化させる設定は、前記第１のレジスタと前記第１のシグマデルタ変調器の入力に接続された第２のレジスタで周波数変換特性が設定され、前記積分結果に応じて前記第１のチャージポンプ回路のチャージポンプ電流の駆動電流を変化させることでループ利得を一定に保つ
   ことを特徴とする位相同期ループ回路。
4. 請求項２記載の位相同期ループ回路において、
   前記第１の周波数変換回路は第１の分周器であり、
   前記積分結果に応じて前記第１のチャージポンプ回路のチャージポンプ電流の駆動電流を変化させることでループ利得を一定に保つ
   ことを特徴とする位相同期ループ回路。
5. 請求項４記載の位相同期ループ回路において、
   前記積分結果は、前記第１の基準信号の整数倍である第３の周波数に位相同期ループを収束させた後、前記第１の周波数に位相同期ループを収束させ、その後、前記第２の周波数に設定し、前記第２の周波数に収束する過程で前記第１の電圧制御発振器の出力を前記第１のカウンタ回路とその出力に接続される第１のアキュームレータ回路で積分して得られた積分結果であり、
   前記積分結果に応じて、前記第１のチャージポンプ回路のチャージポンプ電流の駆動電流を変化させることでループ利得を一定に保つ
   ことを特徴とする位相同期ループ回路。
6. 請求項２記載の位相同期ループ回路において、
   前記第１の周波数に位相同期ループを収束させ、所定の時間の間、前記第１の電圧制御発振器の出力を、前記第１のカウンタ回路とその出力に接続される前記第１のアキュームレータ回路で積分して得られた積分結果を第１のデータとし、その後第２の周波数に設定し、前記第２の周波数に収束する過程を前記第１のカウンタ回路とその出力に接続される第１のアキュームレータ回路で積分して得られた積分結果を第２のデータとし、前記第１のデータと前記第２のデータの差を基に、前記第１のチャージポンプ回路のチャージポンプ電流の駆動電流を変化させることで、ループ利得を一定に保つ
   ことを特徴とする位相同期ループ回路。
7. 請求項３記載の位相同期ループ回路において、
   ９０度位相の異なる２つの出力を持つ第１の分周器と第１の位相比較器、スイッチで切り替え可能な第１の抵抗アレーと第１の容量とを有し、前記第１の位相比較器の第１の入力に前記第１の分周器の第１の出力が接続され、
   前記第１の位相比較器の第２の入力に前記第１の抵抗アレーの出力が接続され、
   前記第１のループフィルタを構成する抵抗が、前記第１の抵抗アレーと同じ構成で、かつ、構成される各抵抗の比も同じになる第２の抵抗を具備し、
   前記第１の位相比較器において前記第１の入力と前記第２の入力の位相を比較して両者の位相が等しくなるように前記第１の抵抗アレーのスイッチを選択し、
   前記第２の抵抗アレーに対して、前記第１の抵抗アレーと同じスイッチが選択される
   ことを特徴とする位相同期ループ回路。
8. 第１の電圧制御発振器と、
   前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、
   前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、
   前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、
   前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを有し、
   前記第１のループフィルタの出力が前記第１の電圧制御発振器の周波数制御端子に接続されて成る位相同期ループ回路のループ特性を検出するループ特性検出回路であって、
   前記第１の電圧制御発振器の出力が入力される第１のカウンタ回路と、
   前記第１のカウンタ回路の出力が接続される第１のアキュームレータ回路とを具備して成り、
   前記第１の基準信号を第１の設定である第１の周波数から第２の設定である第２の周波数へステップ状に変化させた際の前記第１の電圧制御発振器の出力を、前記第１のカウンタ回路とその出力に接続される前記第１のアキュームレータ回路で積分して得られた積分結果に基いて前記ループ特性を検出し、
   該ループ特性に応じて前記第１のチャージポンプ回路に係る電流を切替える
   ことを特徴とするループ特性検出回路。
9. 第１の電圧制御発振器と、
   前記第１の電圧制御発振器の出力が接続される第１の周波数変換回路と、
   前記第１の周波数変換回路の出力が第１の入力に接続され、第２の入力に第１の基準信号が接続される第１の位相比較器と、
   前記第１の位相比較器の出力が接続される第１のチャージポンプ回路と、
   前記第１のチャージポンプ回路の出力が接続される第１のループフィルタとを有し、
   前記第１のループフィルタの出力が前記第１の電圧制御発振器の周波数制御端子に接続されて成る位相同期ループ回路のループ特性を検出するループ特性検出回路であって、
   前記第１の電圧制御発振器の出力が入力される第１のカウンタ回路と、
   前記第１のカウンタ回路の出力が接続される第１のアキュームレータ回路とを具備して成り、
   前記第１の周波数変換回路の周波数変換特性を第１の周波数から第２の周波数にステップ状に変化させた際の前記第１の電圧制御発振器の出力を、前記第１のカウンタ回路とその出力に接続される前記第１のアキュームレータ回路で積分して得られた積分結果に基いて前記ループ特性を検出し、
   該ループ特性に応じて前記第１のチャージポンプ回路に係る電流を切替える
   ことを特徴とするループ特性検出回路。

Images