JP2001358584A - Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ - Google Patents

Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ

Info

Publication number
JP2001358584A
JP2001358584A JP2000179470A JP2000179470A JP2001358584A JP 2001358584 A JP2001358584 A JP 2001358584A JP 2000179470 A JP2000179470 A JP 2000179470A JP 2000179470 A JP2000179470 A JP 2000179470A JP 2001358584 A JP2001358584 A JP 2001358584A
Authority
JP
Japan
Prior art keywords
signal
phase
phase error
fractional
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000179470A
Other languages
English (en)
Other versions
JP4198303B2 (ja
Inventor
Morihito Hasegawa
守仁 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP2000179470A priority Critical patent/JP4198303B2/ja
Priority to US09/809,208 priority patent/US6515525B2/en
Priority to EP01304160A priority patent/EP1164701B1/en
Priority to DE60122970T priority patent/DE60122970T2/de
Publication of JP2001358584A publication Critical patent/JP2001358584A/ja
Application granted granted Critical
Publication of JP4198303B2 publication Critical patent/JP4198303B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】ロック状態において分数分周に伴う位相誤差が
発生してもスプリアスを低減する周波数信号を出力す
る。 【解決手段】 基準信号ｆｒと可変分周器１７ａにて分
周された比較信号ｆｐは選択回路１０に出力される。選
択回路１０はロック状態において位相誤差Δｔ１〜Δｔ
７を含む基準信号ｆｒと比較信号ｆｐを第２の位相比較
器１２に、位相誤差のない基準信号ｆｒと比較信号ｆｐ
を第１の位相比較器１１に出力する。第２の位相比較器
１２から出力される一対の位相差信号ΦＲ２，ΦＰ２の
パルス波形は、位相誤差Δｔ１〜Δｔ７を含む基準信号
ｆｒと比較信号ｆｐに基づいてパルス幅の異なる波形と
なる。このパルス幅の異なる波形は、フィルタリング回
路１３ａにて吸収消去される。その結果、第１の位相比
較器１１から出力される一対の位相差信号ΦＲ１，ΦＰ
１のみがチャージポンプ１４に出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Fractional-NＰＬ
Ｌ周波数シンセサイザの位相誤差除去方法及びFraction
al-NＰＬＬ周波数シンセサイザに関するものである。
【０００２】携帯電話機等の移動体通信機器にはＰＬＬ
周波数シンセサイザが利用されている。そして、移動体
通信機器に使用されるＰＬＬ周波数シンセサイザは、さ
らなる高集積、低消費電力及び高速チャネル切り替えが
求められている。
【０００３】
【従来の技術】近年、移動体通信機器に使用されるＰＬ
Ｌ周波数シンセサイザとして、高速チャネル切り替えに
優れたFractional-N（分数分周）ＰＬＬ周波数シンセサ
イザが利用されている。図４は、そのFractional-NＰＬ
Ｌ周波数シンセサイザの一例を示すブロック回路図であ
る。Fractional-NＰＬＬ周波数シンセサイザ５０は、位
相比較器５１、チャージポンプ５２、ローパスフィルタ
（ＬＰＦ）５３、電圧制御発振器（ＶＣＯ）５４、可変
分周器５５a及びアキュームレータ５５ｂを備えてい
る。
【０００４】位相比較器５１は、基準信号ｆｒと比較信
号ｆｐとの位相を比較し、その比較結果に基づく位相差
信号ΦＲ，ΦＰをチャージポンプ５２に出力する。チャ
ージポンプ５２は位相差信号ΦＲ，ΦＰに基づいた電圧
信号ＤｏをＬＰＦ５３に出力する。ＬＰＦ５３は、チャ
ージポンプ５２の電圧信号Ｄｏを平滑することにより高
周波成分を除去した制御電圧信号をＶＣＯ５４に出力す
る。
【０００５】ＶＣＯ５４は、この制御電圧信号の電圧値
に応じた周波数信号ｆvcoを可変分周器５５aに出力す
る。可変分周器５５aは、アキュームレータ５５ｂから
のオーバーフロー信号ＯＶＦを入力する毎に周波数信号
ｆvcoの分周をＭ分周からＭ＋１分周に変更する分周を
行って比較信号ｆｐを位相比較器５１に出力する。
【０００６】このFractional-NＰＬＬ周波数シンセサイ
ザ５０は、周波数信号ｆvcoを基準信号ｆｒより細かな
ステップで変更させることができる。ところで、従来の
Fractional-NＰＬＬ周波数シンセサイザ５０は、等価的
に分数分周（分周値の平均）をしているために位相誤差
を発生する。図５は、基準信号ｆｒが２００ｋＨｚ、周
波数信号ｆvcoが８００．０２５ＭＨｚであって、１／
８分周の分数分周のFractional-NＰＬＬ周波数シンセサ
イザのロック状態での、基準信号ｆｒと比較信号ｆｐの
タイミングチャートである。
【０００７】図５に示すように、ロック状態において
も、基準信号ｆｒと比較信号ｆｐが２５ｋＨｚの周期で
位相誤差Δｔ０〜Δｔ７を発生する。詳述すると、位相
が一致（Δｔ０；位相誤差が0.000ナノ秒（ｎｓ））し
た基準信号ｆｒと比較信号ｆｐの次の基準信号ｆｒと比
較信号ｆｐの第１の位相誤差Δｔ１が1.094ナノ秒（ｎ
ｓ）、次の基準信号ｆｒと比較信号ｆｐの第２の位相誤
差Δｔ２が0.938ナノ秒、次の基準信号ｆｒと比較信号
ｆｐの第３の位相誤差Δｔ３が0.782ナノ秒、次の基準
信号ｆｒと比較信号ｆｐの第４の位相誤差Δｔ４が0.62
6ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第５の位
相誤差Δｔ５が0.470ナノ秒、次の基準信号ｆｒと比較
信号ｆｐの第６の位相誤差Δｔ６が0.314ナノ秒、次の
基準信号ｆｒと比較信号ｆｐの第７の位相誤差Δｔ７が
0.158ナノ秒、そして、次の基準信号ｆｒと比較信号ｆ
ｐが再び位相が一致（Δｔ０）し、以後同じように基準
信号ｆｒと比較信号ｆｐとの間で、位相誤差Δｔ０〜Δ
ｔ７を周期的に発生する。
【０００８】ロック状態において、この周期的に繰り返
す位相誤差Δｔ０〜Δｔ７は、位相比較器５１からチャ
ージポンプ５２に出力されるパルス波形の位相差信号Φ
Ｐ，ΦＲのパルス幅の相違としてあらわれる。その結
果、チャージポンプ５２はロック状態にもかかわらず電
圧信号Ｄｏが変動する。この変動する電圧信号Ｄｏは時
定数の小さいＬＰＦ５３で除去できないため、ＶＣＯ５
４から出力される周波数信号ｆvcoは良好なスプリアス
レベルを得ることができない。つまり、周期的に繰り返
す位相誤差Δｔ０〜Δｔ７によって、スプリアスレベル
の低下、即ちスプリアスの増大を招いていた。
【０００９】そこで、周期的に繰り返す位相誤差Δｔ０
〜Δｔ７によるスプリアスの増大を抑制するために、図
４に示すように、スプリアスキャンセル回路５６を設け
ていた。スプリアスキャンセル回路５６は、チャージポ
ンプ５２から出力される電圧信号Ｄｏについて、周期的
に発生する位相誤差Δｔ０〜Δｔ７に基づいて変動する
電圧信号Ｄｏと逆相の電圧波形のキャンセル信号を生成
する。詳述すると、アキュームレータ５５ｂのデジタル
値がその時々の位相誤差Δｔ０〜Δｔ７と比例すること
に着目し、スプリアスキャンセル回路５６は、アキュー
ムレータ５５ｂからのその時々の位相誤差Δｔ０〜Δｔ
７をスケーリングしたデジタル値を入力し、そのデジタ
ル値をデジタル・アナログ変換回路にてアナログに変換
して逆相のアナログの電圧波形を形成する。
【００１０】そして、変動する電圧信号Ｄｏにスプリア
スキャンセル回路５６が生成したキャンセル信号を重畳
させることによって変動がキャンセル（除去）される。
そして、変動がキャンセルされた電圧信号ＤｏはＬＰＦ
５３を介してＶＣＯ５４に出力される。その結果、周期
的に位相誤差Δｔ０〜Δｔ７が発生してもスプリアスが
低減された周波数信号ｆvcoがＶＣＯ５４から出力され
ることになる。
【００１１】
【発明が解決しようとする課題】ところで、スプリアス
キャンセル回路５６は、デジタル・アナログ変換回路や
アナログ回路を有しているために電源及び温度依存性が
非常に高い。そのため、スプリアスキャンセル回路５６
は、アキュームレータ５５ｂからのデジタル信号に基づ
いて周期的に発生する位相誤差Δｔ０〜Δｔ７を予測し
てキャンセル信号の電圧波形の生成する際、その時々の
電源電圧の変動や、温度の変動によって完璧にスプリア
スを削除するための電圧波形を生成することは困難であ
った。
【００１２】また、スプリアスキャンセル回路５６は、
デジタル・アナログ変換回路やアナログ回路を有してい
るために回路規模が大きくなるとともに、消費電力の増
大につながっていた。
【００１３】本発明は、上記問題点を解消するために、
電源電圧の変動や、温度の変動に左右されることなく分
数分周に伴う位相誤差によるスプリアスを低減でき、チ
ャネル切替の高速化、高集積化。低消費電力化を図るこ
とができるFractional-NＰＬＬ周波数シンセサイザの位
相誤差除去方法及びFractional-NＰＬＬ周波数シンセサ
イザを提供することにある。
【００１４】
【課題を解決するための手段】請求項１に記載の発明
は、ロック状態おいて分数分周に伴って位相比較器に入
力される基準信号と比較信号との位相誤差に対して、所
定の位相誤差を基準としてその基準となる位相誤差以下
の位相誤差を一律に除去するようにしたFractional-NＰ
ＬＬ周波数シンセサイザの位相誤差除去方法をその要旨
とする。
【００１５】請求項２に記載の発明は、請求項１に記載
のFractional-NＰＬＬ周波数シンセサイザの位相誤差吸
収方法において、位相比較器から出力される位相差信号
であって基準となる位相誤差以下の位相誤差を一律に除
去するようにした。
【００１６】請求項３に記載の発明は、ロック状態おい
て分数分周に伴って位相比較器に入力される基準信号と
比較信号との位相誤差に対して、所定の位相誤差を基準
としてその基準となる位相誤差以下の位相誤差の基準信
号と比較信号を前記位相比較器とは別の第２の位相比較
器に入力し、その第２の位相比較器から出力される位相
差信号のパルス波形を消去して前記分数分周に伴う基準
信号と比較信号との位相誤差を除去するようにしたFrac
tional-NＰＬＬ周波数シンセサイザの位相誤差除去方法
をその要旨とする。
【００１７】請求項４に記載の発明は、請求項３に記載
のFractional-NＰＬＬ周波数シンセサイザの位相誤差除
去方法において、前記基準となる位相誤差の大きさは、
Fractional-NＰＬＬ周波数シンセサイザの状態に応じて
変更する。
【００１８】請求項５に記載の発明は、基準信号と分数
分周された比較信号とを位相比較器にて比較し、その位
相比較器から出力される位相差信号をチャージポンプに
て電圧信号に変換し、その電圧信号をローパスフィルタ
にて平滑にして電圧制御信号として電圧制御発振器に出
力し、その電圧制御発振器にて前記電圧制御信号に基づ
く周波数の周波数信号を可変分周器に出力するようにし
たFractional-NＰＬＬ周波数シンセサイザであって、ロ
ック状態おいて分数分周に伴って位相比較器に入力され
る基準信号と比較信号との位相誤差に対して、所定の位
相誤差を基準としてその基準となる位相誤差以下の位相
誤差を一律に除去する除去回路を設けた。
【００１９】請求項６に記載の発明は、基準信号と分数
分周された比較信号とを第１の位相比較器にて比較し、
その第１の位相比較器から出力される位相差信号をチャ
ージポンプにて電圧信号に変換し、その電圧信号をロー
パスフィルタにて平滑にして電圧制御信号として電圧制
御発振器に出力し、その電圧制御発振器にて前記電圧制
御信号に基づく周波数の周波数信号を可変分周器に出力
するようにしたFractional-NＰＬＬ周波数シンセサイザ
であって、前記第１の位相比較器とは別の前記基準信号
と前記比較信号とを入力し位相を比較する第２の位相比
較器と、前記第２の位相比較器から出力される位相差信
号のパルス波形を消去するフィルタリング回路と、ロッ
ク状態において分数分周に伴う基準信号と比較信号との
位相誤差に対して、所定の位相誤差を基準としてその基
準となる位相誤差以下の位相誤差を含む基準信号と比較
信号を前記第２の位相比較器に、位相誤差のない基準信
号と比較信号を前記第１の位相比較器に振り分ける選択
回路とを備えた。
【００２０】請求項７に記載の発明は、請求項６に記載
のFractional-NＰＬＬ周波数シンセサイザにおいて、前
記フィルタリング回路からの信号と第１の位相比較器か
らの位相差信号は、論理回路を介して前記チャージポン
プに出力するようにした。
【００２１】請求項８に記載の発明は、請求項６に記載
のFractional-NＰＬＬ周波数シンセサイザにおいて、前
記選択回路は、周期的に発生する位相誤差を含むそれぞ
れの基準信号と比較信号の出力タイミングを検知する制
御信号生成回路からの制御信号に基づいて第１の位相比
較器又は第２の位相比較器をいずれかに基準信号と比較
信号を出力させる。
【００２２】（作用）請求項１に記載の発明によれば、
基準となる位相誤差以下の位相誤差を一律に除去するよ
うにしたので、従来のようにそれぞれの位相誤差に対し
て個々にキャンセルするための波形を生成する必要がな
い。
【００２３】請求項２に記載の発明によれば、位相比較
器から出力される基準となる位相誤差以下の位相誤差を
一律に除去される。その結果、従来のようにそれぞれの
位相誤差に対して個々にキャンセルするための波形を生
成する必要がない。
【００２４】請求項３及び４に記載の発明によれば、基
準となる位相誤差以下の位相誤差の全ての基準信号と比
較信号に基づく第２の位相比較器から出力されるパルス
幅が異なる一対の位相差信号のパルス波形は消去され
る。従って、ロック状態において分数分周に伴う基準信
号と比較信号との位相誤差が発生していても、スプリア
スが低減された周波数信号を電圧制御発振器から出力す
ることができる。
【００２５】請求項５に記載の発明によれば、除去回路
は位相比較器から出力される基準となる位相誤差以下の
位相誤差を一律に除去する。その結果、従来のようにそ
れぞれの位相誤差に対して個々にキャンセルするための
波形を生成する必要がない。
【００２６】請求項６又は８に記載の発明によれば、ロ
ック状態において選択回路によって基準となる位相誤差
以下の位相誤差を含む基準信号と比較信号が第２の位相
比較器に入力される。第２の位相比較器から出力される
一対の位相差信号のパルス波形は、位相誤差を含む基準
信号と比較信号に基づいてパルス幅が異なるパルス波形
となる。パルス幅が異なるパルス波形の一対の位相差信
号は、フィルタリング回路によって消去される。従っ
て、ロック状態において分数分周に伴う基準信号と比較
信号との位相誤差が発生していても、チャージポンプに
は第２の位相比較器から出力される一対の位相差信号の
パルス波形が入力されない。その結果、ロック状態にお
いて位相誤差が発生してもスプリアスが低減された周波
数信号を電圧制御発振器から出力することができる。
【００２７】請求項７に記載の発明によれば、フィルタ
リング回路からの信号に基づく電圧信号及び第１の位相
比較器からの位相差信号に基づく電圧信号を１つのチャ
ージポンプにて生成することから、回路規模を小さくで
きる。
【００２８】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。図１は、半導体チップ上
に形成されたFractional-NＰＬＬ周波数シンセサイザの
ブロック回路図を示す。Fractional-NＰＬＬ周波数シン
セサイザは、選択回路１０、第１の位相比較器１１、第
２の位相比較器１２、論理回路１３ａ、フィルタリング
回路１３ｂ、チャージポンプ１４、ローパスフィルタ回
路（以下、ＬＰＦという）１５、電圧制御発振器（以
下、ＶＣＯという）１６、可変分周器１７ａ、アキュー
ムレータ１７ｂ及び制御信号生成回路１８を有してい
る。尚、本実施形態では、選択回路１０、第２の位相比
較器１２及びフィルタリング回路１３ｂとで除去回路を
構成している。
【００２９】選択回路１０は、基準信号ｆｒ及び比較信
号ｆｐを入力する。基準信号ｆｒは、図示しない発振器
が生成したクロック信号を図示しない基準分周器にて所
定の分周比にて分周して生成された信号である。比較信
号ｆｐは、可変分周器１７ａが分周して生成した信号で
ある。又、選択回路１０は制御信号生成回路１８からの
制御信号ＣＮＴを入力し、該制御信号ＣＮＴに基づいて
基準信号ｆｒ及び比較信号ｆｐを第１の位相比較器１１
及び第２の位相比較器１２のいずれか一方に出力する。
【００３０】詳述すると、選択回路１０は、４個のアン
ド回路２１〜２４と１個のインバータ回路２５を有して
いる。第１のアンド回路２１は２入力のアンド回路であ
って、基準信号ｆｒ及び制御信号ＣＮＴを入力する。そ
して、第１のアンド回路２１は、制御信号ＣＮＴが高電
位レベル（Ｈレベル）のとき基準信号ｆｒを第１の位相
比較器１１に出力するとともに、制御信号ＣＮＴが低電
位レベル（Ｌレベル）のとき第１の位相比較器１１への
基準信号ｆｒの出力を停止する。
【００３１】第２のアンド回路２２は２入力のアンド回
路であって、比較信号ｆｐ及び制御信号ＣＮＴを入力す
る。そして、第２のアンド回路２２は、制御信号ＣＮＴ
がＨレベルのとき比較信号ｆｐを第１の位相比較器１１
に出力するとともに、制御信号ＣＮＴがＬレベルのとき
第１の位相比較器１１への比較信号ｆｐの出力を停止す
る。
【００３２】第３のアンド回路２３は２入力のアンド回
路であって、基準信号ｆｒ及びインバータ回路２５を介
して制御信号ＣＮＴを入力する。そして、第３のアンド
回路２３は、制御信号ＣＮＴがＬレベルのとき基準信号
ｆｒを第２の位相比較器１２に出力するとともに、制御
信号ＣＮＴがＨレベルのとき第２の位相比較器１２への
基準信号ｆｒの出力を停止する。
【００３３】第４のアンド回路２４は２入力のアンド回
路であって、比較信号ｆｐ及びインバータ回路２５を介
して制御信号ＣＮＴを入力する。そして、第４のアンド
回路２４は、制御信号ＣＮＴがＬレベルのとき比較信号
ｆｐを第２の位相比較器１２に出力するとともに、制御
信号ＣＮＴがＨレベルのとき第２の位相比較器１２への
比較信号ｆｐの出力を停止する。
【００３４】つまり、制御信号ＣＮＴがＨレベルの場合
には基準信号ｆｒ及び比較信号ｆｐは第１の位相比較器
１１に出力され、制御信号ＣＮＴがＬレベルの場合には
基準信号ｆｒ及び比較信号ｆｐは第２の位相比較器１２
に出力される。
【００３５】第１の位相比較器１１は、基準信号ｆｒと
比較信号ｆｐとの位相差に応じたパルス波形の位相差信
号ΦＲ１，ΦＰ１を出力する。詳述すると、基準信号ｆ
ｒと比較信号ｆｐとの位相差がない時には、位相差信号
ΦＲ１，ΦＰ１は基準信号ｆｒと比較信号ｆｐと同じタ
イミングでＨレベルからＬレベルに立ち下がるとともに
ＬレベルからＨレベルに立ち上がる。そして、位相が基
準信号ｆｒより比較信号ｆｐのほうが進んでいる時に
は、その位相差分だけ位相差信号ΦＰ１が位相差信号Φ
Ｒ１より先にＨレベルからＬレベルとなり、Ｌレベルか
らＨレベルに立ち上がる時には位相差信号ΦＲ１，ΦＰ
１は同時に立ち上がる。また、位相が比較信号ｆｐより
基準信号ｆｒのほうが進んでいる時には、その位相差分
だけ位相差信号ΦＲ１が位相差信号ΦＰ１より先にＨレ
ベルからＬレベルとなり、ＬレベルからＨレベルに立ち
上がる時には位相差信号ΦＲ１，ΦＰ１は同時に立ち上
がる。なお、第１の位相比較器１１は、比較動作を行っ
ていないときには位相差信号ΦＲ１，ΦＰ１のレベルを
Ｈレベルに保持している。
【００３６】第２の位相比較器１２は、第１の位相比較
器１１と同様に、基準信号ｆｒと比較信号ｆｐとの位相
差に応じたパルス波形の位相差信号ΦＲ２，ΦＰ２を出
力する。詳述すると、基準信号ｆｒと比較信号ｆｐとの
位相差がない時には、位相差信号ΦＲ２，ΦＰ２は基準
信号ｆｒと比較信号ｆｐと同じタイミングでＨレベルか
らＬレベルに立ち下がるとともにＬレベルからＨレベル
に立ち上がる。そして、位相が基準信号ｆｒより比較信
号ｆｐのほうが進んでいる時には、その位相差分だけ位
相差信号ΦＰ２が位相差信号ΦＲ２より先にＨレベルか
らＬレベルとなり、ＬレベルからＨレベルに立ち上がる
時には位相差信号ΦＲ２，ΦＰ２は同時に立ち上がる。
また、位相が比較信号ｆｐより基準信号ｆｒのほうが進
んでいる時には、その位相差分だけ位相差信号ΦＲ２が
位相差信号ΦＰ２より先にＨレベルからＬレベルとな
り、ＬレベルからＨレベルに立ち上がる時には位相差信
号ΦＲ２，ΦＰ２は同時に立ち上がる。なお、第２の位
相比較器１２は、比較動作を行っていないときには位相
差信号ΦＲ２，ΦＰ２のレベルをＨレベルに保持してい
る。
【００３７】第１の位相比較器１１の位相差信号ΦＲ
１，ΦＰ１は論理回路１３ａに出力されるとともに、第
２の位相比較器１２の位相差信号ΦＲ２，ΦＰ２はフィ
ルタリング回路１３ｂを介して論理回路１３ａに出力さ
れる。
【００３８】論理回路１３ａは２個のアンド回路２６，
２７を有している。アンド回路２６は２入力のアンド回
路であって、一方の入力端子は位相差信号ΦＲ１を出力
する第１の位相比較器１１の出力端子に接続され、他方
の入力端子は位相差信号ΦＲ２を出力する第２の位相比
較器１２の出力端子に接続されている。
【００３９】アンド回路２７は２入力のアンド回路であ
って、一方の入力端子は位相差信号ΦＰ１を出力する第
１の位相比較器１１の出力端子に接続され、他方の入力
端子は位相差信号ΦＰ２を出力する第２の位相比較器１
２の出力端子に接続されている。
【００４０】フィルタリング回路１３ｂは論理回路１３
ａと第２の位相比較器１２との間に設けられている。フ
ィルタリング回路１３ｂは２個の容量Ｃ１，Ｃ２を有し
ている。
【００４１】容量Ｃ１は、第２の位相比較器１２とアン
ド回路２６とを結ぶノードと接地間に接続されている。
容量Ｃ１は、第２の位相比較器１２から出力される位相
差信号ΦＲ２のパルス波形を吸収する。すなわち、図３
に２点鎖線で示す第２の位相比較器１２に出力された位
相差信号ΦＲ２のＬレベルのパルス波形は、容量Ｃ１に
て消去される。従って、アンド回路２６には、Ｈレベル
に保持されたままの位相差信号ΦＲ２が入力されてい
る。
【００４２】容量Ｃ２は、第２の位相比較器１２とアン
ド回路２７とを結ぶノードと接地間に接続されている。
容量Ｃ２は、第２の位相比較器１２から出力される位相
差信号ΦＰ２のパルス波形を吸収する。すなわち、図３
に２点鎖線で示す第２の位相比較器１２に出力された位
相差信号ΦＰ２のＬレベルのパルス波形は、容量Ｃ２に
て消去される。従って、アンド回路２７には、Ｈレベル
に保持されたままの位相差信号ΦＰ２が入力されてい
る。
【００４３】アンド回路２６の出力端子はチャージポン
プ１４に接続されていて、該アンド回路２６は第１の位
相比較器１１からのＬレベルの位相差信号ΦＲ１又は第
２の位相比較器１２からのパルス波形が消去された位相
差信号ΦＲ２をチャージポンプ１４に出力する。また、
アンド回路２７の出力端子はチャージポンプ１４に接続
されていて、該アンド回路２７は第１の位相比較器１１
からのＬレベルの位相差信号ΦＰ１又は第２の位相比較
器１２からのパルス波形が消去された位相差信号ΦＰ２
をチャージポンプ１４に出力する。
【００４４】チャージポンプ１４は、Ｌレベルの位相差
信号ΦＲ１，ΦＰ１、又は、パルス波形が消去された位
相差信号ΦＲ２，ΦＰ２を入力する。チャージポンプ１
４は位相差信号ΦＰ１，ΦＲ１（位相差信号ΦＰ２，Φ
Ｒ２）に基づいた電圧信号ＤｏをＬＰＦ１５に出力す
る。ＬＰＦ１５は、チャージポンプ１４の電圧信号Ｄｏ
を平滑にして制御電圧信号としてＶＣＯ１６に出力す
る。
【００４５】ＶＣＯ１６は、この制御電圧信号の電圧値
に応じた周波数信号ｆvcoを生成し、該周波数信号ｆvco
を外部回路に出力するとともに可変分周器１７ａに出力
する。可変分周器１７ａは、アキュームレータ１７ｂか
らのオーバーフロー信号ＯＶＦを入力する毎に周波数信
号ｆvcoの分周をＭ分周からＭ＋１分周に変更する分周
を行って比較信号ｆｐを選択回路１０に出力する。アキ
ュームレータ１７ｂは可変分周器１７ａの比較信号ｆｐ
をカウントしオーバーフローする毎にオーバーフロー信
号ＯＶＦを同可変分周器１７ａに出力する。
【００４６】本実施形態の、可変分周器１７aとアキュ
ームレータ１７ｂは、説明の便宜上、従来のFractional
-NＰＬＬ周波数シンセサイザ５０の可変分周器５５aと
アキュームレータ５５ｂと同じにしている。従って、本
実施形態のFractional-NＰＬＬ周波数シンセサイザは、
周波数信号ｆvcoを基準信号ｆｒより細かなステップで
変更させることが可能となる。しかしながら、Fraction
al-NＰＬＬ周波数シンセサイザは、従来のFractional-N
ＰＬＬ周波数シンセサイザ５０と同様に、等価的に分数
分周（分周値の平均）をしているためにロック状態にお
いて、基準信号ｆｒと比較信号ｆｐとの間で前記図５に
示した位相誤差Δｔ０〜Δｔ７を周期的に発生すること
になる。
【００４７】そして、本実施形態では、前記フィルタリ
ング回路１３ｂの容量Ｃ１，Ｃ２の大きさは、基準とな
る位相誤差としての位相誤差の最も大きい位相誤差Δｔ
１（＝1.094ナノ秒）の基準信号ｆｒと比較信号ｆｐに
基づく位相差信号ФＲ２，ФＰ２のパルス波形を吸収消
去できる大きさの容量に設定している。従って、この容
量Ｃ１，Ｃ２によって、位相誤差Δｔ１（＝1.094ナノ
秒）以下の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比
較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス
波形は全て一律に吸収消去されることになる。
【００４８】制御信号生成回路１８は、前記選択回路１
０に出力する制御信号ＣＮＴを生成する。制御信号ＣＮ
Ｔは、基準信号ｆｒ及び比較信号ｆｐを第１の位相比較
器１１又は第２の位相比較器１２の何れかに出力させる
ための選択制御信号である。制御信号生成回路１８は、
周期的に発生する位相誤差Δｔ０〜Δｔ７を含むそれぞ
れの基準信号ｆｒと比較信号ｆｐの出力タイミングを検
知し、その検出結果に基づいて制御信号ＣＮＴを出力す
る。
【００４９】本実施形態では、制御信号生成回路１８
は、アキュームレータ１７ｂからの信号に基づいて行わ
れる。つまり、可変分周器１７aから位相誤差Δｔ０〜
Δｔ７を周期的に発生する比較信号ｆｐについて、各位
相誤差Δｔ０〜Δｔ７の比較信号ｆｐの発生タイミング
をアキュームレータ１７ｂから求めることができ、その
求めた発生タイミングの基づいて制御信号生成回路１８
は制御信号ＣＮＴを生成する。
【００５０】本実施形態では、制御信号ＣＮＴは、位相
誤差Δｔ０〜Δｔ７を周期的に発生する比較信号ｆｐに
おいて、位相誤差がないΔｔ０（＝0.000ナノ秒）のと
きの基準信号ｆｒと比較信号ｆｐを第１の位相比較器１
１に出力させ、基準となる位相誤差としての位相誤差Δ
ｔ１以下の、即ち、位相誤差Δｔ１〜Δｔ７の基準信号
ｆｒと比較信号ｆｐを第２の位相比較器１２に出力させ
る。詳述すると、制御信号生成回路１８は、図２に示す
ように、位相誤差Δｔ０（＝0.000ナノ秒）の基準信号
ｆｒと比較信号ｆｐが出力されているときにはＨレベル
の制御信号ＣＮＴを、位相誤差Δｔ１〜Δｔ７の基準信
号ｆｒと比較信号ｆｐが出力されているときにはＬレベ
ルの制御信号ＣＮＴを生成する。
【００５１】つまり、制御信号生成回路１８は、可変分
周器１７aから位相誤差Δｔ０〜Δｔ７を周期的に発生
する比較信号ｆｐの出力タイミングにおいて、位相誤差
Δｔ７（＝0.158ナノ秒）の比較信号ｆｐが出力された
後であって位相誤差Δｔ０（＝0.000ナノ秒）となる比
較信号ｆｐが出力される前にＨレベルとなり、位相誤差
Δｔ０となる比較信号ｆｐが出力された後であって位相
誤差Δｔ１（＝1.094ナノ秒）となる比較信号ｆｐが出
力される前にＬレベルとなるタイミングの制御信号ＣＮ
Ｔを生成する。
【００５２】次に、上記のように構成したFractional-N
ＰＬＬ周波数シンセサイザの作用について説明する。
今、ＰＬＬ周波数シンセサイザがロック状態にあって、
図２に示すような、基準信号ｆｒとの間で周期的な位相
誤差Δｔ０〜Δｔ７を発生する比較信号ｆｐが可変分周
器１７ａから出力されている。そして、基準信号ｆｒに
対して位相誤差Δｔ７の比較信号ｆｐが出力された後で
あって位相誤差Δｔ０となる比較信号ｆｐが出力される
前から同位相誤差Δｔ０となる比較信号ｆｐが出力され
た後であって位相誤差Δｔ１となる比較信号ｆｐが出力
される前までの間、制御信号生成回路１８からＨレベル
の制御信号ＣＮＴが選択回路１０に出力される。
【００５３】選択回路１０は、Ｈレベルの制御信号ＣＮ
Ｔに基づいて第１及び第２のアンド回路２１，２２を介
して基準信号ｆｒと比較信号ｆｐを第１の位相比較器１
１に出力する。つまり、選択回路１０は位相誤差がない
基準信号ｆｒと比較信号ｆｐ（ｆｐ１）を第１の位相比
較器１１に出力する。従って、第１の位相比較器１１
は、図３に示すように、立ち下がりと立ち上がりが一致
するＬレベルの位相差信号ΦＲ１、ΦＰ１を出力する。
【００５４】一方、Ｈレベルの制御信号ＣＮＴのとき、
第３及び第４のアンド回路２３，２４を介して位相誤差
がない基準信号ｆｒと比較信号ｆｐを第２の位相比較器
１２に出力することはない。従って、第２の位相比較器
１２はＬレベルの位相差信号ΦＲ２、ΦＰ２を出力する
ことはない。
【００５５】その結果、第１の位相比較器１１から出力
されるＬレベルの位相差信号ΦＲ１、ΦＰ１が、アンド
回路２６，２７を介してチャージポンプ１４を出力され
る。つまり、チャージポンプ１４には、位相誤差Δｔ０
（＝0.000ナノ秒）の基準信号ｆｒと比較信号ｆｐに基
づくＬレベルの位相差信号ΦＲ１、ΦＰ１が入力され
る。
【００５６】次に、基準信号ｆｒに対して位相誤差Δｔ
０の比較信号ｆｐが出力された後であって位相誤差Δｔ
１となる比較信号ｆｐが出力される前から位相誤差Δｔ
７となる比較信号ｆｐが出力された後であって次の位相
誤差Δｔ０となる比較信号ｆｐが出力される前までの
間、制御信号生成回路１８からＬレベルの制御信号ＣＮ
Ｔが選択回路１０に出力される。
【００５７】選択回路１０は、Ｌレベルの制御信号ＣＮ
Ｔに基づいて第３及び第４のアンド回路２３，２４を介
して基準信号ｆｒと比較信号ｆｐを第２の位相比較器１
２に出力する。つまり、選択回路１０は位相誤差Δｔ１
〜Δｔ７がある基準信号ｆｒと比較信号ｆｐ（ｆｐ２）
を第２の位相比較器１２に出力する。従って、第２の位
相比較器１２は、位相誤差に応じて立ち下がり不一致で
立ち上がりが一致するＬレベルの位相差信号ΦＲ２、Φ
Ｐ２を出力する。
【００５８】一方、Ｌレベルの制御信号ＣＮＴのとき、
第１及び第２のアンド回路２１，２２を介して位相誤差
Δｔ１〜Δｔ７がある基準信号ｆｒと比較信号ｆｐを第
１の位相比較器１１に出力することはない。従って、第
１の位相比較器１１は、前記したＬレベルの位相差信号
ΦＲ２，ΦＰ２と同じ波形となる図３に２点鎖線で示す
ような、Ｌレベルの位相差信号ΦＲ１、ΦＰ１を出力す
ることはない。
【００５９】第２の位相比較器１２から出力された位相
差信号ΦＲ２，ΦＰ２のパルス波形は、フィルタリング
回路１３ｂの容量Ｃ１，Ｃ２によって吸収消去され、Ｈ
レベルのままの位相差信号ΦＲ２，ΦＰ２がアンド回路
２６，２７を介してチャージポンプ１４を出力される。
つまり、図３に２点鎖線で示す位相誤差Δｔ１〜Δｔ７
がある基準信号ｆｒと比較信号ｆｐに基づく位相差信号
ΦＲ２，ΦＰ２のＬレベルのパルス波形は、容量Ｃ１，
Ｃ２によって消去される。つまり、位相誤差Δｔ１（＝
1.094ナノ秒）以下の位相誤差Δｔ１〜Δｔ７の基準信
号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ
２のパルス波形は全て一律に除去される。
【００６０】従って、チャージポンプ１４は、第１の位
相比較器１１からのＬレベルの位相差信号ΦＰ１，ΦＲ
１のみが入力され、第２の位相比較器１２からのＬレベ
ルの位相差信号ΦＰ２，ΦＲ２は入力されないことか
ら、出力される電圧信号Ｄｏの値に変動がみられない。
つまり、ロック状態において、周期的な位相誤差Δｔ０
〜Δｔ７を発生していても、チャージポンプ１４は変動
のない電圧信号Ｄｏを出力する。
【００６１】チャージポンプ１４からの電圧信号Ｄｏは
ＬＰＦ１５に出力され、ＬＰＦ１５はこの電圧信号Ｄｏ
を平滑にして制御電圧信号としてＶＣＯ１６に出力す
る。そして、ＶＣＯ１６はこの制御電圧信号の電圧値に
応じた周波数信号ｆvcoを生成し、該周波数信号ｆvcoを
外部回路に出力するとともに可変分周器１７ａに出力す
る。従って、ＶＣＯ１６は、位相誤差Δｔ１〜Δｔ７が
発生してもスプリアスが低減された周波数信号ｆvcoを
出力することになる。そして、可変分周器１７ａはアキ
ュームレータ１７ｂからのオーバーフロー信号ＯＶＦに
基づいてこの周波数信号ｆvcoを分周比を変えて分周し
比較信号ｆｐとして選択回路１０に出力し、ロック状態
において以後同様な動作を繰り返す。
【００６２】次に、上記実施形態のFractional-NＰＬＬ
周波数シンセサイザの特徴を以下に記載する。 （１）本実施形態によれば、フィルタリング回路１３ｂ
の容量Ｃ１，Ｃ２の大きさを、位相誤差の最も大きい位
相誤差Δｔ１の基準信号ｆｒと比較信号ｆｐに基づく位
相差信号ФＲ２，ФＰ２のパルス波形を吸収消去できる
大きさの容量に設定しただけで、同位相誤差Δｔ１以下
の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆ
ｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形が全
て一律に吸収消去されるようにした。従って、従来のよ
うにそれぞれの位相誤差に対して個々にキャンセルする
ための波形を生成する必要がなく、非常に簡単な構成で
位相誤差を除去することができる。
【００６３】（２）本実施形態によれば、ロック状態に
おいて、基準信号ｆｒに対して周期的な位相誤差Δｔ０
〜Δｔ７を発生する比較信号ｆｐが可変分周器１７ａか
ら出力されても、位相誤差のない（位相誤差Δｔ０（＝
0.000ナノ秒）の基準信号ｆｒと比較信号ｆｐは、第１
の位相比較器１１を介して位相差信号ΦＲ１，ΦＰ１と
してチャージポンプ１４に出力される。
【００６４】一方、位相誤差Δｔ１以下の位相誤差Δｔ
１〜Δｔ７の基準信号ｆｒと比較信号ｆｐは、選択回路
１０にて第２の位相比較器１２に出力される。そして、
第２の位相比較器１２から出力される位相差信号ΦＲ
２，ΦＰ２は、フィルタリング回路１３ｂの容量Ｃ１，
Ｃ２によって吸収消去される。
【００６５】従って、ロック状態において、周期的な位
相誤差Δｔ１〜Δｔ７を発生していても、チャージポン
プ１４は、位相誤差のない基準信号ｆｒと比較信号ｆｐ
に基づく第１の位相比較器１１からの位相差信号ΦＲ
１，ΦＰ１を入力するだけなので、変動のない電圧信号
Ｄｏを出力する。その結果、ＶＣＯ１６は、位相誤差Δ
ｔ１〜Δｔ７が発生してもスプリアスが低減された周波
数信号ｆvcoを出力することができる。
【００６６】（３）しかも、本実施形態では、フィルタ
リング回路１３ｂの容量Ｃ１，Ｃ２によって位相差信号
ΦＲ２，ΦＰ２のパルス波形を吸収消去するだけなの
で、従来のスプリアスキャンセル回路５６に比べて製造
ばらつき、電源及び温度の依存性が非常に低く、製造ば
らつき、電源電圧の変動、温度の変動等に左右されるこ
となくスプリアスの低減を図ることができる。
【００６７】（４）本実施形態では、選択回路１０、第
２の位相比較器１２及びフィルタリング回路１３ｂを用
いてスプリアスの低減を図った。従って、デジタル・ア
ナログ変換回路やアナログ回路を有した回路規模が大き
い従来のスプリアスキャンセル回路５６に比べて、その
回路規模を小さくできるとともに消費電力の低減を図る
ことができる。
【００６８】（５）本実施形態では、位相差信号ΦＲ
１，ΦＰ１と位相差信号ΦＲ２，ΦＰ２をそれぞれアン
ド回路２６，２７（論理回路１３ａ）を介してチャージ
ポンプ１４に出力した。すなわち、１つのチャージポン
プ１４にて位相差信号ΦＲ１，ΦＰ１と位相差信号ΦＲ
２，ΦＰ２に基づく電圧信号Ｄｏを生成したので、位相
差信号ΦＲ１，ΦＰ１と位相差信号ΦＲ２，ΦＰ２のそ
れぞれについて独立のチャージポンプを設けるのに比べ
て回路規模を小さくできる。
【００６９】尚、発明の実施の形態は、前記実施形態に
限定されるのもではなく以下のように実施してもよい。 ○前記実施形態では、フィルタリング回路１３ｂの容量
Ｃ１，Ｃ２は固定であったが、可変容量Ｃ１，Ｃ２であ
ってもよい。すなわち、各位相誤差Δｔ１〜Δｔ７の大
きさは、ＰＬＬ周波数シンセサイザの状態、例えば基準
信号ｆｒの変更、分数分周の分母の変更、ロック周波数
の変更等で決まるため、その時々でＰＬＬ周波数シンセ
サイザの状態に応じて可変容量Ｃ１，Ｃ２を変更するよ
うにしてよりきめの細かい完璧なスプリアスの低減を図
るようにしてもよい。なお、可変容量Ｃ１，Ｃ２は、例
えば複数の容量を並列に接続し、これをアナログスイッ
チで適宜選択してオン・オフさせることによって容量を
可変するようにしてもよい。
【００７０】○前記実施形態では、位相誤差Δｔ０の基
準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に、
位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐ
を第２の位相比較器１２に出力するように制御信号ＣＮ
Ｔで制御した。これを、例えば位相誤差Δｔ０と位相誤
差Δｔ７の基準信号ｆｒと比較信号ｆｐを第１の位相比
較器１１に、位相誤差Δｔ１〜Δｔ６の基準信号ｆｒと
比較信号ｆｐを第２の位相比較器１２に出力するように
適宜変更して実施してもよい。
【００７１】○前記実施形態の制御信号生成回路１８は
アキュームレータ１７ｂからの信号に基づいて制御信号
ＣＮＴを生成したが、周期的に発生する位相誤差Δｔ０
〜Δｔ７を含むそれぞれの基準信号ｆｒと比較信号ｆｐ
の出力タイミングを検知できるのであればアキュームレ
ータ１７ｂからの信号でなくてもよい。
【００７２】○前記実施形態では、選択回路１０、第２
の位相比較器１２及びフィルタリング回路１３ｂとで除
去回路を構成したが、これに限定されるものではなく、
要はFractional-N周波数シンセサイザがロック状態にお
いて、所定の位相誤差を基準としてその基準となる位相
誤差以下の位相誤差を一律に除去することができればど
んな回路でもよい。
【００７３】以上の様々な実施形態をまとめると、以下
のようになる。 （付記１） ロック状態おいて分数分周に伴って位相比
較器に入力される基準信号と比較信号との位相誤差に対
して、所定の位相誤差を基準としてその基準となる位相
誤差以下の位相誤差を一律に除去するようにしたことを
特徴とするFractional-NＰＬＬ周波数シンセサイザの位
相誤差除去方法。 （付記２） 付記１に記載のFractional-NＰＬＬ周波数
シンセサイザの位相誤差吸収方法において、位相比較器
から出力される位相差信号であって基準となる位相誤差
以下の位相誤差を一律に除去するようにしたことを特徴
とするFractional-NＰＬＬ周波数シンセサイザの位相誤
差除去方法。 （付記３） ロック状態おいて分数分周に伴って位相比
較器に入力される基準信号と比較信号との位相誤差に対
して、所定の位相誤差を基準としてその基準となる位相
誤差以下の位相誤差の基準信号と比較信号を前記位相比
較器とは別の第２の位相比較器に入力し、その第２の位
相比較器から出力される位相差信号のパルス波形を消去
して前記分数分周に伴う基準信号と比較信号との位相誤
差を除去するようにしたことを特徴とするFractional-N
ＰＬＬ周波数シンセサイザの位相誤差除去方法。 （付記４） 付記３に記載のFractional-NＰＬＬ周波数
シンセサイザの位相誤差除去方法において、前記基準と
なる位相誤差の大きさは、Fractional-NＰＬＬ周波数シ
ンセサイザの状態に応じて変更することを特徴とするFr
actional-NＰＬＬ周波数シンセサイザの位相誤差除去方
法。 （付記５） 基準信号と分数分周された比較信号とを位
相比較器にて比較し、その位相比較器から出力される位
相差信号をチャージポンプにて電圧信号に変換し、その
電圧信号をローパスフィルタにて平滑にして電圧制御信
号として電圧制御発振器に出力し、その電圧制御発振器
にて前記電圧制御信号に基づく周波数の周波数信号を可
変分周器に出力するようにしたFractional-NＰＬＬ周波
数シンセサイザであって、ロック状態おいて分数分周に
伴って位相比較器に入力される基準信号と比較信号との
位相誤差に対して、所定の位相誤差を基準としてその基
準となる位相誤差以下の位相誤差を一律に除去する除去
回路を設けたことを特徴とするFractional-NＰＬＬ周波
数シンセサイザ。 （付記６） 基準信号と分数分周された比較信号とを第
１の位相比較器にて比較し、その第１の位相比較器から
出力される位相差信号をチャージポンプにて電圧信号に
変換し、その電圧信号をローパスフィルタにて平滑にし
て電圧制御信号として電圧制御発振器に出力し、その電
圧制御発振器にて前記電圧制御信号に基づく周波数の周
波数信号を可変分周器に出力するようにしたFractional
-NＰＬＬ周波数シンセサイザであって、前記第１の位相
比較器とは別の前記基準信号と前記比較信号とを入力し
位相を比較する第２の位相比較器と、前記第２の位相比
較器から出力される位相差信号のパルス波形を消去する
フィルタリング回路と、ロック状態において分数分周に
伴う基準信号と比較信号との位相誤差に対して、所定の
位相誤差を基準としてその基準となる位相誤差以下の位
相誤差を含む基準信号と比較信号を前記第２の位相比較
器に、位相誤差のない基準信号と比較信号を前記第１の
位相比較器に振り分ける選択回路とを備えたことを特徴
とするFractional-NＰＬＬ周波数シンセサイザ。 （付記７） 付記６に記載のFractional-NＰＬＬ周波数
シンセサイザにおいて、前記フィルタリング回路は、容
量であることを特徴とするFractional-NＰＬＬ周波数シ
ンセサイザ。 （付記８） 付記７に記載のFractional-NＰＬＬ周波数
シンセサイザにおいて、前記容量は、可変容量であるこ
とを特徴とするFractional-NＰＬＬ周波数シンセサイ
ザ。 （付記９） 付記８に記載のFractional-NＰＬＬ周波数
シンセサイザにおいて、前記可変容量は、ＰＬＬ周波数
シンセサイザの状態に応じて変更される可変容量である
ことを特徴とするFractional-NＰＬＬ周波数シンセサイ
ザ。 （付記１０） 付記６〜９のいずれか１つに記載のFrac
tional-NＰＬＬ周波数シンセサイザにおいて、前記フィ
ルタリング回路からの信号と第１の位相比較器からの位
相差信号は、論理回路を介して前記チャージポンプに出
力するようにしたことを特徴とするFractional-NＰＬＬ
周波数シンセサイザ。 （付記１１） 付記６に記載のFractional-NＰＬＬ周波
数シンセサイザにおいて、前記選択回路は、周期的に発
生する位相誤差を含むそれぞれの基準信号と比較信号の
出力タイミングを検知する制御信号生成回路からの制御
信号に基づいて第１の位相比較器又は第２の位相比較器
をいずれかに基準信号と比較信号を出力させることを特
徴とするFractional-NＰＬＬ周波数シンセサイザ。
【００７４】
【発明の効果】請求項１〜８に記載の発明によれば、ロ
ック状態において分数分周に伴う位相誤差が発生しても
スプリアスを低減できるとともに、Fractional-N周波数
シンセサイザの高速化、高集積化、低電流化を図ること
ができる。
【図面の簡単な説明】
【図１】一実施形態のFractional-NＰＬＬ周波数シンセ
サイザを説明するためのブロック回路図
【図２】同じくFractional-NＰＬＬ周波数シンセサイザ
のタイミングチャート図
【図３】同じくチャージポンプに入力される信号の波形
図
【図４】従来のFractional-NＰＬＬ周波数シンセサイザ
のブロック回路図
【図５】ロック状態での位相誤差を説明するためのタイ
ミングチャート図
【符号の説明】
１０ 選択回路 １１ 第１の位相比較器 １２ 第２の位相比較器 １３ａ 論理回路 １３ｂ フィルタリング回路 １４ チャージポンプ １５ ローパスフィルタ回路（ＬＰＦ） １６ 電圧制御発振器（ＶＣＯ） １７ａ 可変分周器 １７ｂ アキュームレータ １８ 制御信号生成回路 ｆｒ 基準信号 ｆｐ 比較信号 Δｔ０〜Δｔ７ 位相誤差 ＣＮＴ 制御信号 ΦＲ１，ΦＰ１，ΦＲ２，ΦＰ２ 位相差信号 Ｃ１，Ｃ２ 容量 ｆvco 周波数信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC24 CC30 CC38 CC41 CC53 DD23 DD32 DD38 DD43 GG04 HH03 HH10 KK03 KK13 KK14 KK25 KK26 KK38 KK40 PP03 QQ02 QQ07 QQ08 RR12 RR18

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ロック状態おいて分数分周に伴って位相
    比較器に入力される基準信号と比較信号との位相誤差に
    対して、所定の位相誤差を基準としてその基準となる位
    相誤差以下の位相誤差を一律に除去するようにしたこと
    を特徴とするFractional-NＰＬＬ周波数シンセサイザの
    位相誤差除去方法。
  2. 【請求項２】 請求項１に記載のFractional-NＰＬＬ周
    波数シンセサイザの位相誤差吸収方法において、 位相比較器から出力される位相差信号であって基準とな
    る位相誤差以下の位相誤差を一律に除去するようにした
    ことを特徴とするFractional-NＰＬＬ周波数シンセサイ
    ザの位相誤差除去方法。
  3. 【請求項３】 ロック状態おいて分数分周に伴って位相
    比較器に入力される基準信号と比較信号との位相誤差に
    対して、所定の位相誤差を基準としてその基準となる位
    相誤差以下の位相誤差の基準信号と比較信号を前記位相
    比較器とは別の第２の位相比較器に入力し、その第２の
    位相比較器から出力される位相差信号のパルス波形を消
    去して前記分数分周に伴う基準信号と比較信号との位相
    誤差を除去するようにしたことを特徴とするFractional
    -NＰＬＬ周波数シンセサイザの位相誤差除去方法。
  4. 【請求項４】 請求項３に記載のFractional-NＰＬＬ周
    波数シンセサイザの位相誤差除去方法において、 前記基準となる位相誤差の大きさは、Fractional-NＰＬ
    Ｌ周波数シンセサイザの状態に応じて変更することを特
    徴とするFractional-NＰＬＬ周波数シンセサイザの位相
    誤差除去方法。
  5. 【請求項５】 基準信号と分数分周された比較信号とを
    位相比較器にて比較し、その位相比較器から出力される
    位相差信号をチャージポンプにて電圧信号に変換し、そ
    の電圧信号をローパスフィルタにて平滑にして電圧制御
    信号として電圧制御発振器に出力し、その電圧制御発振
    器にて前記電圧制御信号に基づく周波数の周波数信号を
    可変分周器に出力するようにしたFractional-NＰＬＬ周
    波数シンセサイザであって、 ロック状態おいて分数分周に伴って位相比較器に入力さ
    れる基準信号と比較信号との位相誤差に対して、所定の
    位相誤差を基準としてその基準となる位相誤差以下の位
    相誤差を一律に除去する除去回路を設けたことを特徴と
    するFractional-NＰＬＬ周波数シンセサイザ。
  6. 【請求項６】 基準信号と分数分周された比較信号とを
    第１の位相比較器にて比較し、その第１の位相比較器か
    ら出力される位相差信号をチャージポンプにて電圧信号
    に変換し、その電圧信号をローパスフィルタにて平滑に
    して電圧制御信号として電圧制御発振器に出力し、その
    電圧制御発振器にて前記電圧制御信号に基づく周波数の
    周波数信号を可変分周器に出力するようにしたFraction
    al-NＰＬＬ周波数シンセサイザであって、 前記第１の位相比較器とは別の前記基準信号と前記比較
    信号とを入力し位相を比較する第２の位相比較器と、 前記第２の位相比較器から出力される位相差信号のパル
    ス波形を消去するフィルタリング回路と、 ロック状態において分数分周に伴う基準信号と比較信号
    との位相誤差に対して、所定の位相誤差を基準としてそ
    の基準となる位相誤差以下の位相誤差を含む基準信号と
    比較信号を前記第２の位相比較器に、位相誤差のない基
    準信号と比較信号を前記第１の位相比較器に振り分ける
    選択回路とを備えたことを特徴とするFractional-NＰＬ
    Ｌ周波数シンセサイザ。
  7. 【請求項７】 請求項６に記載のFractional-NＰＬＬ周
    波数シンセサイザにおいて、 前記フィルタリング回路からの信号と第１の位相比較器
    からの位相差信号は、論理回路を介して前記チャージポ
    ンプに出力するようにしたことを特徴とするFractional
    -NＰＬＬ周波数シンセサイザ。
  8. 【請求項８】 請求項６に記載のFractional-NＰＬＬ周
    波数シンセサイザにおいて、 前記選択回路は、周期的に発生する位相誤差を含むそれ
    ぞれの基準信号と比較信号の出力タイミングを検知する
    制御信号生成回路からの制御信号に基づいて第１の位相
    比較器又は第２の位相比較器をいずれかに基準信号と比
    較信号を出力させることを特徴とするFractional-NＰＬ
    Ｌ周波数シンセサイザ。
JP2000179470A 2000-06-15 2000-06-15 Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ Expired - Fee Related JP4198303B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000179470A JP4198303B2 (ja) 2000-06-15 2000-06-15 Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ
US09/809,208 US6515525B2 (en) 2000-06-15 2001-03-16 Fractional-N-PLL frequency synthesizer and phase error canceling method therefor
EP01304160A EP1164701B1 (en) 2000-06-15 2001-05-09 Fractional-N-PLL frequency synthesizer and phase error canceling method therefor
DE60122970T DE60122970T2 (de) 2000-06-15 2001-05-09 Frequenzsynthesizer mit gebrochenem Teilverhältnis und Verfahren zur Phasenfehlerunterdrückung dafür

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000179470A JP4198303B2 (ja) 2000-06-15 2000-06-15 Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ

Publications (2)

Publication Number Publication Date
JP2001358584A true JP2001358584A (ja) 2001-12-26
JP4198303B2 JP4198303B2 (ja) 2008-12-17

Family

ID=18680744

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000179470A Expired - Fee Related JP4198303B2 (ja) 2000-06-15 2000-06-15 Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ

Country Status (4)

Country Link
US (1) US6515525B2 (ja)
EP (1) EP1164701B1 (ja)
JP (1) JP4198303B2 (ja)
DE (1) DE60122970T2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684053B1 (ko) 2005-02-14 2007-02-16 삼성전자주식회사 시그마 델타 변조 장치, 이를 이용한 주파수 합성기 및 분수 분주 주파수 합성 방법
JP2007259345A (ja) * 2006-03-24 2007-10-04 Nippon Dempa Kogyo Co Ltd 恒温型の水晶発振器
JP2009284515A (ja) * 2009-07-21 2009-12-03 Renesas Technology Corp 位相同期ループ回路
US7800452B2 (en) 2004-09-09 2010-09-21 Renesas Electronics Corporation Phase locked loop circuit
JP2014116646A (ja) * 2012-12-06 2014-06-26 Renesas Mobile Corp 半導体装置、無線通信端末及び半導体装置の制御方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3605023B2 (ja) * 2000-10-05 2004-12-22 山形日本電気株式会社 クロック生成回路
JP2002217723A (ja) * 2001-01-23 2002-08-02 Mitsubishi Electric Corp 小数点分周方式ｐｌｌ周波数シンセサイザ
CN1217486C (zh) * 2001-05-30 2005-08-31 哉英电子股份有限公司 相位比较电路
US7327820B2 (en) * 2003-11-05 2008-02-05 Massachusetts Institute Of Technology Method and apparatus for reducing quantization noise in fractional-N frequency synthesizers
US7038507B2 (en) * 2003-11-14 2006-05-02 Teledyne Technologies Incorporated Frequency synthesizer having PLL with an analog phase detector
US7282973B1 (en) * 2005-12-07 2007-10-16 Altera Corporation Enhanced DLL phase output scheme
US7514970B2 (en) * 2006-08-23 2009-04-07 Giga-Tronics, Inc. Decimal frequency synthesizer
US7656236B2 (en) * 2007-05-15 2010-02-02 Teledyne Wireless, Llc Noise canceling technique for frequency synthesizer
GB0804337D0 (en) 2008-03-07 2008-04-16 Cambridge Silicon Radio Ltd Dual phase detector phase-locked loop
US8179045B2 (en) * 2008-04-22 2012-05-15 Teledyne Wireless, Llc Slow wave structure having offset projections comprised of a metal-dielectric composite stack
US7848266B2 (en) 2008-07-25 2010-12-07 Analog Devices, Inc. Frequency synthesizers for wireless communication systems
EP2417704B1 (en) * 2009-04-10 2017-08-02 Hittite Microwave LLC Fractional-n frequency synthesizer having reduced fractional switching noise
JP6029747B2 (ja) * 2012-05-11 2016-11-24 ヨーロピアン スペース エージェンシー 周波数調節可能なデジタル信号の生成方法及び装置、並びにこれらを用いた周波数シンセサイザー
US9202660B2 (en) 2013-03-13 2015-12-01 Teledyne Wireless, Llc Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes
KR102076326B1 (ko) 2013-05-09 2020-02-12 삼성전자주식회사 위상 로테이팅 위상동기회로 및 그것의 동작 제어방법
US9225348B2 (en) 2014-01-10 2015-12-29 International Business Machines Corporation Prediction based digital control for fractional-N PLLs
US11095295B2 (en) 2018-06-26 2021-08-17 Silicon Laboratories Inc. Spur cancellation for spur measurement
US10819353B1 (en) * 2019-10-04 2020-10-27 Silicon Laboratories Inc. Spur cancellation in a PLL system with an automatically updated target spur frequency
US11038521B1 (en) 2020-02-28 2021-06-15 Silicon Laboratories Inc. Spur and quantization noise cancellation for PLLS with non-linear phase detection
US11316522B2 (en) 2020-06-15 2022-04-26 Silicon Laboratories Inc. Correction for period error in a reference clock signal
RU2765273C1 (ru) * 2021-07-01 2022-01-27 Акционерное общество "Концерн "Созвездие" Цифровой формирователь частотно-модулированных сигналов с низким уровнем искажений

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU4953979A (en) * 1978-08-16 1980-02-21 Sony Corporation Receiver tuning with frequency synthesizer
US4965531A (en) * 1989-11-22 1990-10-23 Carleton University Frequency synthesizers having dividing ratio controlled by sigma-delta modulator
US5180993A (en) * 1990-01-15 1993-01-19 Telefonaktiebolaget L M Ericsson Method and arrangement for frequency synthesis
JPH05243994A (ja) * 1991-09-17 1993-09-21 Kenwood Corp フラクショナルｎシンセサイザのスプリアスキャンセル回路
US5576666A (en) * 1993-11-12 1996-11-19 Nippondenso Technical Center Usa, Inc. Fractional-N frequency synthesizer with temperature compensation
JPH07302938A (ja) * 1994-04-28 1995-11-14 Sony Corp 圧電セラミックトランス及びその製造方法
JP3319677B2 (ja) * 1995-08-08 2002-09-03 三菱電機株式会社 周波数シンセサイザ
DE69624952T2 (de) * 1996-01-09 2003-08-28 Sanyo Electric Co Einstellbarer Frequenzteiler
JP3653892B2 (ja) * 1996-11-21 2005-06-02 富士通株式会社 フラクショナルｎ周波数シンセサイザ
JP3102373B2 (ja) * 1997-03-12 2000-10-23 日本電気株式会社 周波数シンセサイザ
US5834987A (en) * 1997-07-30 1998-11-10 Ercisson Inc. Frequency synthesizer systems and methods for three-point modulation with a DC response
US6236275B1 (en) * 1997-10-24 2001-05-22 Ericsson Inc. Digital frequency synthesis by sequential fraction approximations
JPH11225072A (ja) 1998-02-05 1999-08-17 Fujitsu Ltd スプリアス抑制装置、スプリアス抑制方法およびフラクショナルｎシンセサイザ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800452B2 (en) 2004-09-09 2010-09-21 Renesas Electronics Corporation Phase locked loop circuit
KR100684053B1 (ko) 2005-02-14 2007-02-16 삼성전자주식회사 시그마 델타 변조 장치, 이를 이용한 주파수 합성기 및 분수 분주 주파수 합성 방법
JP2007259345A (ja) * 2006-03-24 2007-10-04 Nippon Dempa Kogyo Co Ltd 恒温型の水晶発振器
JP2009284515A (ja) * 2009-07-21 2009-12-03 Renesas Technology Corp 位相同期ループ回路
JP4500362B2 (ja) * 2009-07-21 2010-07-14 株式会社ルネサステクノロジ 位相同期ループ回路
JP2014116646A (ja) * 2012-12-06 2014-06-26 Renesas Mobile Corp 半導体装置、無線通信端末及び半導体装置の制御方法

Also Published As

Publication number Publication date
EP1164701B1 (en) 2006-09-13
DE60122970D1 (de) 2006-10-26
JP4198303B2 (ja) 2008-12-17
US20010052804A1 (en) 2001-12-20
US6515525B2 (en) 2003-02-04
DE60122970T2 (de) 2006-12-21
EP1164701A2 (en) 2001-12-19
EP1164701A3 (en) 2004-04-14

Similar Documents

Publication Publication Date Title
JP2001358584A (ja) Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ
JP3094977B2 (ja) Ｐｌｌ回路
US5831483A (en) PLL frequency synthesizer having circuit for controlling gain of charge pump circuit
JP3587818B2 (ja) 位相制御回路
JP2000174616A (ja) 半導体集積回路
JP2007288647A (ja) 発振器制御装置
JP2001007698A (ja) データｐｌｌ回路
JP2006295343A (ja) スイッチトキャパシタフィルタ及びフィードバックシステム
JP2001160752A (ja) 位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置
WO2007080918A1 (ja) 位相比較回路およびそれを用いたｐｌｌ周波数シンセサイザ
JP2001217712A (ja) 周波数シンセサイザ
US5821789A (en) Fast switching phase-locked loop
JP2002519904A (ja) 位相ロック・ループのループ・フィルタ用充電ポンプ・ステアリング・システム及び方法
JP2006174459A (ja) デッドロック防止回路を備える位相同期ループ回路及びそのデッドロック防止方法
JPH1198010A (ja) 低電源用半導体装置
US6091271A (en) Frequency doubling method and apparatus
US20070176698A1 (en) Device for generation of a reference frequency and corresponding electronic circuit
JP2009077308A (ja) 位相ロックループ回路
US7471126B2 (en) Phase locked loop utilizing frequency folding
JP2009200703A (ja) チャージポンプ回路およびｐｌｌ回路
JPH06338793A (ja) Ｐｌｌ周波数シンセサイザ回路
Fried Low-power digital PLL with one cycle frequency lock-in time for clock syntheses up to 100 MHz using 32,768 Hz reference clock
JPH1022824A (ja) 位相同期回路
JPH09172371A (ja) Ｐｌｌ回路に設けたチャージポンプの制御方法及びｐｌｌ回路
KR19990030658A (ko) 고속 위상 동기 루프 및 그의 로킹 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050830

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20071121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080610

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080811

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080930

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081001

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4198303

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131010

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees