JP6029747B2 - 周波数調節可能なデジタル信号の生成方法及び装置、並びにこれらを用いた周波数シンセサイザー - Google Patents

Description

本発明は、周波数調節可能な基準クロック信号等の周波数調節可能なデジタル信号の生成方法及び装置に関する。

本発明は、例えば、フラクショナルＮ（fractional-N：分数分周）周波数シンセサイザーのための基準クロック信号を生成すること、基準クロック信号に基づいてフラクショナルＮ周波数シンセサイザーを動作させること等に適用可能である。

周波数シンセサイザーは、例えば陸上通信又は衛星通信の分野において、所望の周波数の信号を生成するのに一般的に用いられる。広く普及したタイプの周波数シンセサイザーは、フラクショナルＮ位相ロックループ（ＰＬＬ）周波数シンセサイザーであり、非常に高い周波数分解能を可能にする。そのようなフラクショナルＮ周波数シンセサイザーの通常の構成が図１に示されている。図１によれば、フラクショナルＮ周波数シンセサイザー１００は、基準クロック発生器１０１と、デジタルコア１０２と、位相周波数検出器（ＰＦＤ）１０３と、チャージポンプ１０４と、ループフィルター１０５と、電圧制御発振器（ＶＣＯ）１０６と、２分周（divide-by-2）プリスケーラー１０７と、４／５分周器１０８と、フラクショナルＮ分周器としての役割を果たすＭカウンター１０９と、Ａカウンター１１０とを備える。ＶＣＯ１０６の出力信号は２分周プリスケーラー１０７及び４／５分周器１０８によってプリスケーリングされ、フラクショナルＮ分周器１０９に供給される。フラクショナルＮ分周器１０９において、信号の周波数は分数Ｎで分周され、フラクショナルＮ分周器１０９の出力はＰＦＤ１０３に供給される。ＰＦＤ１０３において、基準クロック発生器１０１によって出力され、デジタルコア１０２において処理される基準クロック信号が、その位相及び周波数に関してフラクショナルＮ分周器１０９の出力と比較される。ＰＦＤ１０３は、例えば、それぞれの２つの入力信号の例えばアップスロープ又はダウンスロープを比較して、それぞれのアップスロープ又はダウンスロープの位相差を示す電圧信号を出力する。ここで、ＰＦＤ１０３の出力電圧の極性は、位相差の符号を示す。換言すれば、ＰＦＤ１０３の出力電圧の極性は、それぞれのアップスロープ又はダウンスロープの時間的な順序を示す。ＰＦＤ１０３によって出力される信号は、チャージポンプ１０４によって電流に変換され、生成された電流がループフィルター１０５に入力され、ループフィルター１０５においてこの電流は積分され、ＶＣＯ１０６のための電圧制御信号が形成される。ＰＦＤ１０３、チャージポンプ１０４、ループフィルター１０５、ＶＣＯ１０６、２分周プリスケーラー１０７、４／５分周器１０８、及びフラクショナルＮ分周器１０９によって形成される位相ロックループによって、ＶＣＯ１０６の出力周波数は、ＶＣＯ１０６のプリスケーリング及び分周された出力信号が、基準クロック発生器１０１によって出力され、デジタルコア１０２によって処理された基準クロック信号と同じ周波数を有するように制御される。

上記において、フラクショナルＮ分周器１０９によってＶＣＯ１０６の出力信号の周波数の分周が以下のように達成される。Ｎが整数の分周比に設定される場合、フラクショナルＮ分周器１０９は、フラクショナルＮ分周器１０９に入力される続くＮ個のパルスにつき１つのパルスを出力する。次に、各Ｎ番目のパルスがＰＦＤ１０３に供給され、分周比Ｎがデジタルコア１０２に供給され、それに応じて、基準クロック発生器１０１によって出力される基準信号を処理することができるようにする。特に、基準クロック信号は、デジタルコア１０２が、或るタイミング間隔でのみ基準クロック信号のパルスを出力するように処理される。このタイミング間隔において、Ｎ番目のパルスもフラクショナルＮ分周
器１０９によって出力されることが予期される。換言すれば、上記の構成によって、ＶＣＯ１０６のプリスケーリングされた出力信号のＮ番目のパルスごとに、このパルスが基準クロック信号のそれぞれのパルスと比較される。２分周プリスケーラー１０７及び４／５分周器１０８が省かれる単純化された例では、この方式におけるＶＣＯ１０６の出力信号の周波数は、基準クロック発生器１０１によって出力される基準クロック信号の周波数のＮ倍に等しくなるように制御される。

フラクショナル分周比は、フラクショナルＮ分周器１０９を様々な整数分周比に交互に設定することによって得ることができる。例えば、フラクショナルＮ分周器１０９の実際の／瞬時の分周比Ｎを１０及び１１に交互に設定することによって、結果としての／所望の分周比１０．５を得ることができる。更なる例によれば、実際の分周比を、フラクショナルＮ分周器１０９の１０サイクルのうちの１つについて１１に設定し、１０サイクルのうちの残りの９つについて１０に設定することによって、結果としての分周比１０．１を得ることができる。当然ながら、整数分周比を設定するためのより精緻な方式を用いることができる。これは例えば、整数分周比の相対的な出現が、所望のフラクショナル分周比を中心としたガウス分布等の分布によって求められる方式等である。したがって、フラクショナル分周比が１０．５であることが望ましい例において、整数分周比１１、１２、１３等を相対的な出現を減らしながら、及び整数分周比１０、９、８等を相対的な出現を減らしながら設定することができる。

しかしながら、上記で説明したようなフラクショナルＮ周波数シンセサイザーでは、ＰＦＤにおいて比較される２つの信号が決して正確に同相でないという問題が生じる。すなわち、フラクショナルＮ分周器１０９の実際の分周比が所望のフラクショナル分周比未満の整数値に設定されるフラクショナルＮ分周器１０９のサイクルにおいて、基準クロック信号はフラクショナルＮ分周器１０９の出力に遅れるのに対し、フラクショナルＮ分周器１０９の実際の分周比が所望のフラクショナル分周比よりも高い整数値に設定されるサイクルの場合、フラクショナルＮ分周器１０９によって出力される信号は、基準クロック信号に遅れる。したがって、ＰＦＤ１０３の出力電圧は頻繁に極性を変え、それによってチャージポンプによって出力される電流も頻繁に極性を変える。しかしながら、電流の極性の反転の出現時、電流は一時的に非常に小さく、チャージポンプ１０４の特性に起因して、電流の大きさはこの状況（reg i me）において非線形に変化する。また、出力電流の時間依存性はこの場合、予測不可能である。この理由により、チャージポンプ１０４のこの状況は、「非線型ゾーン」又は「デッドゾーン」と呼ばれる。チャージポンプ１０４によって出力される電流の大きさのこの非線形の変化、及び予測不可能な時間依存性がＶＣＯ１０６に影響を与え、それによって、ＶＣＯ１０６の出力信号は、「スプリアス（spurs）」と呼ばれる望ましくない疑似周波数成分を含む。これらのスプリアスは、フラクショナルＮ分周器１０９の動作に起因したものであるため、「分数スプリアス」と呼ばれる。

分数スプリアスは、所望の分周比Ｎが整数に近いか又は半整数に近い場合に現れる。出力信号の周波数空間の約１６％について、又はそれぞれ所望の分周比Ｎの空間の約１６％について分数スプリアスが現れることがわかっている。このため、以下において、間隔ｎ−０．０５＜Ｎ＜ｎ＋０．０５又は間隔（ｎ＋１／２）−０．０５＜Ｎ＜（ｎ＋１／２）＋０．０５にある所望の分周比Ｎは、「スプリアス限界（spur critical）」と呼ばれる。ここで、ｎはゼロ又は正の整数である。これらの間隔にない所望の分周比Ｎは、「スプリアスフリー（spur free）」値と呼ばれる。

特に、周波数シンセサイザーが、単一チップ構成、潜在的チャージポンプ不一致又は潜在的チャージポンプ漏れの状態で実現される場合、基準クロック信号へのＶＣＯ１０６の出力信号の再結合（coupling-back）又はＶＣＯ１０６の出力信号への基準クロック信号の再結合がスプリアスの更なる原因となる。

従来技術において、分数スプリアスのレベルを低減するための様々なメカニズムが知られており、これらのメカニズムは、ディザリング、ＰＦＤにおけるノイズシェーピング、及びチャージポンプへのオフセット電流（バイアス）の印加を含み、この印加によって、位相ノイズの増大と引き換えに分数スプリアスが抑制される。しかしながら、これらのメカニズムのいずれも分数スプリアスを完全に除去しないことがわかっている。また、特に単一チップ上に実装されるフラクショナルＮ周波数シンセサイザーの場合、分数スプリアスのレベルを低減する手段は、設計の考慮事項及び空間制限に起因して制限される。

出版物である非特許文献１はフラクショナルＮ周波数シンセサイザーを開示しており、このフラクショナルＮ周波数シンセサイザーにおいて、ＰＦＤは時間−デジタル変換器（ＴＤＣ）と置き換えられ、このフラクショナルＮ周波数シンセサイザーは位相補間ベースのフラクショナルＮ分周器を用いる。しかしながら、位相補間分周器によって分数スプリアスのレベルを低減することによって位相ノイズが増大し、アクティブループフィルタリングが必要となる。

また、ハイブリッドフラクショナルＮ周波数シンセサイザーが提案されており、このハイブリッドフラクショナルＮ周波数シンセサイザーでは、基準信号の周波数を、分周比Ｎのスプリアス限界値を回避することができるように調整することができる。そのようなハイブリッドフラクショナルＮ周波数シンセサイザーでは、基準クロック信号は、出力周波数を調節することができるダイレクトデジタルシンセサイザー（ＤＤＳ）によって提供される。このＤＤＳでは、予め記憶された信号シーケンス（例えば正弦波）が調整可能なサンプルレートでサンプリングされ、信号値の結果としてのシーケンスがデジタル／アナログ変換にかけられ、所望の周波数の出力信号が生成される。ここで、所望の周波数はサンプルレートに依拠する。しかしながら、サンプリングエラー及びデジタル／アナログ変換に起因して、ＤＤＳの出力信号はスプリアスフリーではない。したがって、ハイブリッドフラクショナルＮ周波数シンセサイザーの出力もスプリアスフリーではない。

Zanuso, M他「A wideband 3.6 GHz digital DS fractional-N PLL with phase interpolation divider and digital spur cancellation」IEEE Journal of Solid-State Circuits, Vol. 46, No. 3, March 2011, pages 627 - 638

本発明の目的は、上記で論考した従来技術の制限を克服することである。本発明の別の目的は、低減されたスプリアスレベルで周波数調節可能なデジタル信号を出力する信号発生器を提供することである。本発明の更なる目的は、低減されたスプリアスレベルで信号を出力するフラクショナルＮ周波数シンセサイザーを提供することである。本発明のまた更なる目的は、低減されたスプリアスレベルで信号を出力し、単一のチップ上で実装することができるフラクショナルＮ周波数シンセサイザーを提供することである。

上記の目的を考慮して、添付の特許請求項１の特徴を有する周波数調節可能なデジタル信号の生成方法と、添付の特許請求項１０の特徴を有する信号発生器とが提案される。好ましい実施形態は従属請求項に記載される。

本発明の好ましい実施形態によれば、本発明の方法は、周波数シンセサイザーの基準クロック信号を生成するために用いられる。本発明の別の好ましい実施形態によれば、本発
明の信号発生器は周波数シンセサイザーにおいて用いられる。

本発明の一態様によれば、周波数調節可能なデジタル信号の生成方法が提供され、本方法は、周期的な第１のアナログ信号を生成することと、前記第１のアナログ信号の値と、変数値である第１の制御値との間の第１差分の符号を求めて符号反転を特定することと、前記第１差分の前記符号に基づいて前記周波数調節可能なデジタル信号を生成することとを含み、前記周波数調節可能なデジタル信号は、前記信号レベルの一部の切り替わりが前記第１差分のそれぞれの符号反転と一致するように生成される。好ましくは、第１のアナログ信号は周期的基準信号に基づいて生成される。

本発明の方法は、アナログ領域とデジタル領域との厳密な分離を提供する。本発明者らが認識しているように、スプリアスはデジタル領域にそれらの起源を有するので、そのような分離によって、最終的なデジタル出力信号の全体的なスプリアスレベルを大幅に制限することが可能になる。提案される方法によって、周期的なアナログ信号は、可変制御値によって示される閾値と比較される。この比較はアナログ領域において排他的に実行され、それによって、比較の結果生じる信号はスプリアスフリーである。したがって、信号レベルの一部の切り替わりが、アナログ信号の値と可変の制御値との間の第１差分のそれぞれの符号反転と一致する信号は、厳密にスプリアスフリーである。

可変の制御値を提供することによって、第１差分の符号が反転するタイミングは、アナログ信号の周期ごとに変動させることができる。このため、周波数調節可能なデジタル信号の信号レベルの切り替わりのタイミングを調整することができる。換言すれば、可変の制御値を提供することによって、周波数調節可能なデジタル信号の周波数はほぼ任意に調節することができる。要約すると、本発明の方法は、スプリアスがなく、オーバーサンプリングの目的でのデジタル入力信号の増倍を一切必要としない周波数調節可能なデジタル信号を提供することを可能にする。

第１のアナログ信号の周期ごとに、第１の制御値を調整することが更に提案される。第１のアナログ信号が周期的な基準信号に基づいて生成される場合、代替的に、第１の制御値は、基準信号の周期ごとに調整することができる。

第１の制御値が、それぞれ第１のアナログ信号の周期ごと又は基準信号の周期ごとに調整される場合、一定の周波数を有するデジタル信号を生成することができ、デジタル信号の周波数は正確に、かつほぼ任意に調節することができる。

好ましくは、前記第１のアナログ信号を生成することは、更に、第１の積分演算を周期的に実行して第１の積分値を示す第１のアナログ信号を得ることを含む。特に、第１のアナログ信号を生成することは、第１のコンデンサーを周期的に充電することを更に含むことができ、この場合、第１のアナログ信号は第１のコンデンサーの電圧を示す。

このように、経済的で単純な手段によってスプリアスフリーのアナログ信号を生成することができる。特に、それぞれ積分演算の一定の利得、又は一定の充電電流が提供される場合、結果としての第１のアナログ信号は三角波信号であり、これによってデジタル信号の周波数の単純で正確な調節が可能になり、これには比較的単純な計算しか伴わない。

前記周波数調節可能な信号を生成するステップにおいて、更に、前記周波数調節可能なデジタル信号は、前記信号レベルの残りの切り替わりのそれぞれが、前記信号レベルのそれぞれの反対の切り替わりから所定の期間後に起こるように生成されることが提案される。

特に、周波数調節可能なデジタル信号が、例えばアップスロープのみにおいてトリガーするために用いられる場合、上記で提案された特徴は本発明の方法の特に単純な実施態様を提供する。第１差分のそれぞれの符号反転と一致しない信号レベルの切り替わりが、反対方向の信号レベルのそれぞれの先行する切り替わりから所定の期間後に起こる場合、上記切り替えはモノフロップ（mono-flop：単安定マルチバイブレーター）によって実行することができる。

本発明の別の態様によれば、更に、前記第１のアナログ信号に対して固定の位相シフトを有する周期的な第２のアナログ信号を生成することと、前記第２のアナログ信号の値と、変数値である第２の制御値との間の第２差分の符号を求めて符号反転を特定することと、が提案される。前記周波数調節可能な信号を生成するステップにおいて、更に、前記周波数調節可能なデジタル信号は、前記信号レベルの残りの切り替わりのそれぞれが、前記第２差分のそれぞれの符号反転と一致するように、前記第２差分の前記符号に基づいて生成される。好ましくは、第２のアナログ信号は、周期的な基準信号に基づいて生成される。更に好ましくは、固定の位相シフトは１８０度であり、第２のアナログ信号は、第１の基準信号の位相を１８０度シフトするための論理ＮＯＴゲートの出力に基づいて生成される。

第２のアナログ信号に、第１のアナログ信号に対する固定の位相シフトを与えることによって、第１のアナログ信号によってトリガーされない信号レベルの残りの切り替わりのための単純で正確なトリガーを提供することができる。第２の制御値も可変であるので、信号レベルのこれらの切り替わりのタイミングは、第１のアナログ信号の周期ごとに変動させることができる。したがって、周波数調節可能なデジタル信号のデューティ比は正確に調整することができる。さらに、基準信号を、基準信号と同一の信号と、基準信号から１８０度シフトされた信号とに分割することによって、第１のアナログ信号及び第２のアナログ信号の双方を特に単純に生成することができ、第１のアナログ信号と第２のアナログ信号との間の固定位相差が確保される。

第１のアナログ信号の期間ごとに、第２の制御値を調整することが更に提案される。第１のアナログ信号が周期的な基準信号に基づいて生成される場合、代替的に、第２の制御値は、基準信号の周期ごとに調整することができる。

第２の制御値が、それぞれ第１のアナログ信号の周期ごと又は基準信号の周期ごとに調整される場合、一定の周波数及び一定のデューティ比を有するデジタル信号を生成することができ、デジタル信号の周波数及びデューティ比は正確に、かつほぼ任意に調節することができる。

好ましくは、前記第２のアナログ信号を生成することは、第２の積分演算を周期的に実行して第２の積分値を示す前記第２のアナログ信号を得ることを更に含む。特に、第２のアナログ信号を生成することは、第２のコンデンサーを周期的に充電することを更に含むことができ、この場合、第２のアナログ信号は第１のコンデンサーの電圧を示す。

このように、経済的で単純な手段によってスプリアスフリーのアナログ信号を生成することができる。特に、それぞれ積分演算の一定の利得、又は一定の充電電流が提供される場合、結果としての第２のアナログ信号は三角波信号であり、これによってデジタル信号の周波数及び／又はデューティ比の単純で正確な調節が可能になり、これには比較的単純な計算しか伴わない。

本発明の別の態様によれば、前記周波数調節可能なデジタル信号を周波数シンセサイザーの基準クロック信号として更に用いることが提案される。前記周波数シンセサイザーは
、出力信号を生成する電圧制御発振器と、前記出力信号に基づいて分周された出力信号を生成するフラクショナルＮ分周器と、前記分周された出力信号と前記基準クロック信号との間の位相差を示す制御信号を生成する位相比較器と、前記電圧制御発振器を制御するためのフィルタリングされた制御信号を、前記位相比較器が生成する制御信号に基づき生成するフィルターと、を備える。

スプリアスフリーの周波数調節可能なデジタル信号は、有利にはフラクショナルＮ周波数シンセサイザーのための基準クロック信号として利用することができる。基準クロック信号の周波数は、ほぼ任意に調節することができるので、周波数シンセサイザーの出力信号の所与の所望の周波数について、フラクショナルＮ分周器の分周比の更なる選択が利用可能になる。明らかに、そのような追加の選択は、基準クロック信号の周波数が固定である場合に利用可能でない。加えて、本発明のフラクショナルＮ周波数シンセサイザーにおいて提供される基準クロック信号はスプリアスフリーである。

したがって、結果として分数スプリアスが生じるフラクショナル分周比の値、特に、整数に近いか又は半整数に近いフラクショナル分周比を回避することができる。特に、ここで、フラクショナルＮ分周器の分周比を厳密に整数値に制限することも可能であり、それによって、出力信号の所望の周波数について、フラクショナルＮ分周器の切り替えは不要である。このようにして、フラクショナルＮ周波数シンセサイザーの分数スプリアスのレベルは大幅に低減させることができる。このため、本発明の周波数シンセサイザーは、フラクショナルＮ周波数シンセサイザー及び整数−Ｎ周波数シンセサイザーの利点、すなわち優れた周波数分解能、及び分数スプリアスがないことを組み合わせる。

前記フラクショナルＮ分周器の分周比を設定することと、前記出力信号の所望の周波数及び前記フラクショナルＮ分周器の前記設定された分周比に従って前記周波数調節可能なデジタル信号の前記周波数を制御することと、が更に提案される。好ましくは、フラクショナルＮ分周器の分周比は、出力信号の所望の周波数に関わらずスプリアスフリーの値に設定される。特に、フラクショナルＮ分周器の分周比は、整数にも半整数にも近くない値に設定されることが好ましい。特に、フラクショナルＮ分周器の切り替えの必要がないように、フラクショナルＮ分周器の分周比を整数値に設定することができる。

本発明の別の態様によれば、周波数調節可能なデジタル信号を生成する信号発生器が提案される。本信号発生器は、周期的な第１のアナログ信号を生成する手段と、前記第１のアナログ信号の値と、変数値である第１の制御値との間の第１差分の符号を求めて符号反転を特定する手段と、前記第１差分の前記符号に基づいて前記周波数調節可能なデジタル信号を生成し、前記周波数調節可能なデジタル信号の信号レベルを、信号レベルの一部の切り替わりが前記第１差分のそれぞれの符号反転と一致するよう切り替える手段と、を備える。好ましくは、第１のアナログ信号は周期的な基準信号に基づいて生成される。

さらに、前記第１のアナログ信号の周期ごとに前記第１の制御値を調整する手段を提供することが提案される。第１のアナログ信号が周期的な基準信号に基づいて生成される場合、代替的に、第１の制御値は、基準信号の周期ごとに調整することができる。

好ましくは、前記第１のアナログ信号を生成する前記手段は、更に、第１の積分演算を周期的に実行して第１の積分値を示す前記第１のアナログ信号を得る。特に、第１のアナログ信号を生成する手段は、更に、第１のコンデンサーを周期的に充電することができる。この場合、第１のアナログ信号は第１のコンデンサーの電圧を示す。

本発明の別の態様によれば、前記第１のアナログ信号に対して固定の位相シフトを有する周期的な第２のアナログ信号を生成する手段と、前記第２のアナログ信号の値と、変数
値である第２の制御値との間の第２差分の符号を求めて符号反転を特定する手段と、を更に提供することが提案される。前記周波数調節可能なデジタル信号を生成する手段は、更に、前記第２差分の前記符号に基づいて前記周波数調節可能なデジタル信号を生成し、前記周波数調節可能なデジタル信号の前記信号レベルを、前記信号レベルの残りの切り替わりのそれぞれが前記第２差分のそれぞれの符号反転と一致するよう切り替える。好ましくは、第２のアナログ信号は周期的な基準信号に基づいて生成される。更に好ましくは、固定位相シフトは１８０度であり、第２のアナログ信号は、第１の基準信号の位相を１８０度シフトさせるための論理ＮＯＴゲートの出力に基づいて生成される。

好ましくは、第２のアナログ信号を生成する手段は、更に、第２の積分演算を周期的に実行して第２の積分値を示す第２のアナログ信号を得る。特に、第２のアナログ信号を生成する手段は、更に、第２のコンデンサーを周期的に充電することができ、この場合、第２のアナログ信号は第２のコンデンサーの電圧を示す。

本発明の更に別の態様によれば、周波数シンセサイザーであって、出力信号を生成する電圧制御発振器と、信号発生器と、前記出力信号に基づいて分周された出力信号を生成するフラクショナルＮ分周器と、前記分周された出力信号と前記信号発生器が生成する前記周波数調節可能なデジタル信号である基準クロック信号との間の位相差を示す制御信号を生成する位相比較器と、前記電圧制御発振器を制御するためのフィルタリングされた制御信号を、前記位相比較器が生成する制御信号に基づき生成するフィルターと、を備える、周波数シンセサイザーが提案される。

前記フラクショナルＮ分周器の分周比を設定する手段と、前記出力信号の所望の周波数及び前記フラクショナルＮ分周器の前記設定された分周比に従って前記周波数調節可能なデジタル信号の前記周波数を制御する手段と、を備える周波数シンセサイザーを提供することが更に提案される。好ましくは、フラクショナルＮ分周器の分周比は、出力信号の所望の周波数に関わらずスプリアスフリーの値に設定される。特に、フラクショナルＮ分周器の分周比は、整数にも半整数にも近くない値に設定されることが好ましい。

周波数シンセサイザーが単一のチップ上に実装される場合、特定の利点を達成することができる。

上記で提案されたフラクショナルＮ周波数シンセサイザーは大幅に低減されたスプリアスレベルを有するので、有利には単一チップ構成において実施することができる。この構成では通常、スプリアス低減のための措置は、設計の考慮事項及びサイズ制限によって制限される。

当該技術分野において既知のフラクショナルＮ周波数シンセサイザーを示す図である。 本発明の第１の実施形態による周波数調節可能なデジタル信号を生成するための信号発生器を示す図である。 本発明の第１の実施形態による信号発生器の動作を示すフローチャートである。 本発明の第１の実施形態による信号発生器の動作を示すタイミング図である。 本発明の第１の実施形態による信号発生器の動作を示す更なるタイミング図である。 本発明の第２の実施形態による周波数調節可能なデジタル信号を生成するための信号発生器を示す図である。 本発明の第２の実施形態による信号発生器の動作を示すフローチャートである。 本発明の第２の実施形態による信号発生器の動作を示すフローチャートである。 本発明の第２の実施形態による信号発生器の動作を示すフローチャートである。 本発明の第２の実施形態による信号発生器の動作を示すタイミング図である。 本発明の第２の実施形態による信号発生器の動作を示す別のタイミング図である。 本発明の第１の実施形態による信号発生器を備えるフラクショナルＮ周波数シンセサイザーを示す図である。 本発明の第２の実施形態による信号発生器を備えるフラクショナルＮ ＰＬＬ周波数シンセサイザーを示す図である。 図８及び図９に示すフラクショナルＮ周波数シンセサイザーの動作を示すフローチャートである。

以下において、添付の図面を参照して本発明の好ましい実施形態を説明する。図面において、同一のものは同一の参照符号によって示される。本発明は、説明される実施形態に限定されず、実施形態の説明される特徴及び態様は、本発明の更なる実施形態を形成するように変更又は結合することができることが理解される。

本発明の以下の説明において、異なる方向（プラスからマイナス又はマイナスからプラス）の符号反転、及び異なる方向（デジタル信号の低レベルから高レベル、又は高レベルから低レベル）、すなわちアップスロープ又はダウンスロープを有する信号レベルの遷移（切り替わり）について言及する。ここで、本発明は、信号レベルのそのような符号反転及び遷移間の明示的に開示される相関に限定されないことが理解される。なぜなら、例えば以下で開示される信号線上のＮＯＴゲートを設けることによって、又は積分器利得を変更することによって、正の符号反転が負の符号反転で置き換えられ、及び／又は信号レベルの正の遷移が信号レベルの負の遷移によって置き換えられるように本発明を変更することが、十分に専門家の能力の範囲内にあるためである。

図２は、本発明の第１の実施形態による、調節可能な周波数を有する信号を生成するための信号発生器を示している。信号発生器は、フィルター２０１（第１のフィルター）と、比較器２０２（第１の比較器）と、デジタル／アナログ変換器２０３（第１のデジタル／アナログ変換器）と、論理モジュール４００と、コントローラー５００とを備える。例えば、振動水晶によって生成されるデジタル基準信号の基準周波数Ｆｒｅｆがフィルター２０１に供給される。基準信号は、矩形信号等のデジタル信号である。例示の目的で、基準周波数Ｆｒｅｆは１００ＭＨｚであると仮定される。フィルター２０１は積分器であり、コンデンサー（第１のコンデンサー）を定電流で充電するための電流源（第１の電流源）に接続されたこのコンデンサーを備えることができる。比較器２０２はアナログレベルのトリガーを表すことが好ましい。

図３、図４Ａ及び図４Ｂを参照して説明されるように、フィルター２０１による積分は、低レベルから高レベルへの基準信号Ｆｒｅｆの遷移（切り替わり）によってトリガーされ、フィルター２０１は積分値（第１の積分値）をアナログ信号（第１のアナログ信号）として出力する。アナログ信号は比較器２０２に供給される。図４Ａ及び図４Ｂを参照して説明されるように、コントローラー５００は、閾値を示す、制御値（第１の制御値）を示すデジタルシーケンスをデジタル／アナログ変換器２０３に出力する。

デジタル／アナログ変換器２０３は、例えば８ビットデジタル／アナログ変換器であり、最小値と最大値との間で２^８−１＝２５５段階で制御値を調整することができる。デジタル／アナログ変換器２０３は、コントローラー５００によるデジタルシーケンス出力を、アナログ値である制御値に変換する。制御値は比較器２０２に供給される。

比較器２０２は、アナログ信号の信号レベルを制御値と比較し、比較の結果に従ってデジタル信号（第１のデジタル信号）を出力する。アナログ信号の信号レベル（アナログ信号の値）が制御値を超えている場合、比較器２０２はデジタル信号の高レベルを出力し、そうでない場合、低レベルを出力する。換言すれば、比較器２０２はアナログ信号の信号レベルと制御値との間の差（第１差分）を連続して観測し、その符号を連続して求め、差の符号反転を特定する。アナログ信号の信号レベルが制御値によって示される閾値を超えて上昇するか、又はアナログ信号の信号レベルが制御値によって示される閾値未満に降下するとき、符号反転が検出される。上記で示すように、比較器２０２は、アナログ信号の信号レベルを制御値（又は第１の制御値によって示される閾値）と比較し、それらの値の差の符号反転を検出するアナログレベルトリガーによって表されることが好ましい。さらに好ましくは、制御値自体が閾値を表し、すなわち、第１の制御値は、例えば、アナログ信号の信号レベルと直接比較することができる電圧レベルである。

比較器２０２によって出力されるデジタル信号の信号レベルの一部の遷移（切り替わり）は、比較器２０２によって求められるそれぞれの符号反転と一致する。１つの例として、比較器２０２によって出力されるデジタル信号のアップスロープ（図４Ａ、図４Ｂのタイミングｔ１１、ｔ１２、ｔ１３、ｔ１４を参照されたい）はそれぞれ、比較器２０２によって求められる符号反転と一致する。これらの符号反転は、最初にアナログ信号の信号レベルが制御値によって示される閾値よりも小さく、この制御値によって示される閾値を超えて上昇する場合に生じる。

比較器２０２によって出力されるデジタル信号は論理モジュール４００に供給される。論理モジュール４００において、比較器２０２によって出力されるデジタル信号は、周波数Ｆｏｕｔのデジタル出力信号を形成するように処理される。デジタル出力信号（周波数調節可能なデジタル信号）は、信号レベルの一部の遷移が、比較器２０２によって求められるそれぞれの符号反転と一致するように生成され、例えば、論理モジュール４００によって出力されるデジタル出力信号のアップスロープがそれぞれ、比較器２０２によって出力されるデジタル信号のアップスロープと一致するように生成される。

１つの実施形態において、信号レベルの一部の遷移でない残りの遷移が、信号レベルの先行する逆の遷移の所定の期間Ｔ３後にトリガーされる。換言すれば、第１の方向における各遷移（すなわち、低レベルから高レベル、又は高レベルから低レベル）後に続いて、所定の期間後、反対方向における信号レベルの遷移を提供するように論理モジュール４００がトリガーされる。所定の期間Ｔ３は、信号発生器によって出力することができる最も高い周波数に対応する周期よりも短くなるように選択される。所定の期間Ｔ３の持続時間は考慮事項によって制限される。この考慮事項によれば、高レベルパルスも、デジタル出力信号の高レベルパルス間の間隔も、短くなりすぎてはならない。なぜなら、そうでなければ、非ゼロキャパシタンスを有するデジタル出力信号を処理する下流のデジタル回路部が、デジタル出力信号を正確に処理することができないためである。１つの例では、所定の時間期間Ｔ３は、信号発生器の最も高い可能な周波数出力の周期の半分に対応するように選択される。別の例では、所定の期間Ｔ３は、基準信号Ｆｒｅｆの周期の半分に対応するように選択される。上記トリガーは、例えば論理モジュール４００が備えるモノフロップによって提供することができる。

フィルター２０１によって実行される積分プロセスは、所定の期間Ｔ４の後、リセットされる。例えば、積分プロセスは信号発生器の最も高い可能な周波数出力の周期の半分に対応する所定の期間Ｔ４の後にリセットすることができる。さらに、積分プロセスは、基準信号の周期の半分に対応する所定の期間Ｔ４の後にリセットすることができる。代替的に、フィルター２０１によって実行される積分プロセスは、基準信号の周期に対応する所定の期間Ｔ４の後にリセットすることができる。代替的に、所定の期間Ｔ４は、基準信号の周期の半分と、基準信号の周期との間で選択することができる。

本発明の別の実施形態において、論理モジュール４００は省かれ、デジタル出力信号は比較器２０２によって出力されるデジタル信号に対応する。この場合、信号レベルの一部の遷移内にない残りの遷移が、フィルター２０１による積分プロセスのリセットによってトリガーされ、この時点において、フィルター２０１によって出力されるアナログ信号の信号レベルは、制御値によって示される閾値未満に降下する。論理モジュール４００を省くことは、比較器２０２によって出力されるデジタル信号の高レベルの電圧が、デジタル出力信号を処理するために下流のデジタル回路部によって必要とされる高レベルの電圧と一致する場合、例えば、比較器２０２及び下流のデジタル回路部がＣＭＯＳ要素である場合、特に有利である。

論理モジュール４００又は比較器２０２によって出力されるデジタル出力信号はコントローラー５００に供給され、コントローラー５００はデジタル／アナログ変換器２０３を制御して制御値を出力する。図３、図４Ａ及び図４Ｂを参照して説明するように、制御値は、アナログ信号の期間ごとに調整されるか、又はそれぞれ基準信号の周期ごとに調整される。

図３は、上記で説明した信号発生器の動作を説明するフローチャートである。ステップＳ３００１〜Ｓ３００３は図２におけるフィルター２０１に関する。ステップＳ３００１において、基準信号の信号レベルが求められる。ステップＳ３００２において、信号レベルが高レベルに遷移したことがわかった場合、ステップＳ３００３において積分プロセス（第１の積分プロセス）が開始される。基準信号の信号レベルが高レベルにない場合、プロセスはステップＳ３００１に戻る。換言すれば、フィルター２０１による積分プロセスは、基準信号のアップスロープによってトリガーされる。代替的に、フィルター２０１は基準信号のダウンスロープ上でトリガーすることができる。

ステップＳ３００４〜Ｓ３００６は図２における比較器２０２に関する。ステップＳ３００４において、第１の積分プロセスの積分値に対応する第１のアナログ信号の信号レベルが第１の制御値と比較される。すなわち、第１のアナログ信号の信号レベルと第１の制御値との間の差の符号反転が特定される。ステップＳ３００５において第１差分の符号反転が特定された場合、第１のデジタル信号の信号レベル、又はそれぞれデジタル出力信号の信号レベルが高レベルに切り替えられる。そうでない場合、プロセスはステップＳ３００４に戻る。換言すれば、第１のデジタル信号のアップスロープ、又はそれぞれデジタル出力信号のアップスロープが、第１のアナログ信号が第１の制御値によって示される閾値を超えて上昇することによってトリガーされる。代替的に、それぞれの信号のダウンスロープは、ステップＳ３００５において求められる符号反転によってトリガーすることができる。

ステップＳ３００７〜Ｓ３００９は、図２におけるフィルター２０１に更に関する。ステップＳ３００７において、第１の積分プロセスの開始からの経過時間が求められる。ステップＳ３００８において、経過時間が所定の期間Ｔ４を超えることがわかった場合、第１の積分プロセスの積分値（第１の積分値）がリセットされる（図４Ａ、図４Ｂにおけるタイミングｔ０２、ｔ０４、ｔ０６及びｔ０８を参照されたい）。そうでない場合、プロ
セスはステップＳ３００７に戻る。

ステップＳ３０１０〜Ｓ３０１２は図２の論理モジュール４００に関する。ステップＳ３０１０において、第１のデジタル信号、又はそれぞれデジタル出力信号の高レベルへの遷移からの経過時間が求められる。ステップＳ３０１１において、経過時間が所定の期間Ｔ３を超えることがわかった場合、デジタル出力信号の信号レベルは低レベルに戻るように切り替えられる（図４Ａ、図４Ｂにおけるタイミングｔ２１、ｔ２２、ｔ２３及びｔ２４を参照されたい）。そうでない場合、プロセスはステップＳ３０１０に戻る。換言すれば、デジタル出力信号のダウンスロープのためのトリガーは、それぞれの先行するアップスロープから所定の期間後に提供される。代替的な実施形態において、ダウンスロープは、ステップＳ３００５において求められる符号反転によってトリガーされ、デジタル出力信号のアップスロープのためのトリガーは、それぞれの先行するダウンスロープから所定の期間後に提供される。

図３に示すプロセスフローは、基準信号の周期ごとに実行される連続プロセスであると理解される。これは、ステップＳ３０１２及びＳ３００１を接続するフロー線によって示される。

上記のプロセスフローにおいて、ステップＳ３００７〜Ｓ３００９はステップＳ３０１０〜Ｓ３０１２と交換することができることが理解される。

図４Ａは、信号発生器のデジタル出力信号の周波数Ｆｏｕｔが基準信号の周波数Ｆｒｅｆよりも低い場合の、図２の信号発生器の動作を示すタイミング図である。個々の図のそれぞれにおいて、水平軸は時間を表し、垂直軸は振幅（すなわち、信号レベル）を表す。同じことは、図４Ｂ、図７Ａ及び図７Ｂについても当てはまる。図４Ａにおいて、上から１番目の図は基準信号を示し、２番目の図は第１のアナログ信号を示し、３番目の図は図２における比較器２０２の動作を示し、４番目の図は、図２における論理モジュール４００によって提供されるダウントリガーを概略的に示し、５番目の図は、図２の信号発生器のデジタル出力信号を示す。

図４Ａに示す基準信号は、タイミングｔ０１、ｔ０３、ｔ０５及びｔ０７において信号レベルのアップスロープを有し、タイミングｔ０２、ｔ０４、ｔ０６及びｔ０８において信号レベルのダウンスロープを有する。図２におけるフィルター２０１は、基準信号のアプスロープによってトリガーされると、第１の積分プロセスを開始し、それにより第１のアナログ信号の信号レベルは、それぞれのタイミングｔ０１、ｔ０３、ｔ０５及びｔ０７において連続して単調に上昇し始める。図４Ａの第２の図において見てとることができるように、積分値は、基準信号のダウンスロープによってトリガーされてリセットされる。しかしながら、代替的な実施形態において、積分値のリセットは、基準信号の次のアップスロープによってトリガーすることもできる。更なる代替的な実施形態において、積分値をリセットするためのトリガーは、基準信号のそれぞれのダウンスロープとそれぞれの後続のアップスロープとの間の任意のタイミングにおいて提供される。

図４Ａの第３の図に示されているように、第１の制御値は、基準信号の周期ごと、又はそれぞれ第１のアナログ信号の周期ごとに調整される。この事例において、第１の制御値は基準信号のアップスロープと同期して調整される。ここで、基準信号の周期間の第１の制御値は、タイミングｔ０３においてレベルＬ１１からレベルＬ１２まで、タイミングｔ０５においてレベルＬ１２からレベルＬ１３まで、タイミングｔ０７においてレベルＬ１３からレベルＬ１４まで、一定量だけ徐々に増大する。第１のアナログ信号の連続して単調に上昇する信号レベルは、図４Ａに示す基準信号の第１の周期におけるタイミングｔ１１において、基準信号の第２の周期におけるタイミングｔ１２において、基準信号の第３
の周期におけるタイミングｔ１３において、及び基準信号の第４の周期におけるタイミングｔ１４において、第１の制御値によって示される閾値に下から交差する。

図４Ａの第３の図から見てとることができるように、第１のアナログ信号の信号レベルが基準信号の各周期において第１の制御値によって示される閾値に交差するタイミングは、基準信号の以前の周期よりも後に生じる。すなわち、図４Ａにおいて、関係ｔ１１−ｔ０１＜ｔ１２−ｔ０３＜ｔ１３−ｔ０５＜ｔ１４−ｔ０７が成り立つ。

図４Ａの第５の図において見てとることができるように、デジタル出力信号の高レベルＬ１の出力は、第１のアナログ信号が、それぞれのタイミングｔ１１、ｔ１２、ｔ１３及びｔ１４において第１の制御値によって示される閾値を超えて上昇することによってトリガーされる。換言すれば、デジタル出力信号の信号レベルの一部の切り替わりは、第１のアナログ信号の値と、第１の制御値によって示される閾値との間の第１差分のそれぞれの符号反転と一致する。より詳細には、デジタル出力信号の信号レベルの１つおきの切り替わり（この場合、デジタル出力信号の全てのアップスロープ）は、第１差分のそれぞれの符号反転と一致する。

図４Ａの第４の図に示すように、低レベルＬＯへのデジタル出力信号のダウンスロープのためのトリガーは、アップトリガーの後の一定の所定の期間Ｔ３において提供される。第４の図におけるタイミングｔ２１、ｔ２２及びｔ２３におけるパルスは、概略的な例として理解され、それらが第５の図におけるデジタル出力信号のダウントリガーとしての役割を果たす限り、当然ながら異なる形態、持続期間等を有することができる。

基準信号の周期はＴ１によって表され、デジタル出力信号の周期はＴ２によって表される。図４Ａにおける第１の図及び第５の図における比較から明らかに見てとることができるように、デジタル出力信号の周期Ｔ２は基準信号の周期Ｔ１よりも長い。したがって、デジタル出力信号の周波数Ｆｏｕｔは、基準信号の周波数Ｆｒｅｆよりも低い。それぞれの先行するアップトリガー後の所定の期間Ｔ３においてダウントリガーが提供されるので、デジタル出力信号のデューティ比は５０％と異なる。所定の期間Ｔ３が周期Ｔ１の半分になるように選択される図４Ａの例では、デジタル出力信号のデューティ比は５０％よりも小さい。

図４Ｂは、信号発生器のデジタル出力信号の周波数Ｆｏｕｔが基準信号の周波数Ｆｒｅｆよりも高い場合の、図２の信号発生器の動作を示すタイミング図である。図４Ｂのタイミング図によって示されるデジタル出力信号を生成するためのプロセスは、第１の制御値が徐々に増加するのではなく徐々に減少する点においてのみ、図４Ａによって示されるそれぞれのプロセスと異なる。それ以外の点において、プロセスは同一である。

図４Ａにおけるように、上から１番目の図は基準信号を示し、２番目の図は第１のアナログ信号を示し、３番目の図は図２における比較器２０２の動作を示し、４番目の図は、図２における論理モジュール４００によって提供されるダウントリガーを概略的に示し、５番目の図は、図２の信号発生器のデジタル出力信号を示す。最初の２つの図は、図４Ａにおける最初の２つの図と同一である。第３の図において、第１の制御値はタイミングｔ０３においてレベルＬ１１からレベルＬ１２に変更され、タイミングｔ０５においてレベルＬ１２からレベルＬ１３に変更され、タイミングｔ０７においてレベルＬ１３からレベルＬ１４に変更される。

図４Ａの場合のように、第１の制御値は、基準信号の周期ごと、又はそれぞれ第１のアナログ信号の周期ごとに調整される。特に、この場合、第１の制御値は基準信号のアップスロープと同期して調整される。図４Ａと対照的に、ここで、第１の制御値は基準信号の
周期ごとに一定量だけ徐々に減少する。第１の制御値は、タイミングｔ０３においてレベルＬ１１からレベルＬ１２まで、タイミングｔ０５においてレベルＬ１２からレベルＬ１３まで、タイミングｔ０７においてレベルＬ１３からレベルＬ１４まで減少する。第１のアナログ信号の連続して単調に上昇する信号レベルは、図４Ｂに示す基準信号の第１の期間におけるタイミングｔ１１において、基準信号の第２の周期におけるタイミングｔ１２において、基準信号の第３の周期におけるタイミングｔ１３において、及び基準信号の第４の周期におけるタイミングｔ１４において、第１の制御値によって示される閾値に下から交差する。

図４Ｂの第３の図から見てとることができるように、第１のアナログ信号の信号レベルが基準信号の各周期において第１の制御値によって示される閾値に交差するタイミングは、基準信号の以前の周期よりも早く生じる。すなわち、図４Ｂにおいて、関係ｔ１１−ｔ０１＞ｔ１２−ｔ０３＞ｔ１３−ｔ０５＞ｔ１４−ｔ０７が成り立つ。

図４Ｂの第５の図を参照すると、デジタル出力信号のアップスロープは、図４Ａに示される場合と同様に、第１のアナログ信号が、それぞれのタイミングｔ１１、ｔ１２、ｔ１３及びｔ１４において第１の制御値によって示される閾値を超えて上昇することによってトリガーされる。換言すれば、デジタル出力信号の信号レベルの一部の切り替わりは、第１のアナログ信号の値と、第１の制御値によって示される閾値との間の第１差分のそれぞれの符号反転と一致する。より詳細には、デジタル出力信号の信号レベルの１つおきの切り替わり（この場合、デジタル出力信号の全てのアップスロープ）は、第１差分のそれぞれの符号反転と一致する。

図４Ｂの第４の図を参照すると、図４Ａに示す場合のように、デジタル出力信号のダウンスロープのためのトリガーが、アップトリガーから一定の所定の期間Ｔ３後に提供される。第４の図におけるタイミングｔ２１、ｔ２２及びｔ２３におけるパルスは、概略的な例として理解され、それらが第５の図におけるデジタル出力信号のダウントリガーとしての役割を果たす限り、当然ながら異なる形態、持続期間等を有することができる。

図４Ｂの第１の図及び第５の図の比較から見てとることができるように、デジタル出力信号の周期Ｔ２は基準信号の周期Ｔ１よりも短い。したがって、デジタル出力信号の周波数Ｆｏｕｔは、基準信号の周波数Ｆｒｅｆよりも高い。それぞれの先行するアップトリガーから所定の期間Ｔ３後にダウントリガーが提供されるので、デジタル出力信号のデューティ比は５０％と異なる。所定の期間Ｔ３が周期Ｔ１の半分になるように選択される図４Ｂの例では、デジタル出力信号のデューティ比は５０％よりも大きい。

図４Ａ及び図４Ｂにおいて、第１の制御値が最大値Ｃ１ｍａｘ（例えば、第１のアナログ値によって達成される最大値によって示される）に達し、それによって第１の制御値をこれ以上増大させることが得策でない（すなわち、オーバーフローが発生する）事例が生じる場合がある。同様に、第１の制御値が値Ｃ１ｍｉｎ（例えば、ゼロ）に達し、それによって第１の制御値をこれ以上減少させることが得策でない（すなわち、アンダーフローが発生する）事例が生じる場合がある。前者の事例では、第１の制御値Ｃ１を一定の量ΔＣだけ増大させた後に、第１の制御値が最大値Ｃ１ｍａｘを超える場合、この最大値Ｃ１ｍａｘを第１の制御値から減算することができ、それによって以下が得られる。

その後、第１の制御値は、最大値Ｃ１ｍａｘに再び達するまで更に増大させることがで
きる。次に、上記の手順が繰り返される。

同様に、後者の事例では、第１の制御値Ｃ１を一定の量ΔＣだけ増大させた後に、第１の制御値が最小値Ｃ１ｍｉｎ未満に降下する場合、最大値Ｃ１ｍａｘを第１の制御値に加算することができ、それによって、ここでもまた式（１）に従って第１の制御値が得られる（ここで（１）におけるΔＣは負である）。その後、第１の制御値は、最小値Ｃ１ｍｉｎに再び達するまで更に減少させることができる。次に、上記の手順が繰り返される。

双方の事例において、第１の積分プロセスが基準信号の後続のアップスロープの前にリセットされる場合、デジタル出力信号のパルスをスキップすることが必要な場合がある。

図４Ａ及び図４Ｂを参照して説明したように、デジタル出力信号の周波数Ｆｏｕｔは、基準信号の周期ごとに第１の制御値を調整することによって調節することができる。特に、ΔＣは、第１の制御値Ｃ１が基準信号の周期ごとに変更される一定量であり、ａは第１のアナログ信号の変化率であり、ΔＴは基準信号と比較したデジタル出力信号の周期におけるシフトであり、第１の制御値自体が閾値としての役割を果たす電圧レベルであると仮定すると、以下の概略的な関係が成り立つ。

式（２）において、ΔＣは正又は負とすることができる。このため、変化率ａに対し一定量の変化ΔＣを適切に選択することによって、デジタル出力信号の周波数を以下に調節することができる。

他方で、第１の制御値が一定のままであり、基準信号の周期ごとに調整されない場合、デジタル出力信号の出力周波数Ｆｏｕｔは基準信号の周波数Ｆｒｅｆと同一である。

図５は、本発明の第２の実施形態による周波数調節可能なデジタル信号を生成するための信号発生器を示している。図５の信号発生器は、第１のフィルター２０１によって形成される第１の基準ブランチ、第１の比較器２０２及び第１のデジタル／アナログ変換器２０３に加えて、第２の基準ブランチも含む。図２及び図５における同様の参照符号を付された要素は、別段の指定がない限り、構成及び機能が同一であると理解される。第１のフィルター２０１、第１の比較器２０２及び第１のデジタル／アナログ変換器２０３は、図２において同様の参照符号を付された要素と同一である。第２の基準ブランチは、移相器としての役割を果たすＮＯＴゲート３０５と、第２のフィルター３０１と、第２の比較器３０２と、第２のデジタル／アナログ変換器３０３とによって形成される。

基準信号Ｆｒｅｆは移相器３０５に供給される。移相器３０５において、高レベルの基準信号が低レベルに変換され、逆もまた同様である。基準信号Ｆｒｅｆが５０％のデューティ比を有する場合、これは１８０度の位相シフトに対応する。位相シフトされた基準信号は、第２のフィルター３０１に供給される。第２のフィルター３０１の機能は第１のフィルター２０１の機能と同一である。第２のフィルター３０１による積分は、低レベルから高レベルへの位相シフトされた基準信号の切り替えによってトリガーされ、第２のフィルター３０１は、第２の積分値を第２のアナログ信号として出力する。位相シフトされた基準信号は、基準信号に対して１８０度だけシフトされるので、第２のアナログ信号は第
１のアナログ信号に対して１８０度だけ位相シフトされる。

図２と関連して説明されるコントローラー５００は、第１の制御値を示すデジタルシーケンスを第１のデジタル／アナログ変換器２０３に出力する。さらに、コントローラー５００は、閾値を示す第２の制御値を示すデジタルシーケンスを、第２のデジタル／アナログ変換器３０３に出力する。第２のデジタル／アナログ変換器３０３の構成及び機能は、図２における第１のデジタル／アナログ変換器２０３の構成及び機能と同一である。第２のデジタル／アナログ変換器３０３は、コントローラー５００によって出力されたデジタルシーケンスを、アナログ値である第２の制御値に変換し、この第２の制御値を第２の比較器３０２に供給する。

第２の比較器３０２の構成及び機能は、図２における第１の比較器２０２の構成及び機能と同一である。しかしながら、第２の制御値は第１の制御値と異なる場合があることに留意しなくてはならない。第２の比較器３０２は、第２のアナログ信号の信号レベルを第２の制御値と比較し、比較結果に従って第２のデジタル信号を出力する。第２のアナログ信号の信号レベルが第２の制御値を超える場合、第２の比較器３０２は第２のデジタル信号の高レベルを出力し、そうでない場合、低レベルを出力する。換言すれば、第２の比較器３０２は第２のアナログ信号の信号レベルと第２の制御値との間の差（第２差分）を連続して観測し、その第２差分の符号を連続して求め、第２差分の符号反転を特定する。比較器２０２に関して示すように、第２の比較器３０２も、第２のアナログ信号の信号レベルを第２の制御値（又は第２の制御値によって示される閾値）と比較し、それらの値の差の符号反転を検出するアナログレベルトリガーによって表されることが好ましい。

第１の比較器２０２によって出力される第１のデジタル信号及び第２の比較器３０２によって出力される第２のデジタル信号は論理モジュール４００に供給される。論理モジュール４００において、第１のデジタル信号及び第２のデジタル信号は、周波数Ｆｏｕｔのデジタル出力信号を形成するように処理される。この実施形態において、論理モジュール４００は論理ＸＯＲゲートとして構成される。すなわち、第１のデジタル信号及び第２のデジタル信号の双方の信号レベルが低レベルである場合、デジタル出力信号の信号レベルは低レベルである。第１のデジタル信号が高レベルに切り替わる場合、デジタル出力信号も高レベルに切り替えられる。次に、第２のデジタル信号も高レベルに切り替わる場合、デジタル出力信号は低レベルに戻るように切り替えられる。換言すれば、デジタル出力信号のアップスロープのためのトリガーは第１のデジタル信号によって提供され、デジタル出力信号のダウンスロープのためのトリガーは第２のデジタル信号によって提供される。上記において、第１のデジタル信号及び第２のデジタル信号の役割は交換することができることが理解される。

図７Ａ及び図７Ｂを参照して更に論考されるように、この実施形態において、第１の制御値及び第２の制御値を調整することによって、デジタル出力信号のアップスロープのタイミングと、デジタル出力信号のダウンスロープのタイミングとの双方を調整することができる。基準信号の周期ごとに、又はそれぞれ第１のアナログ信号の周期ごとに双方の制御値が調整される場合、デジタル出力信号の周波数と、デジタル出力信号のデューティ比との双方を調節することができる。第１の制御値及び第２の制御値の調整は、コントローラー５００によって実行され、コントローラー５００はデジタル出力信号の所望の周波数及び／又はデューティ比に従って制御値を調整する。

図６Ａ〜図６Ｃは、本発明の第２の実施形態による信号発生器の動作を示すフローチャートである。ここで、図６Ａは第１の基準ブランチの動作を示し、図６Ｂは第２の基準ブランチの動作を示し、図６Ｃは論理モジュール４００の動作を示す。ステップＳ６００１〜Ｓ６００９及びＳ６１０１〜Ｓ６１０９は、別段の指定がない限り、ステップＳ３００
１〜Ｓ３００９に対応し、それによって図３を参照して論考されたそれぞれの詳細は図６Ａ及び図６Ｂにも当てはまる。

図６Ａにおいて、ステップＳ６００１〜Ｓ６００３は図５の第１のフィルター２０１に関する。ステップＳ６００１において、基準信号の信号レベルが求められる。ステップＳ６００２において、信号レベルが高レベルに遷移したことがわかった場合、ステップＳ６００３において第１の積分プロセスが開始される。基準信号の信号レベルが高レベルではない場合、プロセスはＳ６００１に戻る。換言すれば、第１の積分プロセスは、基準信号のアップスロープによってトリガーされる。代替的に、フィルター２０１は基準信号のダウンスロープ上でトリガーすることができる。

ステップＳ６００４〜Ｓ６００６は図５における第１の比較器２０２に関する。ステップＳ６００４において、第１の積分プロセスの第１の積分値に対応する第１のアナログ信号の信号レベルが第１の制御値と比較される。すなわち、第１のアナログ信号の信号レベルと第１の制御値によって示される閾値との間の第１差分の符号反転が特定される。ステップＳ６００５において第１差分の符号反転が特定される場合、第１のデジタル信号の信号レベルが、高レベルに切り替えられる。そうでない場合、プロセスはステップＳ６００４に戻る。換言すれば、第１のデジタル信号のアップスロープが、第１のアナログ信号が第１の制御値によって示される閾値を超えて上昇することによってトリガーされる。代替的に、第１のデジタル信号のダウンスロープは、ステップＳ６００５において求められる符号反転によってトリガーすることができる。

ステップＳ６００７〜Ｓ６００９は、図５における第１のフィルター２０１に更に関する。ステップＳ６００７において、第１の積分プロセスの開始からの経過時間が求められる。ステップＳ６００８において、経過時間が所定の期間Ｔ４を超えることがわかった場合、第１の積分プロセスの第１の積分値がリセットされる（図７Ａ、図７Ｂにおけるタイミングｔ０２、ｔ０４、ｔ０６及びｔ０８を参照されたい）。そうでない場合、プロセスはステップＳ６００７に戻る。

ステップＳ６０１０において、第１のデジタル信号は低レベルに切り替えられる。この実施形態において、第１のデジタル信号のアップスロープはデジタル出力信号のためのトリガーとして用いられるので、第１のデジタル信号の信号レベルが高レベルである期間が、第１のデジタル信号をデジタル回路部によって適切に処理できるように十分長い限り、この切り替えの具体的なタイミングは重要でない。第１の積分値がリセットされる場合、第１の積分値は第１の制御値未満に降下するので、第１のデジタル信号は低レベルに自動的に切り替わる。代替的に、ステップＳ６０１０はステップＳ６００７の前に実行することもできる。

図６Ｂにおいて、ステップＳ６１０１〜Ｓ６１０３は、図５における第２のフィルター３０１に関する。ステップＳ６１０１において、位相シフトされた基準信号の信号レベルが求められる。ステップＳ６１０２において、信号レベルが高レベルに遷移したことがわかった場合、第２の積分プロセスがステップＳ６１０３において開始する。位相シフトされた基準信号の信号レベルが高レベルにない場合、プロセスはステップＳ６１０１に戻る。換言すれば、第２の積分プロセスは、位相シフトされた基準信号のアップスロープによって（又はそれに対応して、基準信号のダウンスロープによって）トリガーされる。代替的に、第２のフィルター３０１は位相シフトされた基準信号のダウンスロープにおいて（又はそれに対応して、基準信号のアップスロープにおいて）トリガーすることができる。

ステップＳ６１０４〜Ｓ６１０６は図５における第２の比較器３０２に関する。ステップＳ６１０４において、第２の積分プロセスの第２の積分値に対応する第２のアナログ信
号の信号レベルが第２の制御値と比較される。すなわち、第２のアナログ信号の信号レベルと第２の制御値によって示される閾値との間の第２差分の符号反転が特定される。ステップＳ６１０５において第２差分の符号反転が特定される場合、第２のデジタル信号の信号レベルが、高レベルに切り替えられる。そうでない場合、プロセスはステップＳ６１０４に戻る。換言すれば、第２のデジタル信号のアップスロープが、第２のアナログ信号が第２の制御値によって示される閾値を超えて上昇することによってトリガーされる。代替的に、第２のデジタル信号のダウンスロープは、ステップＳ６１０５において求められる符号反転によってトリガーすることができる。

ステップＳ６１０７〜Ｓ６１０９は、図５における第２のフィルター３０１に更に関する。ステップＳ６１０７において、第２の積分プロセスの開始からの経過時間が求められる。ステップＳ６１０８において、経過時間が所定の期間Ｔ４を超えることがわかった場合、第２の積分プロセスの第２の積分値がリセットされる（図７Ａ、図７Ｂにおけるタイミングｔ０３、ｔ０５及びｔ０７を参照されたい）。そうでない場合、プロセスはステップＳ６１０７に戻る。

ステップＳ６１１０において、第２のデジタル信号は低レベルに切り替えられる。この実施形態において、第２のデジタル信号のアップスロープはデジタル出力信号のためのトリガーとして用いられるので、第２のデジタル信号の信号レベルが高レベルである期間が、第２のデジタル信号をデジタル回路部によって適切に処理できるように十分長い限り、この切り替えの具体的なタイミングは重要でない。第２の積分値がリセットされる場合、第２の積分値は第２の制御値未満に降下するので、第２のデジタル信号は低レベルに自動的に切り替わる。代替的に、ステップＳ６１１０はステップＳ６１０７の前に実行することもできる。

図６Ｃは、第１のデジタル信号及び第２のデジタル信号に基づいて論理モジュール４００においてデジタル出力信号が生成されるプロセスを示している。ステップＳ６２０１において、第１のデジタル信号の信号レベルが求められる。ステップＳ６２０２において、第１のデジタル信号の信号レベルが高レベルに遷移したことがわかった場合、デジタル出力信号の信号レベルはステップＳ６２０３において高レベルに切り替えられる。そうでない場合、プロセスフローはステップＳ６２０１に戻る。

ステップＳ６２０４において、第２のデジタル信号の信号レベルが求められる。ステップＳ６２０５において、第２のデジタル信号の信号レベルが高レベルに遷移したことがわかった場合、デジタル出力信号の信号レベルはステップＳ６２０６において低レベルに戻るように切り替えられる。そうでない場合、プロセスフローはステップＳ６２０４に戻る。

上記でステップＳ６２０１〜Ｓ６２０６を参照して論考されたプロセスフローは、デジタル出力信号の単一のパルスの生成について説明するものである。したがって、このプロセスは、ステップＳ６２０６とＳ６２０１とを接続するプロセスフロー線によって示されるように、複数の連続したパルスを生成するための連続プロセスであると理解されるべきである。

ステップＳ６２０１〜Ｓ６２０６を参照して上記で説明したプロセスフローは、論理ＸＯＲゲートによって実施することができる。デジタル出力信号のアップスロープは、第１のデジタル信号によって、より詳細には第１のデジタル信号のアップスロープによってトリガーされる。デジタル出力信号のダウンスロープは、第２のデジタル信号によって、より詳細には第２のデジタル信号のアップスロープによってトリガーされる。代替的な実施形態において、第１のデジタル信号及び第２のデジタル信号の役割は交換することができ
、及び／又は論理ＮＯＴゲートは、論理モジュール４００に給電する信号線のいずれか又は双方に設けることができ、それによって、第１のデジタル信号及び／又は第２のデジタル信号のダウンスロープは、論理モジュール４００のトリガーとしての役割を果たす。

図７Ａは、信号発生器のデジタル出力信号の周波数Ｆｏｕｔが基準信号の周波数Ｆｒｅｆよりも低い場合の、第１の基準ブランチ及び第２の基準ブランチを有する図５の信号発生器の動作を示すタイミング図である。上から１番目の図は基準信号を示し、２番目の図は第１のアナログ信号を示し、３番目の図は第２のアナログ信号を示し、４番目の図は図５における第１の比較器２０２の動作を示し、５番目の図は図５における第２の比較器３０２の動作を示し、６番目の図は、図５の信号発生器のデジタル出力信号を示す。

図７Ａに示す基準信号は、タイミングｔ０１、ｔ０３、ｔ０５及びｔ０７において信号レベルのアップスロープを有し、タイミングｔ０２、ｔ０４、ｔ０６及びｔ０８において信号レベルのダウンスロープを有する。図５における第１のフィルター２０１は、基準信号のアプスロープによってトリガーされると、第１の積分プロセスを開始し、それにより第１のアナログ信号の信号レベルは、それぞれのタイミングｔ０１、ｔ０３、ｔ０５及びｔ０７において連続して単調に上昇し始める。位相シフトされた基準信号のアップスロープによってトリガーされて、図５における第２のフィルター３０１は第２の積分プロセスを開始する。この事例において、基準信号は５０％のデューティ比を有し、位相シフトされた基準信号は１８０度の位相差（位相シフト）で基準信号からシフトされる。したがって、位相シフトされた基準信号のアップスロープは基準信号のダウンスロープに対応する。したがって、第２のアナログ信号の信号レベルは、それぞれのタイミングｔ０２、ｔ０４、ｔ０６及びｔ０８において連続的にかつ単調に上昇し始める。

図７Ａの第２の図及び第３の図から見てとることができるように、基準信号のダウンスロープによってトリガーされて第１の積分値がリセットされ、基準信号のアップスロープによってトリガーされて第２の積分値がリセットされる。一方、代替的な実施形態では、第１の積分値のリセットは、基準信号の次のアップスロープによってトリガーすることもでき、第２の積分値のリセットは基準信号の次のダウンスロープによってトリガーすることもできる。更なる代替的な実施形態では、第１の積分値をリセットするためのトリガーは、基準信号のそれぞれのダウンスロープと、それぞれの後続のアップスロープとの間の任意のタイミングにおいて提供され、第２の積分値をリセットするためのトリガーは、基準信号のそれぞれのアップスロープと、それぞれの後続のダウンスロープとの間の任意のタイミングにおいて提供される。

図７Ａの第４の図に示されるように、第１の制御値は、基準信号の周期ごとに調整される。この場合、第１の制御値は基準信号のアップスロープと同期して調整され、第２の制御値も基準信号のアップスロープと同期して調整される。第１の制御値は、基準信号の周期ごとに、タイミングｔ０３においてレベルＬ１１からレベルＬ１２まで、タイミングｔ０５においてレベルＬ１２からレベルＬ１３まで、タイミングｔ０７においてレベルＬ１３からレベルＬ１４まで、一定量だけ徐々に増加する。第２の制御値は、基準信号の周期ごとに、タイミングｔ０３においてレベルＬ２１からレベルＬ２２まで、タイミングｔ０５においてレベルＬ２２からレベルＬ２３まで、一定量だけ徐々に増加する。図７Ａの例示的な実施例において、レベルＬ２１はレベルＬ１１よりも高く、レベルＬ２２はレベルＬ１２よりも高く、レベルＬ２３はレベルＬ１３よりも高く、以下同様であり、５０％のデジタル出力信号のデューティ比を得るように特に選択される（すなわち、Ｌ２１とＬ１１との間、Ｌ２２とＬ１２との間、Ｌ２３とＬ１３との間、及び以下同様のそれぞれの差は、基準信号の周期ごとにレベルが増加する一定量の半分である）。しかしながら、レベルＬ２１、Ｌ２２及びＬ２３のためのそのような選択は必須ではなく、デジタル出力信号の異なるデューティ比が望ましい場合、又はデジタル出力信号のデューティ比が特に関心
事でない場合に、そこから逸脱することができる。それにもかかわらず、レベルＬ２１、レベルＬ２２及びレベルＬ２３等は、デジタル出力信号のダウンスロープのためのトリガーが、デジタル出力信号のアップスロープのためのトリガーを上回らないように選択される必要があることが理解される。

第１のアナログ信号の連続して単調に上昇する信号レベルは、図７Ａに示す基準信号の第１の周期におけるタイミングｔ１１において、基準信号の第２の周期におけるタイミングｔ１２において、基準信号の第３の周期におけるタイミングｔ１３において、及び基準信号の第４の周期におけるタイミングｔ１４において、第１の制御値によって示される閾値に下から交差する。第２のアナログ信号の連続して単調に上昇する信号レベルは、図７Ａに示す基準信号の第１の周期におけるタイミングｔ２１において、基準信号の第２の周期におけるタイミングｔ２２において、基準信号の第３の周期におけるタイミングｔ２３において、第２の制御値によって示される閾値に下から交差する。

図７Ａの第４の図及び第５の図から見てとることができるように、第１のアナログ信号の信号レベルが基準信号の各周期において第１の制御値によって示される閾値に交差するタイミングは、基準信号の以前の周期よりも後に生じ、第２のアナログ信号の信号レベルが基準信号の各周期において第２の制御値によって示される閾値に交差するタイミングは、基準信号の以前の周期よりも後に生じる。すなわち、図７Ａにおいて、関係ｔ１１−ｔ０１＜ｔ１２−ｔ０３＜ｔ１３−ｔ０５＜ｔ１４−ｔ０７及びｔ２１−ｔ０１＜ｔ２２−ｔ０３＜ｔ２３−ｔ０５が成り立つ。

図７Ａの第６の図において見てとることができるように、デジタル出力信号の高レベルＬ１の出力は、第１のアナログ信号が、それぞれのタイミングｔ１１、ｔ１２、ｔ１３及びｔ１４において制御値を超えて上昇することによってトリガーされる。換言すれば、デジタル信号の信号レベルの一部の切り替わりは、第１のアナログ信号の値と、第１の制御値によって示される閾値との間の第１差分それぞれの符号反転と一致する。より詳細には、デジタル信号の信号レベルの１つおきの切り替わり（この場合、デジタル出力信号の全てのアップスロープ）は、第１差分のそれぞれの符号反転と一致する。デジタル出力信号の低レベルＬ０の出力は、第２のアナログ信号が、図７Ａにおけるそれぞれのタイミングｔ２１、ｔ２２及びｔ２３において第２の制御値によって示される閾値を超えて上昇することによってトリガーされる。換言すれば、デジタル出力信号の信号レベルの残りの切り替わり（この例では、デジタル出力信号の全てのダウンスロープ）は、第２のアナログ信号の値と、第２の制御値によって示される閾値との間の第２差分のそれぞれの符号反転と一致する。

図４Ａ、図４Ｂにおけるように、基準信号の周期はＴ１によって表され、デジタル出力信号の周期はＴ２によって表される。図７Ａにおける第１の図及び第６の図の比較から明らかに見てとることができるように、デジタル出力信号の周期Ｔ２は基準信号の周期Ｔ１よりも長い。したがって、デジタル出力信号の周波数Ｆｏｕｔは、基準信号の周波数Ｆｒｅｆよりも低い。図７ＡにおけるレベルＬ２１、Ｌ２２及びＬ２３の特定の選択によって、デジタル出力信号のデューティ比は５０％である。

図７Ｂは、信号発生器のデジタル出力信号の周波数Ｆｏｕｔが基準信号の周波数Ｆｒｅｆよりも高い場合の、第１の基準ブランチ及び第２の基準ブランチを有する図５の信号発生器の動作を示すタイミング図である。上から１番目の図は基準信号を示し、２番目の図は第１のアナログ信号を示し、３番目の図は第２のデジタル信号を示し、４番目の図は図５における第１の比較器２０２の動作を示し、５番目の図は図５における第２の比較器３０２の動作を示し、６番目の図は、図５の信号発生器のデジタル出力信号を示す。最初の３つの図は、図７Ａにおける最初の３つの図と同一であり、同様の説明が適用される。

図７Ｂの第４の図に示されるように、第１の制御値は、基準信号の周期ごとに調整される。この場合、第１の制御値は基準信号のアップスロープと同期して調整され、第２の制御値も基準信号のアップスロープと同期して調整される。第１の制御値は、基準信号の周期ごとに、タイミングｔ０３においてレベルＬ１１からレベルＬ１２まで、タイミングｔ０５においてレベルＬ１２からレベルＬ１３まで、タイミングｔ０７においてレベルＬ１３からレベルＬ１４まで、一定量だけ徐々に減少する。また、第２の制御値は、基準信号の周期ごとに、タイミングｔ０３においてレベルＬ２１からレベルＬ２２まで、タイミングｔ０５においてレベルＬ２２からレベルＬ２３まで、タイミングｔ０７においてレベルＬ２３からレベルＬ２４まで、一定量だけ徐々に減少する。図７Ｂの例示的な実施例において、レベルＬ２１はレベルＬ１１よりも低く、レベルＬ２２はレベルＬ１２よりも低く、レベルＬ２３はレベルＬ１３よりも低く、レベルＬ２４はレベルＬ１４よりも低く、以下同様であり、５０％のデジタル出力信号のデューティ比を得るように特に選択される（すなわち、Ｌ２１とＬ１１との間、Ｌ２２とＬ１２との間、Ｌ２３とＬ１３との間、Ｌ２４とＬ１４との間、及び以下同様のそれぞれの差は、基準信号の周期ごとにレベルが減少する一定量の半分である）。しかしながら、レベルＬ２１、Ｌ２２及びＬ２３のためのそのような選択は必須ではなく、デジタル出力信号の異なるデューティ比が望ましい場合、又はデジタル出力信号のデューティ比が特に関心事でない場合に、そこから逸脱することができる。それにもかかわらず、レベルＬ２１、レベルＬ２２及びレベルＬ２３等は、デジタル出力信号のダウンスロープのためのトリガーが、デジタル出力信号のアップスロープのためのトリガーを上回らないように選択される必要があることが理解される。

第１のアナログ信号の連続して単調に上昇する信号レベルは、図７Ｂに示す基準信号の第１の周期におけるタイミングｔ１１において、基準信号の第２の周期におけるタイミングｔ１２において、基準信号の第３の周期におけるタイミングｔ１３において、及び基準信号の第４の周期におけるタイミングｔ１４において、第１の制御値によって示される閾値に下から交差する。第２のアナログ信号の連続して単調に上昇する信号レベルは、図７Ｂに示す基準信号の第１の周期におけるタイミングｔ２１において、基準信号の第２の周期におけるタイミングｔ２２において、基準信号の第３の周期におけるタイミングｔ２３において、基準信号の第４の周期におけるタイミングｔ２４において、第２の制御値によって示される閾値に下から交差する。

図７Ｂの第４の図及び第５の図から見てとることができるように、第１のアナログ信号の信号レベルが基準信号の各周期において第１の制御値によって示される閾値に交差するタイミングは、基準信号の以前の周期よりも前に生じ、第２のアナログ信号の信号レベルが基準信号の各周期において第２の制御値によって示される閾値に交差するタイミングは、基準信号の以前の周期よりも前に生じる。すなわち、図７Ｂにおいて、関係ｔ１１−ｔ０１＞ｔ１２−ｔ０３＞ｔ１３−ｔ０５＞ｔ１４−ｔ０７及びｔ２１−ｔ０１＞ｔ２２−ｔ０３＞ｔ２３−ｔ０５＞ｔ２４−ｔ０７が成り立つ。

図７Ｂの第６の図において見てとることができるように、デジタル出力信号の高レベルＬ１の出力は、第１のアナログ信号が、それぞれのタイミングｔ１１、ｔ１２、ｔ１３及びｔ１４において制御値を超えて上昇することによってトリガーされる。換言すれば、デジタル信号の信号レベルの一部の切り替わりは、第１のアナログ信号の値と、第１の制御値によって示される閾値との間の第１差分のそれぞれの符号反転と一致する。より詳細には、デジタル信号の信号レベルの１つおきの切り替わり（この場合、デジタル出力信号の全てのアップスロープ）は、第１差分のそれぞれの符号反転と一致する。デジタル出力信号の低レベルＬ０の出力は、第２のアナログ信号が、図７Ｂにおけるそれぞれのタイミングｔ２１、ｔ２２，ｔ２３及びｔ２４において第２の制御値によって示される閾値を超えて上昇することによってトリガーされる。換言すれば、デジタル出力信号の信号レベルの
残りの切り替わり（この例では、デジタル出力信号の全てのダウンスロープ）は、第２のアナログ信号の値と、第２の制御値によって示される閾値との間の第２差分のそれぞれの符号反転と一致する。

図４Ａ、図４Ｂ、及び図７Ａにおけるように、基準信号の周期はＴ１によって表され、デジタル出力信号の周期はＴ２によって表される。図７Ｂにおける第１の図及び第６の図の比較から明らかに見てとることができるように、デジタル出力信号の周期Ｔ２は基準信号の周期Ｔ１よりも短い。したがって、デジタル出力信号の周波数Ｆｏｕｔは、基準信号の周波数Ｆｒｅｆよりも高い。図７ＢにおけるレベルＬ２１、Ｌ２２、Ｌ２３及びＬ２４の特定の選択によって、デジタル出力信号のデューティ比は５０％である。

オーバーフロー又はアンダーフローの場合に実行される手順について、図４Ａ及び図４Ｂに関するそれぞれの説明が参照される。同様に、基準信号の周期ごとに第１の制御レベル制御を変更しなくてはならない一定量ΔＣの決定も図４Ａ及び図４Ｂを参照して説明されている。一定のデューティ比が望ましい場合、第１の制御レベル及び第２の制御レベルは、基準信号の周期ごとに同じ一定量だけ変更されなくてはならない。すなわち、第１の制御レベルのための一定の変化量ΔＣ１は、第２の制御レベルのための一定の変化量ΔＣ２に等しくなくてはならない。

図８は、図２、図３、図４Ａ及び図４Ｂを参照して説明される信号発生器を備えるフラクショナルＮ周波数シンセサイザーを示している。フラクショナルＮ周波数シンセサイザーは、位相周波数検出器（ＰＦＤ）６０３と、チャージポンプ６０４と、ループフィルター６０５と、電圧制御発振器（ＶＣＯ）６０６と、２分周プリスケーラー６０７と、フラクショナルＮ分周器としての役割を果たすＭカウンター６０９とを備える。この点において、図８に示されるフラクショナルＮ周波数シンセサイザーは、図１に示される従来技術のフラクショナルＮ周波数シンセサイザーに対応する。

しかしながら、図８におけるフラクショナルＮ周波数シンセサイザーは、信号発生器のコントローラー５００がフラクショナルＮ分周器６０９に接続され、フラクショナルＮ分周器６０９が、図１におけるデジタルコア１０２ではなくコントローラー５００によって制御されるようになっているという点で、従来技術のフラクショナルＮ周波数シンセサイザーと異なる。さらに、図８におけるフラクショナルＮ周波数シンセサイザーのための基準クロック信号は、図１における基準クロック発生器１０１ではなく、本発明の第１の実施形態による信号発生器によって提供される。コントローラー５００は、結果としての／所望の分周比Ｎを設定するようにフラクショナルＮ分周器６０９を制御し、また、図２、図３、図４Ａ及び図４Ｂを参照して論考されたように、基準信号Ｆｒｅｆの周期ごとに制御値を示すデジタルシーケンスをデジタル／アナログ変換器２０３に提供する。この意味において、図８のフラクショナルＮ周波数シンセサイザーはハイブリッドフラクショナルＮ周波数シンセサイザーの分類に属する。

図９は、図５、図６Ａ、図６Ｂ、図６Ｃ、図７Ａ及び図７Ｂを参照して説明される信号発生器を備えるフラクショナルＮ周波数シンセサイザーを示している。フラクショナルＮ周波数シンセサイザーは、位相周波数検出器（ＰＦＤ）６０３と、チャージポンプ６０４と、ループフィルター６０５と、電圧制御発振器（ＶＣＯ）６０６と、２分周プリスケーラー６０７と、フラクショナルＮ分周器としての役割を果たすＭカウンター６０９とを備える。この点において、図９に示されるフラクショナルＮ周波数シンセサイザーは、図１に示される従来技術のフラクショナルＮ周波数シンセサイザーに対応する。

しかしながら、図９におけるフラクショナルＮ周波数シンセサイザーは、信号発生器のコントローラー５００がフラクショナルＮ分周器６０９に接続され、フラクショナルＮ分
周器６０９が、図１におけるデジタルコア１０２ではなくコントローラー５００によって制御されるようになっているという点で、従来技術のフラクショナルＮ周波数シンセサイザーと異なる。さらに、図９におけるフラクショナルＮ周波数シンセサイザーのための基準クロック信号は、図１における基準クロック発生器１０１ではなく、本発明の第２の実施形態による信号発生器によって提供される。コントローラー５００は、結果としての／所望の分周比Ｎを設定するようにフラクショナルＮ分周器６０９を制御し、また、図５、図６Ａ、図６Ｂ、図６Ｃ、図７Ａ及び図７Ｂを参照して論考されたように、基準信号Ｆｒｅｆの周期ごとに制御値を示すデジタルシーケンスをデジタル／アナログ変換器２０３及び３０３に提供する。この意味において、図９のフラクショナルＮ周波数シンセサイザーはハイブリッドフラクショナルＮ周波数シンセサイザーの分類に属する。

図１０は、図８及び図９に示すフラクショナルＮ周波数シンセサイザーの動作を示すフローチャートである。ステップＳ１００１において、フラクショナルＮ周波数シンセサイザーの、又は対応してＶＣＯ６０６の所望の周波数ＦＶＣＯが読み出される。フラクショナルＮ周波数シンセサイザーのデジタル出力信号の所望の周波数は、ユーザーによって、又はフラクショナルＮ周波数シンセサイザーを制御する高レベルの制御手段によって入力することができる。ステップＳ１００２において、周波数Ｆｒｅｆの基準クロック信号が用いられる場合に所望の周波数を得るのに必要とされるフラクショナル分周比Ｎが求められる。ステップＳ１００３において、求められたフラクショナル分周比Ｎがスプリアス限界分周比であるか否か、すなわち、求められたフラクショナル分周比Ｎが整数分周比又は半整数分周比に近いか否かが検査される。求められたフラクショナル分周比Ｎがスプリアス限界であるとわかった場合、プロセスフローはステップＳ１００４に進み、そうでない場合、ステップＳ１００７に進む。

ステップＳ１００４において、分周比Ｎはスプリアス限界でない値に設定される。例えば、分周比Ｎは、求められたフラクショナル分周比Ｎよりも大きい最も近い整数に設定することができる。通常、分周比Ｎを求められたフラクショナル分周比Ｎよりも高い値に設定することは、分周比Ｎを求められたフラクショナル分周比Ｎよりも低い値に設定することよりも好ましい。その理由は、前者の場合、周波数Ｆｒｅｆよりも小さい基準クロック周波数Ｆｏｕｔを用いることができるのに対し、後者の場合、基準周波数Ｆｒｅｆよりも大きい基準クロック周波数Ｆｏｕｔが必要とされるためである。一方、後者の場合、デジタル回路部が、周波数Ｆｒｅｆよりも大きな周波数Ｆｏｕｔの信号を適切に処理することができない場合があるという問題が生じる場合がある。

ステップＳ１００５において、ステップＳ１００４において設定された分周比Ｎに対して、フラクショナルＮ周波数シンセサイザーのデジタル出力信号の所望の周波数を得るのに必要な基準クロック周波数Ｆｏｕｔが求められる。ステップＳ１００６において、ステップＳ１００５において信号発生器のデジタル出力信号の周波数として求められた基準クロック周波数を得るのに必要とされる第１の制御値及び／又は第２の制御値のための調整パターンが求められる。このステップは、図４Ａ、図４Ｂ、図７Ａ及び図７Ｂを参照して提供される説明に従って実行される。したがって、調整パターンを求めることは、基準信号の周期ごとに第１の制御値及び／又は第２の制御値が増大するか又は減少する一定の量ΔＣを求めることを含む。

ステップＳ１００３において、求められたフラクショナル分周比Ｎがスプリアス限界でないとわかった場合、ステップＳ１００７において、フラクショナル分周器６０９の分周比Ｎがこの求められた値に設定される。したがって、信号発生器の出力周波数Ｆｏｕｔは基準周波数Ｆｒｅｆと同一にしておくことができる。したがって、ステップＳ１００８において、第１の制御値及び／又は第２の制御値のための調整パターンが固定の値に設定され、すなわち、一定の量ΔＣはゼロに設定される。この調整パターンに従って、第１の制
御値及び／又は第２の制御値は一定に保たれ、信号発生器によって出力される基準クロック信号が基準信号Ｆｒｅｆと同じ周波数及びデューティ比を有するようにされる。

ステップＳ１００９において、ステップＳ１００６又はＳ１００８において求められた調整パターンが適用され、この求められた調整パターンに従って、基準信号Ｆｒｅｆの周期ごとにコントローラー５００が第１の制御値及び／又は第２の制御値を調整するようにする。上記において、図８のフラクショナルＮ周波数シンセサイザーの場合、第１の制御値のための調整パターンのみが求められ、設定されることが理解される。

フラクショナルＮ周波数シンセサイザーの動作中に、このフラクショナルＮ周波数シンセサイザーのデジタル出力信号の異なる周波数が所望される場合、図１０のプロセスフローが繰り返される。

上記で説明した実施形態の構造の特徴、構成要素及び特定の詳細は、それぞれの用途に最適化された更なる実施形態を形成するように交換するか又は組み合わせることができる。これらの変更形態が当業者に容易に明らかとなる限り、それらの変更形態は、この説明を簡潔にするために、明示的に全ての可能な組み合わせを指定することなく上記の説明によって暗黙的に開示されるものとする。

Claims (13)

1. 周波数調節可能なデジタル信号の生成方法であって、
   周期的な第１のアナログ信号を生成することと、
   前記第１のアナログ信号の信号レベルと、変数値である第１の制御値との間の第１差分の符号を求めて符号反転を特定することと、
   前記第１差分の前記符号に基づいて前記周波数調節可能なデジタル信号を生成することとを含み、
   前記周波数調節可能なデジタル信号は、
   前記周波数調整可能なデジタル信号の各アップスロープが前記第１差分のそれぞれの符号反転と一致するように生成され、又は、
   前記周波数調整可能なデジタル信号の各ダウンスロープが前記第１差分のそれぞれの符号反転と一致するように生成され、
   前記第１のアナログ信号の１周期につき一定量ずつ前記第１の制御値を徐々に増加させることで前記第１のアナログ信号の周期ごとに前記第１の制御値を調整し、又は、
   前記第１のアナログ信号の１周期につき一定量ずつ前記第１の制御値を徐々に減少させることで前記第１のアナログ信号の周期ごとに前記第１の制御値を調整し、
   それによって前記周波数調整可能なデジタル信号の周波数を調節することを更に含む、
   周波数調整可能なデジタル信号の生成方法。
2. 前記第１のアナログ信号を生成することは、第１の積分演算を周期的に実行して第１の積分値を示す前記第１のアナログ信号を得ることを更に含む、
   請求項１に記載の方法。
3. 前記周波数調節可能な信号を生成するステップにおいて、
   更に、前記周波数調節可能なデジタル信号は、前記周波数調整可能なデジタル信号の残りのスロープのそれぞれが、前記周波数調整可能なデジタル信号の反対のスロープのそれぞれから所定の期間後に生起するように生成される、
   請求項１又は２に記載の方法。
4. 前記第１のアナログ信号に対して固定の位相シフトを有する周期的な第２のアナログ信号を生成することと、
   前記第２のアナログ信号の信号レベルと、変数値である第２の制御値との間の第２差分の符号を求めて符号反転を特定することとを更に含み、
   前記周波数調節可能な信号を生成するステップにおいて、
   更に、前記周波数調節可能なデジタル信号は、前記周波数調節可能なデジタル信号の残りのスロープのそれぞれが、前記第２差分のそれぞれの符号反転と一致するように、前記第２差分の前記符号に基づいて生成される、
   請求項１又は２に記載の方法。
5. 前記第１のアナログ信号の１周期につき一定量ずつ前記第１の制御値が徐々に増加する場合には前記第１のアナログ信号の１周期につき一定量ずつ前記第２の制御値を徐々に増加させることで、又は、
   前記第１のアナログ信号の１周期につき一定量ずつ前記第１の制御値が徐々に減少する場合には前記第１のアナログ信号の１周期につき一定量ずつ前記第２の制御値を徐々に減少させることで、
   前記第１のアナログ信号の周期ごとに前記第２の制御値を調整することを更に含む、
   請求項４に記載の方法。
6. 前記第２のアナログ信号を生成することは、第２の積分演算を周期的に実行して第２の積分値を示す前記第２のアナログ信号を得ることを更に含む、
   請求項４又は５に記載の方法。
7. 前記周波数調節可能なデジタル信号を周波数シンセサイザーの基準クロック信号として用いることを更に含み、
   前記周波数シンセサイザーは、
   出力信号を生成する電圧制御発振器と、
   前記出力信号に基づいて分周された出力信号を生成するフラクショナルＮ分周器と、
   前記分周された出力信号と、前記基準クロック信号との間の位相差を示す制御信号を生成する位相比較器と、
   前記電圧制御発振器を制御するためのフィルタリングされた制御信号を、前記位相比較器が生成する制御信号に基づき生成するフィルターとを備える、
   請求項１〜６のいずれか１項に記載の方法。
8. 前記フラクショナルＮ分周器の分周比を設定することと、
   前記出力信号の所望の周波数及び前記フラクショナルＮ分周器の前記設定された分周比に従って前記周波数調節可能なデジタル信号の前記周波数を制御することとを更に含む、
   請求項７に記載の方法。
9. 周波数調節可能なデジタル信号を生成する信号発生器であって、
   前記信号発生器は、
   周期的な第１のアナログ信号を生成する手段（２０１）と、
   前記第１のアナログ信号の信号レベルと、変数値である第１の制御値との間の第１差分の符号を求めて符号反転を特定する手段（２０２）と、
   前記第１差分の前記符号に基づいて前記周波数調節可能なデジタル信号を生成し、
   前記周波数調整可能なデジタル信号の各アップスロープが前記第１差分のそれぞれの符号反転と一致するように前記周波数調節可能なデジタル信号の信号レベルを切り替える、又は、
   前記周波数調整可能なデジタル信号の各ダウンスロープが前記第１差分のそれぞれの符号反転と一致するように前記周波数調節可能なデジタル信号の信号レベルを切り替える手
   段とを備え、
   前記第１のアナログ信号の１周期につき一定量ずつ前記第１の制御値を徐々に増加させることで前記第１のアナログ信号の周期ごとに前記第１の制御値を調整し、又は、
   前記第１のアナログ信号の１周期につき一定量ずつ前記第１の制御値を徐々に減少させることで前記第１のアナログ信号の周期ごとに前記第１の制御値を調整し、
   それによって前記周波数調整可能なデジタル信号の周波数を調節する手段を更に備える、
   周波数調整可能なデジタル信号を生成する信号発生器。
10. 前記第１のアナログ信号を生成する前記手段（２０１）は、更に、第１の積分演算を周期的に実行して第１の積分値を示す前記第１のアナログ信号を得る、
    請求項９に記載の信号発生器。
11. 前記第１のアナログ信号に対して固定の位相シフトを有する周期的な第２のアナログ信号を生成する手段（３０１）と、
    前記第２のアナログ信号の信号レベルと変数値である第２の制御値との間の第２差分の符号を求めて符号反転を特定する手段（３０２）とを更に備え、
    前記周波数調節可能なデジタル信号を生成する手段は、更に、
    前記第２差分の前記符号に基づいて前記周波数調節可能なデジタル信号を生成し、前記周波数調整可能なデジタル信号の残りのスロープのそれぞれが前記第２差分の前記符号のそれぞれの符号反転と一致するように、前記周波数調節可能なデジタル信号の信号レベルを切り替える、
    請求項９又は１０に記載の信号発生器。
12. 周波数シンセサイザーであって、
    請求項９〜１１のいずれか一項に記載の信号発生器と、
    出力信号を生成する電圧制御発振器（６０６）と、
    前記出力信号に基づいて分周された出力信号を生成するフラクショナルＮ分周器（６０９）と、
    前記分周された出力信号と、前記信号発生器が生成する前記周波数調節可能なデジタル信号である基準クロック信号との間の位相差を示す制御信号を生成する位相比較器（６０３）と、
    前記電圧制御発振器（６０６）を制御するためのフィルタリングされた制御信号を、前記位相比較器（６０３）が生成する制御信号に基づき生成するフィルター（６０５）と、を備える、
    周波数シンセサイザー。
13. 前記フラクショナルＮ分周器の分周比を設定する手段と、
    前記出力信号の所望の周波数及び前記フラクショナルＮ分周器の前記設定された分周比に従って前記周波数調節可能なデジタル信号の前記周波数を制御する手段とを更に備える、
    請求項１２に記載の周波数シンセサイザー。

Images