JP2004253902A - フラクショナル−ｎ方式の位相同期ループ形周波数シンセサイザ - Google Patents
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Abstract
【課題】位相比較器としてアナログ位相比較器を使用し、高速かつ安定に位相同期を確立できるＦ−ＰＬＬシンセサイザを得る。
【解決手段】ＰＬＬ制御回路８からの制御信号に応じて、外部出力発振信号の位相同期を確立するために、ループフィルタ４に対して収束電圧信号を出力する収束電圧設定部２１を有する。収束電圧設定部２１からＤＣ出力電圧Ｖａを出力することで、位相同期が確立していない場合に、フリーランニング状態の電圧制御発振器５の発振周波数を所望出力周波数近傍に設定できる。その結果、電圧制御発振器５の発振周波数はＰＬＬシンセサイザのロックインレンジ内となり、安定に位相同期を確立することができる。
【選択図】 図１
【解決手段】ＰＬＬ制御回路８からの制御信号に応じて、外部出力発振信号の位相同期を確立するために、ループフィルタ４に対して収束電圧信号を出力する収束電圧設定部２１を有する。収束電圧設定部２１からＤＣ出力電圧Ｖａを出力することで、位相同期が確立していない場合に、フリーランニング状態の電圧制御発振器５の発振周波数を所望出力周波数近傍に設定できる。その結果、電圧制御発振器５の発振周波数はＰＬＬシンセサイザのロックインレンジ内となり、安定に位相同期を確立することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、位相同期の収束を確立する方式に関するものである。
【０００２】
【従来の技術】
従来のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ（以下、Ｆ−ＰＬＬシンセサイザと呼ぶ）においては、価格や大きさの面で優れ、安定して位相同期の収束動作を行う方法が開示されている（例えば、非特許文献１参照）。さらに、Ｆ−ＰＬＬシンセサイザの構成要素である位相比較器としては、デジタル位相比較器（例えば、非特許文献２参照）及びアナログ位相比較器（例えば、非特許文献３及び非特許文献４参照）が開示されており、位相同期の収束動作の改善を図っている。
【０００３】
【非特許文献１】
Ｂ．Ｍｉｌｌｅｒ ”Ａ Ｍｕｌｔｉｐｌｅ ｍｏｄｕｌａｔｏｒ ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｄｅｒ”，４４ｔｈ Ａｎｎｕａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ
【非特許文献２】
Ｆ．Ｍ．Ｇａｒｄｎｅｒ ”Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅｓ” ｐｐ．１２３，２ｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９７９
【非特許文献３】
Ｆ．Ｍ．Ｇａｒｄｎｅｒ ”Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅｓ” ｐｐ．１１４，２ｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９７９
【非特許文献４】
Ｆ．Ｍ．Ｇａｒｄｎｅｒ ”Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅｓ” ｐｐ．８２−８３，２ｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９７９
【０００４】
【発明が解決しようとする課題】
しかしながら、従来技術には次のような問題点がある。位相比較器としてデジタル位相比較器を用いる場合には、基準信号と同期信号の２つの入力信号の位相が±π以上離れていても安定に位相同期の収束動作を行うことができる反面、入力信号の周波数を高める、すなわち位相比較器の動作周波数を高めると、デジタル位相比較器に起因する雑音が増加し、Ｆ−ＰＬＬシンセサイザ出力における位相雑音特性が劣化する問題がある。
【０００５】
また、位相比較器としてアナログ位相比較器を用いる場合には、位相比較器の動作周波数を高めても雑音が劣化しない反面、デジタル位相比較器と異なり、基準信号と同期信号の２つの入力信号の位相が±π以上離れていると安定に位相同期の収束動作を行うことができない問題がある。この問題の解決策としては、一般的にはＶＣＯ制御電圧スイープ回路が用いられており、位相同期が確立するまで、ＶＣＯ制御電圧スイープ回路によりＶＣＯの制御電圧が変化することにより、位相同期の収束を図っている。しかし、ＶＣＯの制御電圧の変化が早すぎる場合には、収束しない可能性があり、またＶＣＯの制御電圧の変化が遅すぎる場合には、収束までの時間が長時間化する問題がある。
【０００６】
本発明は上述のような課題を解決するためになされたもので、位相比較器としてアナログ位相比較器を使用し、高速かつ安定に位相同期を確立できるＦ−ＰＬＬシンセサイザを得ることを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザは、基準信号を発生する基準発振源と、設定データに基づいて制御信号を出力するＰＬＬ制御回路と、前記制御信号に応じて時間的に変化する分周数を出力するフラクショナル制御部と、外部出力発振信号を前記分周数で分周し、同期信号を生成する外部出力発振信号可変分周器と、前記基準信号と前記同期信号との位相差を検出し、位相比較信号を出力する位相比較器と、前記ＰＬＬ制御回路からの前記制御信号に応じて、収束電圧信号を出力する収束電圧設定部と、前記位相比較信号及び前記収束電圧信号をフィルタリングするループフィルタと、フィルタリングされた前記位相比較信号及び前記収束電圧信号を外部出力発振信号に変換し、外部出力端子及び前記外部出力発振信号可変分周器に出力する電圧制御発振器とを備えたものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
実施の形態１．
図１は、本発明の実施の形態１に係るＦ−ＰＬＬシンセサイザを示す構成図である。従来のＦ−ＰＬＬシンセサイザに対して収束電圧設定部を追加することにより、高速かつ安定に位相同期を確立することを可能としており、動作を以下に説明する。
【００１０】
ＰＬＬ制御回路８は、外部から与えられる所望の発振周波数に応じたチャネル設定データに応じて制御信号を生成し、制御信号を基準信号可変分周器２、フラクショナル制御部７、収束電圧設定部２１にそれぞれ送る。
【００１１】
基準信号可変分周器２は、基準発振器１の出力信号である基準周波数信号を入力し、ＰＬＬ制御回路８からの制御信号に応じて周波数分周した基準信号（周波数ｆｒ）を位相比較器３に出力する。
【００１２】
フラクショナル制御部７は、ＰＬＬ制御回路８からの制御信号として整数分周用制御信号Ｎ及び分数分周用制御信号ｎの２つの制御信号を入力し、外部出力発振信号可変分周器６に対して制御信号を出力する。
【００１３】
外部出力発振信号可変分周器６は、電圧制御発振器５からの外部出力発振信号（周波数ｆ０）を入力し、フラクショナル制御部７からの制御信号に応じて周波数分周した同期信号（周波数ｆｖ）を位相比較器３に出力する。
【００１４】
位相比較器３は、基準信号可変分周器２からの周波数ｆｒの基準信号と、外部出力発振信号可変分周器６からの周波数ｆｖの同期信号とを入力信号として位相比較を行い、差分の周波数に基づく振幅値に相当する位相比較信号Ｖｉをループフィルタ４に出力する。
【００１５】
ループフィルタ４は、位相比較器３からの位相比較信号Ｖｉを入力し、平滑化された信号ＶＯを電圧制御発振器５に出力する。さらに本発明では、安定に位相同期を確立するために、位相比較器３からの位相比較信号Ｖｉとともに、収束電圧設定部２１からのＤＣ出力電圧Ｖａも入力信号として取り込み、ループフィルタの出力を変動させるが、詳細は後述する。
【００１６】
電圧制御発振器５は、ループフィルタ４から平滑化された信号ＶＯを入力し、入力に応じた外部出力発振信号（周波数ｆ０）を出力する。さらに外部出力発振信号（周波数ｆ０）は、外部出力発振信号可変分周器６にフィードバックされる。電圧制御発振器５は、外部出力発振信号可変分周器６から与えられる同期信号の周波数ｆｖが、基準発振源から与えられる基準信号の周波数ｆｒに近づく方向に動作する。同期信号の周波数ｆｖと基準信号の周波数ｆｒの偏差がある周波数範囲内に落ち着けば、ループフィルタ４を介して電圧制御発振器５に与えられる平滑化された信号ＶＯは安定することとなり、外部出力発振信号は周波数ｆ０にロックされ、安定した発振信号が出力端子９から外部に出力されることとなる。
【００１７】
図２は本発明の実施の形態１に係るフラクショナル制御部７の内部構成を示す図であり、以下に動作を説明する。積分回路１１は、図１における外部出力発振信号可変分周器６から与えられる周波数ｆｖを同期信号として動作し、分数分周用制御信号ｎ（ワード長：ｍビット）を入力信号とし、出力信号を一方の入力信号にフィードバックさせることで、分数分周用制御信号ｎの積分を行う。積分回路１１の出力信号は時間とともに増加し、加算上限値を超えるとオーバーフローが生じる。オーバーフローが生じると、積分回路１１の出力信号は加算上限値を超えた分を入力信号とし、かつオーバーフロー信号を加算器１２に出力する。加算器１２は、整数分周用制御信号Ｎ（ワード長：Ｍビット）と積分回路１１の出力信号とを加算し、分周信号として外部出力発振信号可変分周器６に出力する。
【００１８】
図３は、本発明の実施の形態１に係るフラクショナル制御部７により外部出力発振信号可変分周器６に与えられる分周信号の時間変化を示す説明図である。図３に示すように、時間間隔ＴＮ間はＮ分周、時間間隔ＴＮ＋１間は（Ｎ＋１）分周となるような分周信号に基づいて外部出力発振信号可変分周器６で分周を行うと、外部出力発振信号の周波数ｆ０と周波数分周した基準信号の周波数ｆｒとの関係は次式で与えられる。
【００１９】
ｆｏ＝［Ｎ＋ＴＮ＋１／（ＴＮ＋１＋ＴＮ）］×ｆｒ＝（Ｎ．ｎ）×ｆｒ （１）
【００２０】
ここで、Ｎは外部出力発振信号可変分周器６の分周数の整数部、ｎは外部出力発振信号可変分周器６の分周数の分数部、ｆｒはＦ−ＰＬＬシンセサイザの位相比較器の基準信号の周波数である。さらに、式（１）の（Ｎ．ｎ）は整数部Ｎ及び分数部ｎからなる分周数を表現したものであり、例えばＮ＝５，ｎ＝０．２とすると（Ｎ．ｎ）は分周数５．２を表すものであり、ＴＮ＋１／（ＴＮ＋１＋ＴＮ）の値が０．２となるようにＴＮ及びＴＮ＋１を決めることに相当する。式（１）より、フラクショナル制御部７により外部出力発振信号可変分周器６に与えられる分周信号を時間変化させることにより、整数分周器である外部出力発振信号可変分周器６を分数分周器として扱うことが可能となる。
【００２１】
図４は、本発明の実施の形態１に係るループフィルタ４の回路構成を示す図であり、抵抗３１、３２、３３、３４、コンデンサ３５、演算増幅器３６から構成されている。ループフィルタ４は、位相比較器３からの位相比較信号Ｖｉと収束電圧設定部２１からのＤＣ出力電圧Ｖａとを入力信号として、安定に位相同期を確立するための出力信号ＶＯを出力するが、その動作について次に説明する。
【００２２】
図１の収束電圧設定部２１は、整数分周用制御信号Ｎと分数分周用制御信号ｎの２つの制御信号を入力し、収束電圧信号としてＤＣ出力電圧Ｖａをループイフィルタ４に出力する。ループフィルタ４は、収束電圧設定部２１のＤＣ出力電圧Ｖａと位相比較器３の位相比較信号Ｖｉとを濾波し、出力信号Ｖｏを電圧制御発振器５に出力する。図４の回路構成において、ＶａとＶｉに対するＶｏの関係は次式で与えられる。
【００２３】
Ｖｏ＝−Ｚｆ・（Ｖａ／Ｒ３４＋Ｖｉ／Ｒ３１） （２）
ただし
【００２４】
Ｆ−ＰＬＬシンセサイザの位相同期が確立されていない場合は、基準信号の周波数ｆｒに対する同期信号の周波数ｆｖの周波数差が大きいことに相当し、差分の周波数の振幅は小さくなり、結果としてＶｉ≒０Ｖとなる。また収束電圧設定部２１の出力電圧はＤＣ出力電圧Ｖａであることから、Ｆ−ＰＬＬシンセサイザの位相同期が確立されていない場合のＶａとＶｏの関係は次式で与えられる。
【００２５】
Ｖｏ≒−Ｒ３３・（Ｖａ／Ｒ３４） （３）
【００２６】
電圧制御発振器５の入力Ｖｏと出力ｆｏとの関係をあらかじめ調べておくことにより、式（１）と式（３）より、整数分周用制御信号Ｎ及び分数分周用制御信号ｎから、外部出力発振信号の周波数がｆｏとなるためのＤＣ出力電圧Ｖａを求めることができ、ＤＣ出力電圧Ｖａを制御することにより、所望の外部出力発振信号の周波数ｆｏを得ることが可能となる。
【００２７】
実施の形態１によれば、整数分周用制御信号Ｎ及び分数分周用制御信号ｎに応じて収束電圧設定部２１からＤＣ出力電圧Ｖａを出力することで、位相同期が確立していない場合に、フリーランニング状態の電圧制御発振器５の発振周波数を所望出力周波数近傍に設定できる。その結果、電圧制御発振器５の発振周波数はＰＬＬシンセサイザのロックインレンジ内となり、安定に位相同期を確立することができる。
【００２８】
実施の形態２．
本実施の形態２では、実施の形態１に示した収束電圧設定部２１の具体的な構成について示す。図５は、本発明の実施の形態２に係る収束電圧設定部の回路構成を示す図である。ＰＬＬ制御回路８から整数分周用制御信号Ｎ（ワード長：Ｍビット）と分数分周用制御信号ｎ（ワード長：ｍビット）の２つの制御信号をデジタル−アナログ変換器４１に入力し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。図６は、本発明の実施の形態２に係るデジタル−アナログ変換器４１の入力信号と出力信号の関係を示す図である。図６に示すように、デジタル−アナログ変換器４１は、入力データのＭＳＢを整数分周用制御信号ＮのＭＳＢとし、ＬＳＢを分数分周用制御信号ｎのＬＳＢとして信号変換し、ＤＣ出力電圧Ｖａを求め、ループフィルタ４に出力する。すなわち図５の構成では、ＤＣ出力電圧Ｖａの粗設定を整数分周用制御信号Ｎで行い、微設定を分数分周用制御信号ｎで行うこととなる。
【００２９】
実施の形態２によれば、デジタル−アナログ変換器４１を用いて、整数分周用制御信号Ｎ及び分数分周用制御信号ｎに応じたＤＣ出力電圧Ｖａをループフィルタ４に与えることにより、安定に位相同期を確立することができる。またデジタル−アナログ変換器４１での変換はほぼ瞬時に行われるので、高速に位相同期を確立することができる。
【００３０】
実施の形態３．
実施の形態２では、収束電圧設定部２１にデジタル−アナログ変換器４１を用いた場合について説明した。デジタル−アナログ変換器を用いた場合には、その入力電圧と出力電圧との関係は線形となるが、一般的な電圧制御発振器の制御電圧入力に対する出力周波数の特性（Ｖ−Ｆ特性）は非線形な関係となる。従って、デジタル−アナログ変換器を用いた場合、所望の出力周波数を得るために最適なＤＣ出力電圧Ｖａを得ることができない可能性がある。本実施の形態３では上記の問題を解決し、安定かつ高速に位相同期を確立する別の構成の収束電圧設定部について示す。
【００３１】
図７は、本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。ＰＬＬ制御回路８から整数分周用制御信号Ｎ（ワード長：Ｍビット）と分数分周用制御信号ｎ（ワード長：ｍビット）の２つの制御信号をメモリ４２のアドレスとして入力し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。図８は、本発明の実施の形態３に係るメモリ４２の入力信号と出力信号の関係を示す図である。図８に示すように、メモリ４２は、入力データのＭＳＢを整数分周用制御信号ＮのＭＳＢとし、ＬＳＢを分数分周用制御信号ｎのＬＳＢとして、あらかじめメモリ４２内に設定されているデータに従って信号変換し、ＤＣ出力電圧Ｖａを求め、ループフィルタ４に出力する。すなわち図７の構成では、ＤＣ出力電圧Ｖａの粗設定を整数分周用制御信号Ｎで行い、微設定を分数分周用制御信号ｎで行うこととなる。
【００３２】
整数分周用制御信号Ｎ（ワード長：Ｍビット）及び分数分周用制御信号ｎ（ワード長：ｍビット）の合計（Ｍ＋ｍ）ビットの入力信号に対応するためにメモリ４２のような単一のメモリを用いた場合には、メモリのアドレス容量は、２（Ｍ＋ｍ）となり、大容量のものが必要となる。そこで、複数のメモリを用いてメモリのアドレス容量を削減し、安定かつ高速に位相同期を確立する別の構成の収束電圧設定部について次に示す。
【００３３】
図９は、本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。ＰＬＬ制御回路８からの整数分周用制御信号Ｎに対応するＭビットのデータは、メモリ４３のアドレスとして取り込まれ、メモリ４３はＤＣ出力電圧Ｖａ１を加算器４５に出力する。またＰＬＬ制御回路８からの分数分周用制御信号ｎに対応するｍビットのデータは、メモリ４４のアドレスとして取り込まれ、メモリ４４はＤＣ出力電圧Ｖａ２を加算器４５に出力する。加算器４５は、メモリ４３及びメモリ４４からのそれぞれのＤＣ出力電圧を加算し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。
【００３４】
メモリ４３のアドレス長はＭビット、メモリ４４のアドレス長はｍビットであり、メモリのアドレス容量の総和は、２Ｍ＋２ｍとなり、単一のメモリ４２だけを用いた場合のアドレス容量２（Ｍ＋ｍ）よりも少なくすることができる。
【００３５】
２個のメモリを用いてさらなるアドレス容量の低減を図るための、別の構成の収束電圧設定部について、次に説明する。図１０は、本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。ＰＬＬ制御回路８からの整数分周用制御信号Ｎに対応するＭビットのデータは、メモリ４３のアドレスとして取り込まれ、メモリ４３はＤＣ出力電圧Ｖａ１を加算器４５に出力する。またＰＬＬ制御回路８からの分数分周用制御信号ｎに対応するｍビットのデータは、まず下位ビット打ち切り手段４６に取り込まれ、下位ビットを打ち切った後のｍ’ビットのデータが、メモリ４４のアドレスとして取り込まれ、メモリ４４はＤＣ出力電圧Ｖａ２を加算器４５に出力する。加算器４５は、メモリ４３及びメモリ４４からのそれぞれのＤＣ出力電圧を加算し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。
【００３６】
実施の形態３によれば、メモリを用いて、整数分周用制御信号Ｎ及び分数分周用制御信号ｎに応じたＤＣ出力電圧Ｖａをループフィルタ４に与えることにより、安定に位相同期を確立することができる。またメモリからの出力はほぼ瞬時に行われるので、高速に位相同期を確立することができる。また、メモリ内にそれぞれの出力周波数に応じた最適なＤＣ出力電圧Ｖａの値をあらかじめ設定しておくことにより、非線形特性を有する電圧制御発振器のＶ−Ｆ特性を考慮した最適なＤＣ出力電圧Ｖａの値をループフィルタ４に与えることができる。さらに、複数のメモリや下位ビット打ち切り手段を用いることにより、メモリのアドレス容量を削減した収束電圧設定部を構成することができる。
【００３７】
実施の形態４．
実施の形態３では、収束電圧設定部にメモリを用いた場合について説明した。本実施の形態４では、分数分周用制御信号ｎに対応するｍビットのデータからＤＣ出力電圧に変換する際にメモリ以外の方法を用い、安定かつ高速に位相同期を確立する別の構成の収束電圧設定部について示す。
【００３８】
図１１は、本発明の実施の形態４に係る収束電圧設定部の回路構成を示す図である。ＰＬＬ制御回路８からの整数分周用制御信号Ｎに対応するＭビットのデータは、メモリ４３のアドレスとして取り込まれ、メモリ４３はＤＣ出力電圧Ｖａ１を加算器４５に出力する。またＰＬＬ制御回路８からの分数分周用制御信号ｎに対応するｍビットのデータは、まずフラクショナル制御部４７に取り込まれる。フラクショナル制御部４７は、実施の形態１で説明したように、図２と同一の内部構成を有し、オーバーフロー信号を発生し、オーバーフロー信号を低域遮断フィルタ４８に渡す。
【００３９】
図１２は、本発明の実施の形態４に係るフラクショナル制御部４７及び低域遮断フィルタ４８の出力信号を示す図である。低域遮断フィルタ４８は、オーバーフロー信号を濾波して平滑化することにより、図１２に示すように分数分周用制御信号ｎに相当する平均電圧を得る。オーバーフロー信号は、フラクショナル制御部４７のロジックＨの値に相当し、所望のＤＣ出力電圧Ｖａ２の値とはレベルが異なる可能性がある。そこでレベル変換器４９は、低域遮断フィルタ４８を介して得られた出力信号をレベル変換することにより、所望のＤＣ出力電圧Ｖａ２を求め、加算器４５に出力する。加算器４５では、メモリ４３及びレベル変換器４９からのそれぞれのＤＣ出力電圧を加算し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。
【００４０】
さらに、フラクショナル制御部７のオーバーフロー信号を収束電圧設定部２１内の低域遮断フィルタ４８の入力信号とすることで、フラクショナル制御部７とフラクショナル制御部４７の共通化を図ることができ、フラクショナル制御部４７を削除できる。図１３は、本発明の実施の形態４に係るフラクショナル制御部の共用化を図った収束電圧設定部の構成を示す図である。
【００４１】
実施の形態４によれば、分数分周用制御信号ｎに対応するメモリを削除でき、メモリのアドレス容量を削減した形で実施の形態３と同一の効果が得られる。さらに、フラクショナル制御部を共用化することにより、装置の小形化、低消費電力化、及び低コスト化が図れることとなる。
【００４２】
実施の形態５．
実施の形態１の基準発振源は、基準発振器１及び基準信号可変分周器２で構成されていたが、本実施の形態５では、基準発振源の他の構成について示す。図１４〜図１７は、本実施の形態５に係る基準発振源の構成の一例を示す図である。図１４は、基準発振源１０が基準発振器１のみで構成されている。位相比較器３に対する基準信号（周波数ｆｒ）は、基準発振器１から直接出力される。
【００４３】
図１５では、直接デジタル周波数シンセサイザ５１は、基準発振器１の出力信号をクロックとし、ＰＬＬ制御回路８から与えられる設定データｋに応じた出力信号を第１の帯域通過フィルタ５２に出力する。第１の帯域通過フィルタ５２は、直接デジタル周波数シンセサイザ５１の出力信号の所望帯域外でのレベルを抑圧し、位相比較器３に基準信号（周波数ｆｒ）を出力する。
【００４４】
図１６では、図１５と同一の方法により得られた第１の帯域通過フィルタ５２の出力信号を、さらに周波数変換器５３に出力する。周波数変換器５３は、第１の帯域通過フィルタ５２の出力信号と周波数変換器用局部発振源５４の出力信号を混合し、混合した信号を第２の帯域通過フィルタ５５に出力する。第２の帯域通過フィルタ５５は、周波数変換器５３の出力信号の所望帯域外でのレベルを抑圧し、位相比較器３に基準信号（周波数ｆｒ）を出力する。周波数変換器用局部発振源５４の構成は特に示さないが、直接デジタル周波数シンセサイザ、位相同期ループ形周波数シンセサイザ、逓倍器、分周器、周波数変換器、フィルタなどの組み合わせで構成されており、周波数変換器用局部発振源５４を用いることにより、基準発振源１の周波数よりも高い周波数を基準信号（周波数ｆｒ）とすることが可能となる。
【００４５】
図１７では、基準発振器１の出力信号と周波数変換器用局部発振源５４の出力信号を周波数変換器５３で混合し、混合した信号を第２の帯域通過フィルタ５５に出力する。第２の帯域通過フィルタ５５では、周波数変換器５３の出力信号の所望帯域外でのレベルを抑圧し、位相比較器３に基準信号（周波数ｆｒ）を出力する。周波数変換器用局部発振源５４の構成は特に示さないが、直接デジタル周波数シンセサイザ、位相同期ループ形周波数シンセサイザ、逓倍器、分周器、周波数変換器、フィルタなどの組み合わせで構成されており、周波数変換器用局部発振源５４を用いることにより、基準発振源１の周波数よりも高い周波数を基準信号（周波数ｆｒ）とすることが可能となる。
【００４６】
実施の形態５によれば、基準発振源として上述の種々の構成を有することにより、所望の基準信号（周波数ｆｒ）を生成し、位相比較器３に与えることが可能となる。
【００４７】
【発明の効果】
以上のように、本発明によれば、位相比較器としてアナログ位相比較器を使用し、収束電圧設定部からの直流電圧を用いて電圧制御発振器の出力周波数を制御することにより、高速かつ安定に位相同期を確立できるＦ−ＰＬＬシンセサイザを得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＦ−ＰＬＬシンセサイザを示す構成図である。
【図２】本発明の実施の形態１に係るフラクショナル制御部の内部構成を示す図である。
【図３】本発明の実施の形態１に係るフラクショナル制御部により外部出力発振信号可変分周器に与えられる分周信号の時間変化を示す説明図である。
【図４】本発明の実施の形態１に係るループフィルタの回路構成を示す図である。
【図５】本発明の実施の形態２に係る収束電圧設定部の回路構成を示す図である。
【図６】本発明の実施の形態２に係るデジタル−アナログ変換器４１の入力信号と出力信号の関係を示す図である。
【図７】本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。
【図８】本発明の実施の形態３に係るメモリの入力信号と出力信号の関係を示す図である。
【図９】本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。
【図１０】本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。
【図１１】本発明の実施の形態４に係る収束電圧設定部の回路構成を示す図である。
【図１２】本発明の実施の形態４に係るフラクショナル制御部及び低域遮断フィルタの出力信号を示す図である。
【図１３】本発明の実施の形態４に係るフラクショナル制御部の共用化を図った収束電圧設定部の構成を示す図である。
【図１４】本実施の形態５に係る基準発振源の構成の一例を示す図である。
【図１５】本実施の形態５に係る基準発振源の構成の一例を示す図である。
【図１６】本実施の形態５に係る基準発振源の構成の一例を示す図である。
【図１７】本実施の形態５に係る基準発振源の構成の一例を示す図である。
【符号の説明】
１ 基準発振器、２ 基準信号可変分周器、３ 位相比較器、４ ループフィルタ、５ 電圧制御発振器、６ 外部出力発振信号可変分周器、７ フラクショナル制御部、８ ＰＬＬ制御回路、９ 出力端子、１０ 基準発振源、１１ 積分回路、１２ 加算器、２１ 収束電圧設定部、３１〜３４ 抵抗、３５ コンデンサ、３６ 演算増幅器、４１ デジタル−アナログ変換器、４２〜４４ メモリ、４５ 加算器、４６ 下位ビット打ち切り手段、４７ フラクショナル制御部、４８ 低域遮断フィルタ、４９ レベル変換器、５１ 直接デジタル周波数シンセサイザ、５２ 第１の帯域通過フィルタ、５３ 周波数変換器、５４ 周波数変換器用局部発振器、５５ 第２の帯域通過フィルタ。
【発明の属する技術分野】
本発明は、無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、位相同期の収束を確立する方式に関するものである。
【０００２】
【従来の技術】
従来のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ（以下、Ｆ−ＰＬＬシンセサイザと呼ぶ）においては、価格や大きさの面で優れ、安定して位相同期の収束動作を行う方法が開示されている（例えば、非特許文献１参照）。さらに、Ｆ−ＰＬＬシンセサイザの構成要素である位相比較器としては、デジタル位相比較器（例えば、非特許文献２参照）及びアナログ位相比較器（例えば、非特許文献３及び非特許文献４参照）が開示されており、位相同期の収束動作の改善を図っている。
【０００３】
【非特許文献１】
Ｂ．Ｍｉｌｌｅｒ ”Ａ Ｍｕｌｔｉｐｌｅ ｍｏｄｕｌａｔｏｒ ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｄｅｒ”，４４ｔｈ Ａｎｎｕａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ
【非特許文献２】
Ｆ．Ｍ．Ｇａｒｄｎｅｒ ”Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅｓ” ｐｐ．１２３，２ｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９７９
【非特許文献３】
Ｆ．Ｍ．Ｇａｒｄｎｅｒ ”Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅｓ” ｐｐ．１１４，２ｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９７９
【非特許文献４】
Ｆ．Ｍ．Ｇａｒｄｎｅｒ ”Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅｓ” ｐｐ．８２−８３，２ｎｄ Ｅｄｉｔｉｏｎ，Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ，１９７９
【０００４】
【発明が解決しようとする課題】
しかしながら、従来技術には次のような問題点がある。位相比較器としてデジタル位相比較器を用いる場合には、基準信号と同期信号の２つの入力信号の位相が±π以上離れていても安定に位相同期の収束動作を行うことができる反面、入力信号の周波数を高める、すなわち位相比較器の動作周波数を高めると、デジタル位相比較器に起因する雑音が増加し、Ｆ−ＰＬＬシンセサイザ出力における位相雑音特性が劣化する問題がある。
【０００５】
また、位相比較器としてアナログ位相比較器を用いる場合には、位相比較器の動作周波数を高めても雑音が劣化しない反面、デジタル位相比較器と異なり、基準信号と同期信号の２つの入力信号の位相が±π以上離れていると安定に位相同期の収束動作を行うことができない問題がある。この問題の解決策としては、一般的にはＶＣＯ制御電圧スイープ回路が用いられており、位相同期が確立するまで、ＶＣＯ制御電圧スイープ回路によりＶＣＯの制御電圧が変化することにより、位相同期の収束を図っている。しかし、ＶＣＯの制御電圧の変化が早すぎる場合には、収束しない可能性があり、またＶＣＯの制御電圧の変化が遅すぎる場合には、収束までの時間が長時間化する問題がある。
【０００６】
本発明は上述のような課題を解決するためになされたもので、位相比較器としてアナログ位相比較器を使用し、高速かつ安定に位相同期を確立できるＦ−ＰＬＬシンセサイザを得ることを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係るフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザは、基準信号を発生する基準発振源と、設定データに基づいて制御信号を出力するＰＬＬ制御回路と、前記制御信号に応じて時間的に変化する分周数を出力するフラクショナル制御部と、外部出力発振信号を前記分周数で分周し、同期信号を生成する外部出力発振信号可変分周器と、前記基準信号と前記同期信号との位相差を検出し、位相比較信号を出力する位相比較器と、前記ＰＬＬ制御回路からの前記制御信号に応じて、収束電圧信号を出力する収束電圧設定部と、前記位相比較信号及び前記収束電圧信号をフィルタリングするループフィルタと、フィルタリングされた前記位相比較信号及び前記収束電圧信号を外部出力発振信号に変換し、外部出力端子及び前記外部出力発振信号可変分周器に出力する電圧制御発振器とを備えたものである。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
実施の形態１．
図１は、本発明の実施の形態１に係るＦ−ＰＬＬシンセサイザを示す構成図である。従来のＦ−ＰＬＬシンセサイザに対して収束電圧設定部を追加することにより、高速かつ安定に位相同期を確立することを可能としており、動作を以下に説明する。
【００１０】
ＰＬＬ制御回路８は、外部から与えられる所望の発振周波数に応じたチャネル設定データに応じて制御信号を生成し、制御信号を基準信号可変分周器２、フラクショナル制御部７、収束電圧設定部２１にそれぞれ送る。
【００１１】
基準信号可変分周器２は、基準発振器１の出力信号である基準周波数信号を入力し、ＰＬＬ制御回路８からの制御信号に応じて周波数分周した基準信号（周波数ｆｒ）を位相比較器３に出力する。
【００１２】
フラクショナル制御部７は、ＰＬＬ制御回路８からの制御信号として整数分周用制御信号Ｎ及び分数分周用制御信号ｎの２つの制御信号を入力し、外部出力発振信号可変分周器６に対して制御信号を出力する。
【００１３】
外部出力発振信号可変分周器６は、電圧制御発振器５からの外部出力発振信号（周波数ｆ０）を入力し、フラクショナル制御部７からの制御信号に応じて周波数分周した同期信号（周波数ｆｖ）を位相比較器３に出力する。
【００１４】
位相比較器３は、基準信号可変分周器２からの周波数ｆｒの基準信号と、外部出力発振信号可変分周器６からの周波数ｆｖの同期信号とを入力信号として位相比較を行い、差分の周波数に基づく振幅値に相当する位相比較信号Ｖｉをループフィルタ４に出力する。
【００１５】
ループフィルタ４は、位相比較器３からの位相比較信号Ｖｉを入力し、平滑化された信号ＶＯを電圧制御発振器５に出力する。さらに本発明では、安定に位相同期を確立するために、位相比較器３からの位相比較信号Ｖｉとともに、収束電圧設定部２１からのＤＣ出力電圧Ｖａも入力信号として取り込み、ループフィルタの出力を変動させるが、詳細は後述する。
【００１６】
電圧制御発振器５は、ループフィルタ４から平滑化された信号ＶＯを入力し、入力に応じた外部出力発振信号（周波数ｆ０）を出力する。さらに外部出力発振信号（周波数ｆ０）は、外部出力発振信号可変分周器６にフィードバックされる。電圧制御発振器５は、外部出力発振信号可変分周器６から与えられる同期信号の周波数ｆｖが、基準発振源から与えられる基準信号の周波数ｆｒに近づく方向に動作する。同期信号の周波数ｆｖと基準信号の周波数ｆｒの偏差がある周波数範囲内に落ち着けば、ループフィルタ４を介して電圧制御発振器５に与えられる平滑化された信号ＶＯは安定することとなり、外部出力発振信号は周波数ｆ０にロックされ、安定した発振信号が出力端子９から外部に出力されることとなる。
【００１７】
図２は本発明の実施の形態１に係るフラクショナル制御部７の内部構成を示す図であり、以下に動作を説明する。積分回路１１は、図１における外部出力発振信号可変分周器６から与えられる周波数ｆｖを同期信号として動作し、分数分周用制御信号ｎ（ワード長：ｍビット）を入力信号とし、出力信号を一方の入力信号にフィードバックさせることで、分数分周用制御信号ｎの積分を行う。積分回路１１の出力信号は時間とともに増加し、加算上限値を超えるとオーバーフローが生じる。オーバーフローが生じると、積分回路１１の出力信号は加算上限値を超えた分を入力信号とし、かつオーバーフロー信号を加算器１２に出力する。加算器１２は、整数分周用制御信号Ｎ（ワード長：Ｍビット）と積分回路１１の出力信号とを加算し、分周信号として外部出力発振信号可変分周器６に出力する。
【００１８】
図３は、本発明の実施の形態１に係るフラクショナル制御部７により外部出力発振信号可変分周器６に与えられる分周信号の時間変化を示す説明図である。図３に示すように、時間間隔ＴＮ間はＮ分周、時間間隔ＴＮ＋１間は（Ｎ＋１）分周となるような分周信号に基づいて外部出力発振信号可変分周器６で分周を行うと、外部出力発振信号の周波数ｆ０と周波数分周した基準信号の周波数ｆｒとの関係は次式で与えられる。
【００１９】
ｆｏ＝［Ｎ＋ＴＮ＋１／（ＴＮ＋１＋ＴＮ）］×ｆｒ＝（Ｎ．ｎ）×ｆｒ （１）
【００２０】
ここで、Ｎは外部出力発振信号可変分周器６の分周数の整数部、ｎは外部出力発振信号可変分周器６の分周数の分数部、ｆｒはＦ−ＰＬＬシンセサイザの位相比較器の基準信号の周波数である。さらに、式（１）の（Ｎ．ｎ）は整数部Ｎ及び分数部ｎからなる分周数を表現したものであり、例えばＮ＝５，ｎ＝０．２とすると（Ｎ．ｎ）は分周数５．２を表すものであり、ＴＮ＋１／（ＴＮ＋１＋ＴＮ）の値が０．２となるようにＴＮ及びＴＮ＋１を決めることに相当する。式（１）より、フラクショナル制御部７により外部出力発振信号可変分周器６に与えられる分周信号を時間変化させることにより、整数分周器である外部出力発振信号可変分周器６を分数分周器として扱うことが可能となる。
【００２１】
図４は、本発明の実施の形態１に係るループフィルタ４の回路構成を示す図であり、抵抗３１、３２、３３、３４、コンデンサ３５、演算増幅器３６から構成されている。ループフィルタ４は、位相比較器３からの位相比較信号Ｖｉと収束電圧設定部２１からのＤＣ出力電圧Ｖａとを入力信号として、安定に位相同期を確立するための出力信号ＶＯを出力するが、その動作について次に説明する。
【００２２】
図１の収束電圧設定部２１は、整数分周用制御信号Ｎと分数分周用制御信号ｎの２つの制御信号を入力し、収束電圧信号としてＤＣ出力電圧Ｖａをループイフィルタ４に出力する。ループフィルタ４は、収束電圧設定部２１のＤＣ出力電圧Ｖａと位相比較器３の位相比較信号Ｖｉとを濾波し、出力信号Ｖｏを電圧制御発振器５に出力する。図４の回路構成において、ＶａとＶｉに対するＶｏの関係は次式で与えられる。
【００２３】
Ｖｏ＝−Ｚｆ・（Ｖａ／Ｒ３４＋Ｖｉ／Ｒ３１） （２）
ただし
Ｆ−ＰＬＬシンセサイザの位相同期が確立されていない場合は、基準信号の周波数ｆｒに対する同期信号の周波数ｆｖの周波数差が大きいことに相当し、差分の周波数の振幅は小さくなり、結果としてＶｉ≒０Ｖとなる。また収束電圧設定部２１の出力電圧はＤＣ出力電圧Ｖａであることから、Ｆ−ＰＬＬシンセサイザの位相同期が確立されていない場合のＶａとＶｏの関係は次式で与えられる。
【００２５】
Ｖｏ≒−Ｒ３３・（Ｖａ／Ｒ３４） （３）
【００２６】
電圧制御発振器５の入力Ｖｏと出力ｆｏとの関係をあらかじめ調べておくことにより、式（１）と式（３）より、整数分周用制御信号Ｎ及び分数分周用制御信号ｎから、外部出力発振信号の周波数がｆｏとなるためのＤＣ出力電圧Ｖａを求めることができ、ＤＣ出力電圧Ｖａを制御することにより、所望の外部出力発振信号の周波数ｆｏを得ることが可能となる。
【００２７】
実施の形態１によれば、整数分周用制御信号Ｎ及び分数分周用制御信号ｎに応じて収束電圧設定部２１からＤＣ出力電圧Ｖａを出力することで、位相同期が確立していない場合に、フリーランニング状態の電圧制御発振器５の発振周波数を所望出力周波数近傍に設定できる。その結果、電圧制御発振器５の発振周波数はＰＬＬシンセサイザのロックインレンジ内となり、安定に位相同期を確立することができる。
【００２８】
実施の形態２．
本実施の形態２では、実施の形態１に示した収束電圧設定部２１の具体的な構成について示す。図５は、本発明の実施の形態２に係る収束電圧設定部の回路構成を示す図である。ＰＬＬ制御回路８から整数分周用制御信号Ｎ（ワード長：Ｍビット）と分数分周用制御信号ｎ（ワード長：ｍビット）の２つの制御信号をデジタル−アナログ変換器４１に入力し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。図６は、本発明の実施の形態２に係るデジタル−アナログ変換器４１の入力信号と出力信号の関係を示す図である。図６に示すように、デジタル−アナログ変換器４１は、入力データのＭＳＢを整数分周用制御信号ＮのＭＳＢとし、ＬＳＢを分数分周用制御信号ｎのＬＳＢとして信号変換し、ＤＣ出力電圧Ｖａを求め、ループフィルタ４に出力する。すなわち図５の構成では、ＤＣ出力電圧Ｖａの粗設定を整数分周用制御信号Ｎで行い、微設定を分数分周用制御信号ｎで行うこととなる。
【００２９】
実施の形態２によれば、デジタル−アナログ変換器４１を用いて、整数分周用制御信号Ｎ及び分数分周用制御信号ｎに応じたＤＣ出力電圧Ｖａをループフィルタ４に与えることにより、安定に位相同期を確立することができる。またデジタル−アナログ変換器４１での変換はほぼ瞬時に行われるので、高速に位相同期を確立することができる。
【００３０】
実施の形態３．
実施の形態２では、収束電圧設定部２１にデジタル−アナログ変換器４１を用いた場合について説明した。デジタル−アナログ変換器を用いた場合には、その入力電圧と出力電圧との関係は線形となるが、一般的な電圧制御発振器の制御電圧入力に対する出力周波数の特性（Ｖ−Ｆ特性）は非線形な関係となる。従って、デジタル−アナログ変換器を用いた場合、所望の出力周波数を得るために最適なＤＣ出力電圧Ｖａを得ることができない可能性がある。本実施の形態３では上記の問題を解決し、安定かつ高速に位相同期を確立する別の構成の収束電圧設定部について示す。
【００３１】
図７は、本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。ＰＬＬ制御回路８から整数分周用制御信号Ｎ（ワード長：Ｍビット）と分数分周用制御信号ｎ（ワード長：ｍビット）の２つの制御信号をメモリ４２のアドレスとして入力し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。図８は、本発明の実施の形態３に係るメモリ４２の入力信号と出力信号の関係を示す図である。図８に示すように、メモリ４２は、入力データのＭＳＢを整数分周用制御信号ＮのＭＳＢとし、ＬＳＢを分数分周用制御信号ｎのＬＳＢとして、あらかじめメモリ４２内に設定されているデータに従って信号変換し、ＤＣ出力電圧Ｖａを求め、ループフィルタ４に出力する。すなわち図７の構成では、ＤＣ出力電圧Ｖａの粗設定を整数分周用制御信号Ｎで行い、微設定を分数分周用制御信号ｎで行うこととなる。
【００３２】
整数分周用制御信号Ｎ（ワード長：Ｍビット）及び分数分周用制御信号ｎ（ワード長：ｍビット）の合計（Ｍ＋ｍ）ビットの入力信号に対応するためにメモリ４２のような単一のメモリを用いた場合には、メモリのアドレス容量は、２（Ｍ＋ｍ）となり、大容量のものが必要となる。そこで、複数のメモリを用いてメモリのアドレス容量を削減し、安定かつ高速に位相同期を確立する別の構成の収束電圧設定部について次に示す。
【００３３】
図９は、本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。ＰＬＬ制御回路８からの整数分周用制御信号Ｎに対応するＭビットのデータは、メモリ４３のアドレスとして取り込まれ、メモリ４３はＤＣ出力電圧Ｖａ１を加算器４５に出力する。またＰＬＬ制御回路８からの分数分周用制御信号ｎに対応するｍビットのデータは、メモリ４４のアドレスとして取り込まれ、メモリ４４はＤＣ出力電圧Ｖａ２を加算器４５に出力する。加算器４５は、メモリ４３及びメモリ４４からのそれぞれのＤＣ出力電圧を加算し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。
【００３４】
メモリ４３のアドレス長はＭビット、メモリ４４のアドレス長はｍビットであり、メモリのアドレス容量の総和は、２Ｍ＋２ｍとなり、単一のメモリ４２だけを用いた場合のアドレス容量２（Ｍ＋ｍ）よりも少なくすることができる。
【００３５】
２個のメモリを用いてさらなるアドレス容量の低減を図るための、別の構成の収束電圧設定部について、次に説明する。図１０は、本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。ＰＬＬ制御回路８からの整数分周用制御信号Ｎに対応するＭビットのデータは、メモリ４３のアドレスとして取り込まれ、メモリ４３はＤＣ出力電圧Ｖａ１を加算器４５に出力する。またＰＬＬ制御回路８からの分数分周用制御信号ｎに対応するｍビットのデータは、まず下位ビット打ち切り手段４６に取り込まれ、下位ビットを打ち切った後のｍ’ビットのデータが、メモリ４４のアドレスとして取り込まれ、メモリ４４はＤＣ出力電圧Ｖａ２を加算器４５に出力する。加算器４５は、メモリ４３及びメモリ４４からのそれぞれのＤＣ出力電圧を加算し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。
【００３６】
実施の形態３によれば、メモリを用いて、整数分周用制御信号Ｎ及び分数分周用制御信号ｎに応じたＤＣ出力電圧Ｖａをループフィルタ４に与えることにより、安定に位相同期を確立することができる。またメモリからの出力はほぼ瞬時に行われるので、高速に位相同期を確立することができる。また、メモリ内にそれぞれの出力周波数に応じた最適なＤＣ出力電圧Ｖａの値をあらかじめ設定しておくことにより、非線形特性を有する電圧制御発振器のＶ−Ｆ特性を考慮した最適なＤＣ出力電圧Ｖａの値をループフィルタ４に与えることができる。さらに、複数のメモリや下位ビット打ち切り手段を用いることにより、メモリのアドレス容量を削減した収束電圧設定部を構成することができる。
【００３７】
実施の形態４．
実施の形態３では、収束電圧設定部にメモリを用いた場合について説明した。本実施の形態４では、分数分周用制御信号ｎに対応するｍビットのデータからＤＣ出力電圧に変換する際にメモリ以外の方法を用い、安定かつ高速に位相同期を確立する別の構成の収束電圧設定部について示す。
【００３８】
図１１は、本発明の実施の形態４に係る収束電圧設定部の回路構成を示す図である。ＰＬＬ制御回路８からの整数分周用制御信号Ｎに対応するＭビットのデータは、メモリ４３のアドレスとして取り込まれ、メモリ４３はＤＣ出力電圧Ｖａ１を加算器４５に出力する。またＰＬＬ制御回路８からの分数分周用制御信号ｎに対応するｍビットのデータは、まずフラクショナル制御部４７に取り込まれる。フラクショナル制御部４７は、実施の形態１で説明したように、図２と同一の内部構成を有し、オーバーフロー信号を発生し、オーバーフロー信号を低域遮断フィルタ４８に渡す。
【００３９】
図１２は、本発明の実施の形態４に係るフラクショナル制御部４７及び低域遮断フィルタ４８の出力信号を示す図である。低域遮断フィルタ４８は、オーバーフロー信号を濾波して平滑化することにより、図１２に示すように分数分周用制御信号ｎに相当する平均電圧を得る。オーバーフロー信号は、フラクショナル制御部４７のロジックＨの値に相当し、所望のＤＣ出力電圧Ｖａ２の値とはレベルが異なる可能性がある。そこでレベル変換器４９は、低域遮断フィルタ４８を介して得られた出力信号をレベル変換することにより、所望のＤＣ出力電圧Ｖａ２を求め、加算器４５に出力する。加算器４５では、メモリ４３及びレベル変換器４９からのそれぞれのＤＣ出力電圧を加算し、ＤＣ出力電圧Ｖａをループフィルタ４に出力する。
【００４０】
さらに、フラクショナル制御部７のオーバーフロー信号を収束電圧設定部２１内の低域遮断フィルタ４８の入力信号とすることで、フラクショナル制御部７とフラクショナル制御部４７の共通化を図ることができ、フラクショナル制御部４７を削除できる。図１３は、本発明の実施の形態４に係るフラクショナル制御部の共用化を図った収束電圧設定部の構成を示す図である。
【００４１】
実施の形態４によれば、分数分周用制御信号ｎに対応するメモリを削除でき、メモリのアドレス容量を削減した形で実施の形態３と同一の効果が得られる。さらに、フラクショナル制御部を共用化することにより、装置の小形化、低消費電力化、及び低コスト化が図れることとなる。
【００４２】
実施の形態５．
実施の形態１の基準発振源は、基準発振器１及び基準信号可変分周器２で構成されていたが、本実施の形態５では、基準発振源の他の構成について示す。図１４〜図１７は、本実施の形態５に係る基準発振源の構成の一例を示す図である。図１４は、基準発振源１０が基準発振器１のみで構成されている。位相比較器３に対する基準信号（周波数ｆｒ）は、基準発振器１から直接出力される。
【００４３】
図１５では、直接デジタル周波数シンセサイザ５１は、基準発振器１の出力信号をクロックとし、ＰＬＬ制御回路８から与えられる設定データｋに応じた出力信号を第１の帯域通過フィルタ５２に出力する。第１の帯域通過フィルタ５２は、直接デジタル周波数シンセサイザ５１の出力信号の所望帯域外でのレベルを抑圧し、位相比較器３に基準信号（周波数ｆｒ）を出力する。
【００４４】
図１６では、図１５と同一の方法により得られた第１の帯域通過フィルタ５２の出力信号を、さらに周波数変換器５３に出力する。周波数変換器５３は、第１の帯域通過フィルタ５２の出力信号と周波数変換器用局部発振源５４の出力信号を混合し、混合した信号を第２の帯域通過フィルタ５５に出力する。第２の帯域通過フィルタ５５は、周波数変換器５３の出力信号の所望帯域外でのレベルを抑圧し、位相比較器３に基準信号（周波数ｆｒ）を出力する。周波数変換器用局部発振源５４の構成は特に示さないが、直接デジタル周波数シンセサイザ、位相同期ループ形周波数シンセサイザ、逓倍器、分周器、周波数変換器、フィルタなどの組み合わせで構成されており、周波数変換器用局部発振源５４を用いることにより、基準発振源１の周波数よりも高い周波数を基準信号（周波数ｆｒ）とすることが可能となる。
【００４５】
図１７では、基準発振器１の出力信号と周波数変換器用局部発振源５４の出力信号を周波数変換器５３で混合し、混合した信号を第２の帯域通過フィルタ５５に出力する。第２の帯域通過フィルタ５５では、周波数変換器５３の出力信号の所望帯域外でのレベルを抑圧し、位相比較器３に基準信号（周波数ｆｒ）を出力する。周波数変換器用局部発振源５４の構成は特に示さないが、直接デジタル周波数シンセサイザ、位相同期ループ形周波数シンセサイザ、逓倍器、分周器、周波数変換器、フィルタなどの組み合わせで構成されており、周波数変換器用局部発振源５４を用いることにより、基準発振源１の周波数よりも高い周波数を基準信号（周波数ｆｒ）とすることが可能となる。
【００４６】
実施の形態５によれば、基準発振源として上述の種々の構成を有することにより、所望の基準信号（周波数ｆｒ）を生成し、位相比較器３に与えることが可能となる。
【００４７】
【発明の効果】
以上のように、本発明によれば、位相比較器としてアナログ位相比較器を使用し、収束電圧設定部からの直流電圧を用いて電圧制御発振器の出力周波数を制御することにより、高速かつ安定に位相同期を確立できるＦ−ＰＬＬシンセサイザを得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＦ−ＰＬＬシンセサイザを示す構成図である。
【図２】本発明の実施の形態１に係るフラクショナル制御部の内部構成を示す図である。
【図３】本発明の実施の形態１に係るフラクショナル制御部により外部出力発振信号可変分周器に与えられる分周信号の時間変化を示す説明図である。
【図４】本発明の実施の形態１に係るループフィルタの回路構成を示す図である。
【図５】本発明の実施の形態２に係る収束電圧設定部の回路構成を示す図である。
【図６】本発明の実施の形態２に係るデジタル−アナログ変換器４１の入力信号と出力信号の関係を示す図である。
【図７】本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。
【図８】本発明の実施の形態３に係るメモリの入力信号と出力信号の関係を示す図である。
【図９】本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。
【図１０】本発明の実施の形態３に係る収束電圧設定部の回路構成の一例を示す図である。
【図１１】本発明の実施の形態４に係る収束電圧設定部の回路構成を示す図である。
【図１２】本発明の実施の形態４に係るフラクショナル制御部及び低域遮断フィルタの出力信号を示す図である。
【図１３】本発明の実施の形態４に係るフラクショナル制御部の共用化を図った収束電圧設定部の構成を示す図である。
【図１４】本実施の形態５に係る基準発振源の構成の一例を示す図である。
【図１５】本実施の形態５に係る基準発振源の構成の一例を示す図である。
【図１６】本実施の形態５に係る基準発振源の構成の一例を示す図である。
【図１７】本実施の形態５に係る基準発振源の構成の一例を示す図である。
【符号の説明】
１ 基準発振器、２ 基準信号可変分周器、３ 位相比較器、４ ループフィルタ、５ 電圧制御発振器、６ 外部出力発振信号可変分周器、７ フラクショナル制御部、８ ＰＬＬ制御回路、９ 出力端子、１０ 基準発振源、１１ 積分回路、１２ 加算器、２１ 収束電圧設定部、３１〜３４ 抵抗、３５ コンデンサ、３６ 演算増幅器、４１ デジタル−アナログ変換器、４２〜４４ メモリ、４５ 加算器、４６ 下位ビット打ち切り手段、４７ フラクショナル制御部、４８ 低域遮断フィルタ、４９ レベル変換器、５１ 直接デジタル周波数シンセサイザ、５２ 第１の帯域通過フィルタ、５３ 周波数変換器、５４ 周波数変換器用局部発振器、５５ 第２の帯域通過フィルタ。
Claims (9)
- 基準信号を発生する基準発振源と、
設定データに基づいて制御信号を出力するＰＬＬ制御回路と、
前記制御信号に応じて時間的に変化する分周数を出力するフラクショナル制御部と、
外部出力発振信号を前記分周数で分周し、同期信号を生成する外部出力発振信号可変分周器と、
前記基準信号と前記同期信号との位相差を検出し、位相比較信号を出力する位相比較器と、
前記ＰＬＬ制御回路からの前記制御信号に応じて、収束電圧信号を出力する収束電圧設定部と、
前記位相比較信号及び前記収束電圧信号をフィルタリングするループフィルタと、
フィルタリングされた前記位相比較信号及び前記収束電圧信号を外部出力発振信号に変換し、外部出力端子及び前記外部出力発振信号可変分周器に出力する電圧制御発振器と
を備えたことを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。 - 請求項１に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、
前記収束電圧設定部は、前記ＰＬＬ制御回路からの制御信号として整数分周用制御信号及び分数分周用制御信号を取り込み、前記整数分周用制御信号及び前記分数分周用制御信号に基づいて前記収束電圧信号を出力するために、デジタル−アナログ変換器を備えていることを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。 - 請求項１に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、
前記収束電圧設定部は、前記ＰＬＬ制御回路からの制御信号として整数分周用制御信号及び分数分周用制御信号を取り込み、前記整数分周用制御信号及び前記分数分周用制御信号に基づいて前記収束電圧信号を出力するために、単一または複数のメモリを備えていることを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。 - 請求項１に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、
前記収束電圧設定部は、前記ＰＬＬ制御回路からの制御信号として整数分周用制御信号及び分数分周用制御信号を取り込み、
前記整数分周用制御信号に応じた出力信号を出力する単一のメモリと、
前記分数分周用制御信号に応じた出力信号を出力するフラクショナル制御部と、
前記フラクショナル制御部の出力信号をフィルタリングするフィルタ装置と、
前記フィルタ装置の出力信号の信号レベルを変換するレベル変換器と、
前記単一のメモリの出力信号と前記レベル変換器の出力信号とを加算して前記収束電圧信号を出力する加算器と
を備えていることを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。 - 請求項１ないし４のいずれか１項に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、
前記基準発振源は、基準信号を発生する基準発振器を備えていることを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。 - 請求項１ないし４のいずれか１項に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、
前記基準発振源は、
基準信号を発生する基準発振器と、
前記ＰＬＬ制御回路からの前記制御信号に応じて前記基準信号を分周し、分周した基準信号を生成する基準信号可変分周器と
を備えていることを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。 - 請求項１ないし４のいずれか１項に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、
前記基準発振源は、
基準信号を発生する基準発振器と、
前記ＰＬＬ制御回路からの前記制御信号に応じて前記基準信号を所望の周波数信号に変換する直接デジタル周波数シンセサイザと、
前記所望の周波数信号をフィルタリングするフィルタ装置と
を備えていることを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。 - 請求項１ないし４のいずれか１項に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、
前記基準発振源は、
基準信号を発生する基準発振器と、
前記ＰＬＬ制御回路からの前記制御信号に応じて前記基準信号を所望の周波数信号に変換する直接デジタル周波数シンセサイザと、
前記所望の周波数信号をフィルタリングする第１のフィルタ装置と、
前記フィルタリングされた周波数信号よりも高い周波数信号を生成する周波数変換器用局部発振器と、
前記第１のフィルタ装置の出力と前記周波数変換器用局部発振器の出力とを混合し周波数変換を行う周波数変換器と、
前記周波数変換器の出力信号をフィルタリングする第２のフィルタ装置と
を備えていることを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。 - 請求項１ないし４のいずれか１項に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、
前記基準発振源は、
基準信号を発生する基準発振器と、
前記基準信号よりも高い周波数信号を生成する周波数変換器用局部発振器と、
前記基準発振器の出力と前記周波数変換器用局部発振器の出力とを混合し周波数変換を行う周波数変換器と、
前記周波数変換器の出力信号をフィルタリングするフィルタ装置と
を備えていることを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
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|---|---|---|---|---|
| WO2007091516A1 (ja) * | 2006-02-07 | 2007-08-16 | Mitsubishi Electric Corporation | フラクショナル－ｎ方式の位相同期ループ形周波数シンセサイザ及び周波数変換機能付き移相回路 |
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-
2003
- 2003-02-18 JP JP2003040014A patent/JP2004253902A/ja not_active Abandoned
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