JP2004241960A - 周波数シンセサイザ - Google Patents
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Abstract
【課題】フラクショナル−N方式の位相同期ループ形の周波数シンセサイザにおいて、低雑音性を有するアナログ位相比較器を使用した場合に高速かつ安定に位相同期を確立できない課題があった。
【解決手段】位相同期ループ内にデジタル位相比較器、アナログ位相比較器を選択できるように配置し、位相同期の過渡状態においてデジタル位相比較器を用いて収束動作を実施し、その時の電圧制御発振器への入力電圧をラッチしてアナログ位相比較器に切換えた際のプリセットを実施しておき、低雑音性を有したまま高速かつ安定に位相同期を確立できる構成とした。
【選択図】 図1
【解決手段】位相同期ループ内にデジタル位相比較器、アナログ位相比較器を選択できるように配置し、位相同期の過渡状態においてデジタル位相比較器を用いて収束動作を実施し、その時の電圧制御発振器への入力電圧をラッチしてアナログ位相比較器に切換えた際のプリセットを実施しておき、低雑音性を有したまま高速かつ安定に位相同期を確立できる構成とした。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、フラクショナル−N方式の位相同期ループ形の周波数シンセサイザに関するものであり、この周波数シンセサイザは、例えばレーダ及び無線通信装置などに適用される。
【0002】
【従来の技術】
従来のフラクショナル−N方式の位相同期ループ形の周波数シンセサイザ(以下、F−PLLシンセサイザ)は、基準信号を発生する基準発振源と、電圧制御発振器と、上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、上記基準信号と上記同期信号を入力とする位相比較器と、上記位相比較器の出力を入力とするループフィルタと、チャネル設定入力データに基づいて上記分周器に制御信号を出力するPLL制御回路とから構成されている。位相同期ループとしての動作は、電圧制御発振器より周期信号を発生し、その出力信号を可変分周器により分周して、位相比較器で基準発振源から出力される周期信号と比較して差分をとり、ループフィルタで差分に対応する誤差電圧を出力し、上記電圧制御発振器に制御電圧としてフィードバックすることにより、常に基準発振源から出力される周期信号の分周数倍の周波数になると同時に同位相になるように出力信号が制御されるものである。
【0003】
このとき、PLL制御回路において設定周波数に応じたチャンネル設定入力データを外部から入力すると上記可変分周器の分周数を特定の割合で時間変化させる制御信号が生成され、この信号により分周器を制御することにより整数分周器である可変分周器を分数分周器として動作させて、周波数ステップを微少化することが可能となる(例えば、特許文献1、および非特許文献1参照)。
【0004】
【特許文献1】
特開平10−247851号公報(第1−8頁、第1図)
【0005】
【非特許文献1】
Brian Miller、Robert J.Conley著、”A Multiple modulator fractional divider”、44th Annual Symposium on Frequency Control、1991年6月、P.578−583
【0006】
【発明が解決しようとする課題】
一般的に、従来のフラクショナル−N方式の位相同期ループ形の周波数シンセサイザは、位相比較器にディジタル位相比較器が用いられている。ディジタル位相比較器は、2つの入力信号の位相が±π以上離れていても安定に位相同期の収束動作を行う。しかし入力信号の周波数を高める、すなわち位相比較器の動作周波数を高めると、位相比較器に起因する雑音が増加し、F−PLLシンセサイザ出力における位相雑音特性が劣化する問題がある。
【0007】
また、位相比較器の動作周波数を高めても雑音が劣化しない位相比較器としては、低雑音性を有するアナログ位相比較器がある。アナログ位相比較器は、ディジタル位相比較器と異なり、2つの入力信号の位相が±π以上離れていると安定に位相同期の収束動作を行うことができない。一般的には、アナログ位相比較器は電圧制御発振器の制御電圧をスイープさせる回路を用いる。位相同期が確立するまで、電圧制御発振器の制御電圧スイープ回路により電圧制御発振器の制御電圧が変化する。このとき電圧制御発振器の制御電圧の変化が早すぎる場合、収束しない可能性があり、また電圧制御発振器の制御電圧の変化が遅すぎる場合、収束までの時間が長時間化する問題がある。
【0008】
本発明は上記のような課題を解決するためになされたもので、アナログ位相比較器を用いたF−PLLシンセサイザにおいて、高速かつ安定に位相同期を確立する回路を実現することを目的とする。
【0009】
【課題を解決するための手段】
この発明による周波数シンセサイザは、フラクショナル−N方式の位相同期ループ形の周波数シンセサイザにおいて、電圧制御発振器と、上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、基準信号と上記同期信号が入力されるアナログ位相比較器と、上記基準信号と上記同期信号が入力されるディジタル位相比較器と、制御信号に基づいて、上記ディジタル位相比較器の出力電圧を保持した電圧信号を出力する電圧ラッチ手段と、上記アナログ位相比較器の出力および上記電圧ラッチ手段の出力に基づく信号が出力されるループフィルタと、制御信号に基づいて上記ディジタル位相比較器の出力信号と上記ループフィルタの出力信号の何れかを選択し、選択された信号を上記電圧制御発振器に出力する切換スイッチと、上記電圧ラッチ手段および上記切換スイッチに、夫々制御信号を出力する制御回路とを備えたものである。
【0010】
【発明の実施の形態】
実施の形態1.
図1は、この発明の実施の形態1による周波数シンセサイザを示す構成図である。図において、1はチャンネル設定入力データの入力端子、2は周波数シンセサイザの出力端子、3は基準発振源、4はアナログ位相比較器、5はディジタル位相比較器、6はアナログ位相比較器4に接続される(第2の)ループフィルタ、7はディジタル位相比較器5に接続される(第1の)ループフィルタ、8は電圧ラッチ手段、9は切換スイッチ、10は入力された電圧信号に基づいて発振周波数を制御する電圧制御発振器、11は可変分周器、12はPLL制御回路である。
【0011】
次に動作を説明する。PLL制御回路12は、図2に模式的に示す動作シーケンスが可能となるように組まれたロジック回路であり、所望の出力信号周波数に応じたチャネル設定データが入力端子1より入力されると、基準発振源3、可変分周器11、切換スイッチ9および電圧ラッチ手段8に対して、後述する図2の動作シーケンスに合わせて各々を設定するための制御信号を出力する。
【0012】
基準発振源3は、例えば図3に示すような構成であり、水晶発振器13と可変分周器14から構成される。チャンネル設定データに応じた周波数となるようにPLL制御部12より可変分周器に分周数の設定データを受けて、水晶発振器13の出力信号を分周して基準信号(周波数fr)としてアナログ位相比較器4及びディジタル位相比較器出力5に分岐されて出力する。
【0013】
可変分周器11では、電圧制御発振器10の出力信号を入力し、PLL制御部12から出力する制御信号に応じて周波数分周した同期信号(周波数fv)をアナログ位相比較器4及びディジタル位相比較器出力5に分岐されて出力する。
【0014】
ここで、可変分周器11の制御動作について説明する。図4は、フラクショナル動作を制御する回路構成の一例として上記の非特許文献1に示される回路図である。この制御回路は、PLL制御回路12に設けられるが、可変分周器11内に設けても良い。図4において、15は積分回路、16は加算器である。
【0015】
積分回路15では、基準発信源の出力を分岐した外部クロックに同期して動作し、2つの入力信号の加算値を出力する。積分回路15では、出力信号を一方の入力信号にフィードバックさせることで、他方の入力信号の積分を行う。積分回路15の出力信号は、時間とともに増加し、積分回路15の加算上限値を超えるとオーバーフローが生じる。オーバーフローが生じると、積分回路15の出力信号は積分回路15の加算上限値を超えた分を入力信号とし、かつオーバーフロー信号を加算器16に出力する。加算器16では、外部からの入力信号と積分回路15の出力信号とを加算し、外部(図1においては、可変分周器11)に出力する。
【0016】
図5は、可変分周器11の分周数の時間変化を示す説明図である。上記の非特許文献1によると、図5に示すような時間変化する分周数のF−PLLシンセサイザの出力周波数foは次式で与えられる。
【0017】
【数1】
【0018】
数1において、Nは可変分周器11の分周数の整数部、nは可変分周器11の分周数の分数部、frはF−PLLシンセサイザの位相比較周波数である。式(1)より、可変分周器11の分周数を時間変化させると、整数分周器である可変分周器11を分数分周器として扱うことが可能となる。
【0019】
図2の動作シーケンス図に示されるように、ステップ1、2の区間においては、切換スイッチ9によりディジタル位相比較器5及びループフィルタ7が位相同期ループとして使用される。ディジタル位相比較器5では、基準発信源3の基準信号と可変分周器11の同期信号を入力し、位相比較信号をループフィルタ7に出力する。ループフィルタ7では、ディジタル位相比較器5の位相比較信号を入力し、平滑した位相比較信号を切換スイッチ9を介して電圧制御発振器10に出力する。電圧制御発振器10では、周波数fvとfrとが等しくなるように動作し、高周波の出力信号を出力端子2および可変分周器11に出力する。
【0020】
また、ステップ1、2の区間においては、アナログ位相比較器4及びループフィルタ6は位相同期ループから切り離されているが、ループフィルタ7の出力電圧を、電圧ラッチ手段8を介して電圧制御発振器10のプリセット電圧として入力することにより、ループフィルタ6にて電圧加算が行われている。
【0021】
図6は、1例としてループフィルタ6の構成を示す図である。17、18、19、20は抵抗(R)、21はコンデンサ(C)、22は演算増幅器(OP−AMP)である。
【0022】
ループフィルタ7より電圧ラッチ手段8を介して、出力電圧(信号)Vaをループイフィルタ6に出力する。ループフィルタ6では、電圧ラッチ手段8の出力電圧Vaとアナログ位相比較器4の出力電圧Viとを濾波し、出力電圧(信号)Voを出力する。VaとViに対するVoの関係は次式で与えられる。すなわち、出力電圧Vaと出力電圧Viに基づいて得られる出力電圧(信号)Voを出力する。
【0023】
【数2】
【0024】
また、電圧ラッチ手段8は、1例として図7に示される構成であり、23はA/D変換器、24はディジタルデータをラッチ指令信号を受けた時にデータを保持し、ラッチ指令がされない期間はそのまま入力データを出力するラッチ回路、25はD/A変換器である。電圧ラッチ手段8では、ループフィルタ7の出力電圧を受けて、その電圧をA/D変換器23によりディジタルデータに変換し、ラッチ回路24を介してD/A変換器によりアナログ電圧に変換してループフィルタ7に出力する。PLL制御回路部12では、あらかじめ調べられたディジタル位相比較器5及びループフィルタ7を用いた位相同期ループの収束時間をカウントアップしてラッチ指令信号を電圧ラッチ手段8に出力する。電圧ラッチ手段8は、ラッチ指令信号を受けると位相同期ループの収束時の必要電圧にラッチされ、ラッチされた電圧信号を出力する。その結果、図2に示すステップ3の初期状態において電圧制御発振器10の発振周波数を所望出力周波数近傍にプリセットできる。
【0025】
図2に示すステップ3の状態では、PLL制御回路12より切換スイッチ9に経路切換信号が出力され、アナログ位相比較器4及びループフィルタ6が位相同期ループに接続される。ループフィルタ6は、上記のようにプリセットがなされているため、電圧制御発振器10の発振周波数はPLLシンセサイザのロックインレンジ内となり、安定に位相同期を確立することができる。
【0026】
この実施の形態によれば、フラクショナル−N方式の位相同期ループ形の周波数シンセサイザにおいて、入力された電圧信号に基づいて発振周波数を制御する電圧制御発振器10と、電圧制御発振器10の発振信号を分周し同期信号を生成する可変分周器11と、基準信号と同期信号との位相差に基づく電圧信号を出力するアナログ位相比較器4と、基準信号と同期信号との位相差に基づく電圧信号を出力するディジタル位相比較器5と、ディジタル位相比較器5の出力が入力されるループフィルタ7と、制御信号に基づいてループフィルタ7の出力する電圧信号もしくはループフィルタ7の出力電圧を保持した電圧信号の何れかを出力する電圧ラッチ手段6と、アナログ位相比較器4の出力する電圧信号および電圧ラッチ手段6の出力する電圧信号が入力されるループフィルタ6と、制御信号に基づいてループフィルタ6の出力する電圧信号とループフィルタ7の出力する電圧信号の何れかを選択し、選択された電圧信号を電圧制御発振器10に入力する切換スイッチ9と、電圧ラッチ手段6に対してループフィルタ7の出力電圧を保持した電圧を出力させるとともに切換スイッチ6に対してループフィルタ6の出力電圧を出力させる制御信号を出力するか、もしくは電圧ラッチ手段6に対してループフィルタ7の出力電圧を出力させるとともに切換スイッチ9に対してループフィルタ6の出力電圧を出力させる制御信号を出力するPLL制御回路12とを備えることにより、低雑音性を有するアナログ位相比較器を使用した場合に高速かつ安定に位相同期を確立することができる。
【0027】
なお、位相同期の過渡状態において、電圧ラッチ手段6はループフィルタ7の出力電圧をラッチせずに出力し、切換スイッチ9はループフィルタ7の出力電圧を出力する。また、位相同期の設定周波数が定常状態となったときに、電圧ラッチ手段6はループフィルタ7の出力電圧を保持した電圧信号を出力し、切換スイッチ9はループフィルタ6の出力電圧を出力する。ループフィルタ6はアナログ位相比較器4の出力電圧Viと電圧ラッチ手段6の出力電圧Vaが入力されて、出力電圧と出力電圧に基づいて得られる出力電圧を出力する。
【0028】
実施の形態2.
図8は、この発明の実施の形態2による周波数シンセサイザを示す構成図である。図において、実施の形態1と同一の符号については同一または相当部分として説明を省略する。26は位相同期検出手段である。
【0029】
次に動作を説明する。
実施の形態1と同一または相当の動作については説明を省略する。位相同期検出手段26は、例えば図9に示す構成であり、27は積分回路、28はコンパレータである。ディジタル位相検波器5から出力される基準信号及び同期信号の位相差に対応するデューティ比のパルス列を積分回路27により積分し、その電圧をコンパレータにてあらかじめ調べられたスレッショルドレベルと比較して低くなった時に位相同期完了のタイミング信号が出力される。この位相同期完了のタイミング信号は、電圧ラッチ手段8及び切換スイッチ9に入力され、図2に示すステップ2とステップ3の切換が状況に応じて最適に行うことができる。
【0030】
この実施の形態によれば、ディジタル位相比較器5の出力電圧に基づいて、基準信号と可変分周器11の出力する同期信号との位相同期を検出し、電圧ラッチ手段6及び切換スイッチ9に制御信号を出力する位相同期検出手段26を備えることにより、前後の設定周波数の状況に応じて切換動作を最適に行うことができるため更に高速かつ安定に位相同期を確立する回路を実現することができる。
【0031】
【発明の効果】
この発明によれば、フラクショナル−N方式の位相同期ループ形の周波数シンセサイザにおいて、低雑音性を有するアナログ位相比較器を使用した場合に高速かつ安定に位相同期を確立することができる。
【図面の簡単な説明】
【図1】この発明による周波数シンセサイザの実施の形態1を示す図である。
【図2】周波数シンセサイザの模式的な動作シーケンス図である。
【図3】基準発振源の1構成例を示す図である。
【図4】フラクショナル動作を制御する回路構成の一例を示す図である。
【図5】可変分周器の分周数の時間変化を示す説明図である。
【図6】ループフィルタの1構成例を示す図である。
【図7】電圧ラッチ手段の1構成例を示す図である。
【図8】この発明による周波数シンセサイザの実施の形態2を示す図である。
【図9】位相同期検出手段の1構成例を示す図である。
【符号の説明】
1 チャンネル設定入力データの入力端子、2 周波数シンセサイザの出力端子、3 基準発振源、4 アナログ位相比較器、5 ディジタル位相比較器、6ループフィルタ、7 ループフィルタ、8 電圧ラッチ手段、9 切換スイッチ、10 電圧制御発振器、11 可変分周器、12 PLL制御回路、13 水晶発振器、14 可変分周器、15 積分回路、16 加算器、17 抵抗、18 抵抗、19 抵抗、20 抵抗、21 コンデンサ、22 演算増幅器、23 A/D変換器、24 ラッチ回路、25 D/A変換器、26 位相同期検出手段、27 積分回路、28 コンパレータ。
【発明の属する技術分野】
本発明は、フラクショナル−N方式の位相同期ループ形の周波数シンセサイザに関するものであり、この周波数シンセサイザは、例えばレーダ及び無線通信装置などに適用される。
【0002】
【従来の技術】
従来のフラクショナル−N方式の位相同期ループ形の周波数シンセサイザ(以下、F−PLLシンセサイザ)は、基準信号を発生する基準発振源と、電圧制御発振器と、上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、上記基準信号と上記同期信号を入力とする位相比較器と、上記位相比較器の出力を入力とするループフィルタと、チャネル設定入力データに基づいて上記分周器に制御信号を出力するPLL制御回路とから構成されている。位相同期ループとしての動作は、電圧制御発振器より周期信号を発生し、その出力信号を可変分周器により分周して、位相比較器で基準発振源から出力される周期信号と比較して差分をとり、ループフィルタで差分に対応する誤差電圧を出力し、上記電圧制御発振器に制御電圧としてフィードバックすることにより、常に基準発振源から出力される周期信号の分周数倍の周波数になると同時に同位相になるように出力信号が制御されるものである。
【0003】
このとき、PLL制御回路において設定周波数に応じたチャンネル設定入力データを外部から入力すると上記可変分周器の分周数を特定の割合で時間変化させる制御信号が生成され、この信号により分周器を制御することにより整数分周器である可変分周器を分数分周器として動作させて、周波数ステップを微少化することが可能となる(例えば、特許文献1、および非特許文献1参照)。
【0004】
【特許文献1】
特開平10−247851号公報(第1−8頁、第1図)
【0005】
【非特許文献1】
Brian Miller、Robert J.Conley著、”A Multiple modulator fractional divider”、44th Annual Symposium on Frequency Control、1991年6月、P.578−583
【0006】
【発明が解決しようとする課題】
一般的に、従来のフラクショナル−N方式の位相同期ループ形の周波数シンセサイザは、位相比較器にディジタル位相比較器が用いられている。ディジタル位相比較器は、2つの入力信号の位相が±π以上離れていても安定に位相同期の収束動作を行う。しかし入力信号の周波数を高める、すなわち位相比較器の動作周波数を高めると、位相比較器に起因する雑音が増加し、F−PLLシンセサイザ出力における位相雑音特性が劣化する問題がある。
【0007】
また、位相比較器の動作周波数を高めても雑音が劣化しない位相比較器としては、低雑音性を有するアナログ位相比較器がある。アナログ位相比較器は、ディジタル位相比較器と異なり、2つの入力信号の位相が±π以上離れていると安定に位相同期の収束動作を行うことができない。一般的には、アナログ位相比較器は電圧制御発振器の制御電圧をスイープさせる回路を用いる。位相同期が確立するまで、電圧制御発振器の制御電圧スイープ回路により電圧制御発振器の制御電圧が変化する。このとき電圧制御発振器の制御電圧の変化が早すぎる場合、収束しない可能性があり、また電圧制御発振器の制御電圧の変化が遅すぎる場合、収束までの時間が長時間化する問題がある。
【0008】
本発明は上記のような課題を解決するためになされたもので、アナログ位相比較器を用いたF−PLLシンセサイザにおいて、高速かつ安定に位相同期を確立する回路を実現することを目的とする。
【0009】
【課題を解決するための手段】
この発明による周波数シンセサイザは、フラクショナル−N方式の位相同期ループ形の周波数シンセサイザにおいて、電圧制御発振器と、上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、基準信号と上記同期信号が入力されるアナログ位相比較器と、上記基準信号と上記同期信号が入力されるディジタル位相比較器と、制御信号に基づいて、上記ディジタル位相比較器の出力電圧を保持した電圧信号を出力する電圧ラッチ手段と、上記アナログ位相比較器の出力および上記電圧ラッチ手段の出力に基づく信号が出力されるループフィルタと、制御信号に基づいて上記ディジタル位相比較器の出力信号と上記ループフィルタの出力信号の何れかを選択し、選択された信号を上記電圧制御発振器に出力する切換スイッチと、上記電圧ラッチ手段および上記切換スイッチに、夫々制御信号を出力する制御回路とを備えたものである。
【0010】
【発明の実施の形態】
実施の形態1.
図1は、この発明の実施の形態1による周波数シンセサイザを示す構成図である。図において、1はチャンネル設定入力データの入力端子、2は周波数シンセサイザの出力端子、3は基準発振源、4はアナログ位相比較器、5はディジタル位相比較器、6はアナログ位相比較器4に接続される(第2の)ループフィルタ、7はディジタル位相比較器5に接続される(第1の)ループフィルタ、8は電圧ラッチ手段、9は切換スイッチ、10は入力された電圧信号に基づいて発振周波数を制御する電圧制御発振器、11は可変分周器、12はPLL制御回路である。
【0011】
次に動作を説明する。PLL制御回路12は、図2に模式的に示す動作シーケンスが可能となるように組まれたロジック回路であり、所望の出力信号周波数に応じたチャネル設定データが入力端子1より入力されると、基準発振源3、可変分周器11、切換スイッチ9および電圧ラッチ手段8に対して、後述する図2の動作シーケンスに合わせて各々を設定するための制御信号を出力する。
【0012】
基準発振源3は、例えば図3に示すような構成であり、水晶発振器13と可変分周器14から構成される。チャンネル設定データに応じた周波数となるようにPLL制御部12より可変分周器に分周数の設定データを受けて、水晶発振器13の出力信号を分周して基準信号(周波数fr)としてアナログ位相比較器4及びディジタル位相比較器出力5に分岐されて出力する。
【0013】
可変分周器11では、電圧制御発振器10の出力信号を入力し、PLL制御部12から出力する制御信号に応じて周波数分周した同期信号(周波数fv)をアナログ位相比較器4及びディジタル位相比較器出力5に分岐されて出力する。
【0014】
ここで、可変分周器11の制御動作について説明する。図4は、フラクショナル動作を制御する回路構成の一例として上記の非特許文献1に示される回路図である。この制御回路は、PLL制御回路12に設けられるが、可変分周器11内に設けても良い。図4において、15は積分回路、16は加算器である。
【0015】
積分回路15では、基準発信源の出力を分岐した外部クロックに同期して動作し、2つの入力信号の加算値を出力する。積分回路15では、出力信号を一方の入力信号にフィードバックさせることで、他方の入力信号の積分を行う。積分回路15の出力信号は、時間とともに増加し、積分回路15の加算上限値を超えるとオーバーフローが生じる。オーバーフローが生じると、積分回路15の出力信号は積分回路15の加算上限値を超えた分を入力信号とし、かつオーバーフロー信号を加算器16に出力する。加算器16では、外部からの入力信号と積分回路15の出力信号とを加算し、外部(図1においては、可変分周器11)に出力する。
【0016】
図5は、可変分周器11の分周数の時間変化を示す説明図である。上記の非特許文献1によると、図5に示すような時間変化する分周数のF−PLLシンセサイザの出力周波数foは次式で与えられる。
【0017】
【数1】
【0018】
数1において、Nは可変分周器11の分周数の整数部、nは可変分周器11の分周数の分数部、frはF−PLLシンセサイザの位相比較周波数である。式(1)より、可変分周器11の分周数を時間変化させると、整数分周器である可変分周器11を分数分周器として扱うことが可能となる。
【0019】
図2の動作シーケンス図に示されるように、ステップ1、2の区間においては、切換スイッチ9によりディジタル位相比較器5及びループフィルタ7が位相同期ループとして使用される。ディジタル位相比較器5では、基準発信源3の基準信号と可変分周器11の同期信号を入力し、位相比較信号をループフィルタ7に出力する。ループフィルタ7では、ディジタル位相比較器5の位相比較信号を入力し、平滑した位相比較信号を切換スイッチ9を介して電圧制御発振器10に出力する。電圧制御発振器10では、周波数fvとfrとが等しくなるように動作し、高周波の出力信号を出力端子2および可変分周器11に出力する。
【0020】
また、ステップ1、2の区間においては、アナログ位相比較器4及びループフィルタ6は位相同期ループから切り離されているが、ループフィルタ7の出力電圧を、電圧ラッチ手段8を介して電圧制御発振器10のプリセット電圧として入力することにより、ループフィルタ6にて電圧加算が行われている。
【0021】
図6は、1例としてループフィルタ6の構成を示す図である。17、18、19、20は抵抗(R)、21はコンデンサ(C)、22は演算増幅器(OP−AMP)である。
【0022】
ループフィルタ7より電圧ラッチ手段8を介して、出力電圧(信号)Vaをループイフィルタ6に出力する。ループフィルタ6では、電圧ラッチ手段8の出力電圧Vaとアナログ位相比較器4の出力電圧Viとを濾波し、出力電圧(信号)Voを出力する。VaとViに対するVoの関係は次式で与えられる。すなわち、出力電圧Vaと出力電圧Viに基づいて得られる出力電圧(信号)Voを出力する。
【0023】
【数2】
【0024】
また、電圧ラッチ手段8は、1例として図7に示される構成であり、23はA/D変換器、24はディジタルデータをラッチ指令信号を受けた時にデータを保持し、ラッチ指令がされない期間はそのまま入力データを出力するラッチ回路、25はD/A変換器である。電圧ラッチ手段8では、ループフィルタ7の出力電圧を受けて、その電圧をA/D変換器23によりディジタルデータに変換し、ラッチ回路24を介してD/A変換器によりアナログ電圧に変換してループフィルタ7に出力する。PLL制御回路部12では、あらかじめ調べられたディジタル位相比較器5及びループフィルタ7を用いた位相同期ループの収束時間をカウントアップしてラッチ指令信号を電圧ラッチ手段8に出力する。電圧ラッチ手段8は、ラッチ指令信号を受けると位相同期ループの収束時の必要電圧にラッチされ、ラッチされた電圧信号を出力する。その結果、図2に示すステップ3の初期状態において電圧制御発振器10の発振周波数を所望出力周波数近傍にプリセットできる。
【0025】
図2に示すステップ3の状態では、PLL制御回路12より切換スイッチ9に経路切換信号が出力され、アナログ位相比較器4及びループフィルタ6が位相同期ループに接続される。ループフィルタ6は、上記のようにプリセットがなされているため、電圧制御発振器10の発振周波数はPLLシンセサイザのロックインレンジ内となり、安定に位相同期を確立することができる。
【0026】
この実施の形態によれば、フラクショナル−N方式の位相同期ループ形の周波数シンセサイザにおいて、入力された電圧信号に基づいて発振周波数を制御する電圧制御発振器10と、電圧制御発振器10の発振信号を分周し同期信号を生成する可変分周器11と、基準信号と同期信号との位相差に基づく電圧信号を出力するアナログ位相比較器4と、基準信号と同期信号との位相差に基づく電圧信号を出力するディジタル位相比較器5と、ディジタル位相比較器5の出力が入力されるループフィルタ7と、制御信号に基づいてループフィルタ7の出力する電圧信号もしくはループフィルタ7の出力電圧を保持した電圧信号の何れかを出力する電圧ラッチ手段6と、アナログ位相比較器4の出力する電圧信号および電圧ラッチ手段6の出力する電圧信号が入力されるループフィルタ6と、制御信号に基づいてループフィルタ6の出力する電圧信号とループフィルタ7の出力する電圧信号の何れかを選択し、選択された電圧信号を電圧制御発振器10に入力する切換スイッチ9と、電圧ラッチ手段6に対してループフィルタ7の出力電圧を保持した電圧を出力させるとともに切換スイッチ6に対してループフィルタ6の出力電圧を出力させる制御信号を出力するか、もしくは電圧ラッチ手段6に対してループフィルタ7の出力電圧を出力させるとともに切換スイッチ9に対してループフィルタ6の出力電圧を出力させる制御信号を出力するPLL制御回路12とを備えることにより、低雑音性を有するアナログ位相比較器を使用した場合に高速かつ安定に位相同期を確立することができる。
【0027】
なお、位相同期の過渡状態において、電圧ラッチ手段6はループフィルタ7の出力電圧をラッチせずに出力し、切換スイッチ9はループフィルタ7の出力電圧を出力する。また、位相同期の設定周波数が定常状態となったときに、電圧ラッチ手段6はループフィルタ7の出力電圧を保持した電圧信号を出力し、切換スイッチ9はループフィルタ6の出力電圧を出力する。ループフィルタ6はアナログ位相比較器4の出力電圧Viと電圧ラッチ手段6の出力電圧Vaが入力されて、出力電圧と出力電圧に基づいて得られる出力電圧を出力する。
【0028】
実施の形態2.
図8は、この発明の実施の形態2による周波数シンセサイザを示す構成図である。図において、実施の形態1と同一の符号については同一または相当部分として説明を省略する。26は位相同期検出手段である。
【0029】
次に動作を説明する。
実施の形態1と同一または相当の動作については説明を省略する。位相同期検出手段26は、例えば図9に示す構成であり、27は積分回路、28はコンパレータである。ディジタル位相検波器5から出力される基準信号及び同期信号の位相差に対応するデューティ比のパルス列を積分回路27により積分し、その電圧をコンパレータにてあらかじめ調べられたスレッショルドレベルと比較して低くなった時に位相同期完了のタイミング信号が出力される。この位相同期完了のタイミング信号は、電圧ラッチ手段8及び切換スイッチ9に入力され、図2に示すステップ2とステップ3の切換が状況に応じて最適に行うことができる。
【0030】
この実施の形態によれば、ディジタル位相比較器5の出力電圧に基づいて、基準信号と可変分周器11の出力する同期信号との位相同期を検出し、電圧ラッチ手段6及び切換スイッチ9に制御信号を出力する位相同期検出手段26を備えることにより、前後の設定周波数の状況に応じて切換動作を最適に行うことができるため更に高速かつ安定に位相同期を確立する回路を実現することができる。
【0031】
【発明の効果】
この発明によれば、フラクショナル−N方式の位相同期ループ形の周波数シンセサイザにおいて、低雑音性を有するアナログ位相比較器を使用した場合に高速かつ安定に位相同期を確立することができる。
【図面の簡単な説明】
【図1】この発明による周波数シンセサイザの実施の形態1を示す図である。
【図2】周波数シンセサイザの模式的な動作シーケンス図である。
【図3】基準発振源の1構成例を示す図である。
【図4】フラクショナル動作を制御する回路構成の一例を示す図である。
【図5】可変分周器の分周数の時間変化を示す説明図である。
【図6】ループフィルタの1構成例を示す図である。
【図7】電圧ラッチ手段の1構成例を示す図である。
【図8】この発明による周波数シンセサイザの実施の形態2を示す図である。
【図9】位相同期検出手段の1構成例を示す図である。
【符号の説明】
1 チャンネル設定入力データの入力端子、2 周波数シンセサイザの出力端子、3 基準発振源、4 アナログ位相比較器、5 ディジタル位相比較器、6ループフィルタ、7 ループフィルタ、8 電圧ラッチ手段、9 切換スイッチ、10 電圧制御発振器、11 可変分周器、12 PLL制御回路、13 水晶発振器、14 可変分周器、15 積分回路、16 加算器、17 抵抗、18 抵抗、19 抵抗、20 抵抗、21 コンデンサ、22 演算増幅器、23 A/D変換器、24 ラッチ回路、25 D/A変換器、26 位相同期検出手段、27 積分回路、28 コンパレータ。
Claims (3)
- フラクショナル−N方式の位相同期ループ形の周波数シンセサイザにおいて、
電圧制御発振器と、
上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、
基準信号と上記同期信号が入力されるアナログ位相比較器と、
上記基準信号と上記同期信号が入力されるディジタル位相比較器と、
制御信号に基づいて、上記ディジタル位相比較器の出力電圧を保持した電圧信号を出力する電圧ラッチ手段と、
上記アナログ位相比較器の出力および上記電圧ラッチ手段の出力に基づく信号が出力されるループフィルタと、
制御信号に基づいて、上記ディジタル位相比較器の出力信号と上記ループフィルタの出力信号の何れかを選択し、選択された信号を上記電圧制御発振器に出力する切換スイッチと、
上記電圧ラッチ手段および上記切換スイッチに、夫々制御信号を出力する制御回路と、
を備えたことを特徴とする周波数シンセサイザ。 - フラクショナル−N方式の位相同期ループ形の周波数シンセサイザにおいて、
入力された電圧信号に基づいて発振周波数を制御する電圧制御発振器と、
上記電圧制御発振器の発振信号を分周し同期信号を生成する可変分周器と、
基準信号と上記同期信号との位相差に基づく電圧信号を出力するアナログ位相比較器と、
上記基準信号と上記同期信号との位相差に基づく電圧信号を出力するディジタル位相比較器と、
上記ディジタル位相比較器の出力が入力される第1のループフィルタと、
制御信号に基づいて、上記第1のループフィルタの出力する電圧信号もしくは上記第1のループフィルタの出力電圧を保持した電圧信号の何れかを出力する電圧ラッチ手段と、
上記アナログ位相比較器の出力する電圧信号および上記電圧ラッチ手段の出力する電圧信号に基づく電圧信号が出力される第2のループフィルタと、
制御信号に基づいて、上記第1のループフィルタの出力する電圧信号と上記第2のループフィルタの出力する電圧信号の何れかを選択し、選択された電圧信号を上記電圧制御発振器に入力する切換スイッチと、
上記電圧ラッチ手段に対して上記第1のループフィルタの出力電圧を保持した電圧を出力させるとともに上記切換スイッチに対して上記第2のループフィルタの出力電圧を出力させる制御信号を出力するか、もしくは上記電圧ラッチ手段に対して上記第1のループフィルタの出力電圧を出力させるとともに上記切換スイッチに対して上記第1のループフィルタの出力電圧を出力させる制御信号を出力する制御回路と、
を備えたことを特徴とする周波数シンセサイザ。 - 上記ディジタル位相比較器の出力電圧に基づいて、上記基準信号と上記可変分周器の出力する同期信号との位相同期を検出し、上記電圧ラッチ手段及び切換スイッチに制御信号を出力する位相同期検出手段とを備えたことを特徴とする周波数シンセサイザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003027957A JP2004241960A (ja) | 2003-02-05 | 2003-02-05 | 周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003027957A JP2004241960A (ja) | 2003-02-05 | 2003-02-05 | 周波数シンセサイザ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004241960A true JP2004241960A (ja) | 2004-08-26 |
Family
ID=32955542
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2003027957A Withdrawn JP2004241960A (ja) | 2003-02-05 | 2003-02-05 | 周波数シンセサイザ |
Country Status (1)
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JP (1) | JP2004241960A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010183285A (ja) * | 2009-02-04 | 2010-08-19 | Toshiba Corp | 位相同期回路及びこれを用いた受信機 |
JPWO2012143970A1 (ja) * | 2011-04-19 | 2014-07-28 | 三菱電機株式会社 | 周波数シンセサイザ |
CN114696821A (zh) * | 2022-06-02 | 2022-07-01 | 绍兴圆方半导体有限公司 | 基于周期-周期增益校正的开环小数分频器和时钟系统 |
-
2003
- 2003-02-05 JP JP2003027957A patent/JP2004241960A/ja not_active Withdrawn
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US8615064B2 (en) | 2009-02-04 | 2013-12-24 | Kabushiki Kaisha Toshiba | Phase locked loop circuit and receiver using the same |
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|
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|
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