KR200155562Y1 - 주파수 합성기 - Google Patents

주파수 합성기 Download PDF

Info

Publication number
KR200155562Y1
KR200155562Y1 KR2019950034125U KR19950034125U KR200155562Y1 KR 200155562 Y1 KR200155562 Y1 KR 200155562Y1 KR 2019950034125 U KR2019950034125 U KR 2019950034125U KR 19950034125 U KR19950034125 U KR 19950034125U KR 200155562 Y1 KR200155562 Y1 KR 200155562Y1
Authority
KR
South Korea
Prior art keywords
frequency
output
signal
rom
outputting
Prior art date
Application number
KR2019950034125U
Other languages
English (en)
Other versions
KR970026121U (ko
Inventor
고원석
Original Assignee
서평원
엘지정보통신주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서평원, 엘지정보통신주식회사 filed Critical 서평원
Priority to KR2019950034125U priority Critical patent/KR200155562Y1/ko
Publication of KR970026121U publication Critical patent/KR970026121U/ko
Application granted granted Critical
Publication of KR200155562Y1 publication Critical patent/KR200155562Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 고안은 전압제어 발진기(Voltage Contrlooed Ocillator; 이하 VCO라 칭한다)에서 발생되는 주파수의 편차를 해소하기 위해 이동 무선 통신에 적합하도록 프로그램어블 위상동기루프 디바이더(Progammable PLL Divider; 이하 PPD라 칭한다) 등을 이용한 주파수 합성기에 관한 것이다.
이러한 본 고안은 최종출력 주파수범위에서 아래쪽주파수(FD)에 대응하는 주파수를 출력하는 제2고정주파수 발생기(10B)와; 최종출력 주파수범위에서 위쪽주파수(FU)에서 상기 아래쪽주파수(FD)를 감산한 차이보다 크거나 같은 주파수를 출력하는 제1고정주파수 발생기(10A)와; 입력되는 어드레스 신호에 의하여 저장하고 있는 데이터 데이블에 따른 데이터를 출력하는 롬(70)과; 적분필터기(30)에서 출력되는 신호를 디지탈 데이토로 변환하여 상기 롬(70)과; 적분필터기(30)에서 출력되는 신호를 디지탈 데이터로 변환하여 상기롬(70)에 입력하는 A/D변환기(60)와; 롬(70)에서 출력되는 데이터의 제어에 따라 상기 제1고정주파수 발생가(10A)에서 출력되는 주파수를 변화시켜 상기 위상비교기(20)의 한 입력으로 제공하는 프로그램어블 위상 동기루프 디바이더(80)와; 최종출력 주파수신호와 제2고정주파수 발생기(10B)의 출력주파수를 입력받아 믹싱하여 위상비교기(20)의 다른 한 입력으로 제공하는 제2믹서(MIX2); 및 프로그램어블 위상동기루프 디바이더(80)에서 출력되는 주파수신호와 제2고정주파수 발생기(10B)의 출력주파수를 입력받아 믹싱하여 최종출력 주파수신호로 출력하는 제1믹서(MIX1)를 특징으로 주파수 편차 및 노이즈를 크게 줄일 수 있다.

Description

주파수 합성기
제1도는 종래 주파수 합성기의 블록 구성도.
제2도는 본 고안에 의한 주파수 합성기의 블럭 구성도.
* 도면의 주요부분에 대한 부호의 설명
20 : 위상비교기 30 : 적분 필터기
10A,10B : 고정주파수 발생기 70 : 롬
60 : A/D변환기 80 : 프로그램어블 위상동기루프 디바이더
MIX1,MIX2 : 믹서
본 고안은 주파수 합성기에 관한 것으로, 특히 전압제어 발진기(Voltage Controlled Ocilator; 이하 VCO라 칭한다)에서 발생되는 주파수의 편차를 해소하기 위해 이동 무선 통신에 적합하도록 프로그램어블 위상동기루프 디바이더(Progammable PLL Divider; 이하 PDD라 칭한다)등을 이용한 주파수 합성기에 관한 것이다.
일반적으로, 주파수 합성기에서 가장 많이 사용되는 방식이 위상동기루프(phase locked loop)(PLL)으로서, 표준이 되는 입력신호와 전압제어 발진기(이하 VCO라 칭한다)의 발진기 출력의 위상차를 검출하여 상기 VCO의 발진 주파수와 위상을 결정하는 방식으로, 임의의 고 안정도를 갖는 주파수를 발생시킬수 있는 발진회로를 구현할 수 있기 때문에 무선 통신기기(예를들어, 셀룰라폰)에 많이 사용되고 있다.
상기와 같은 종래의 주파수 합성기는 첨부된 도면 제1도에 도시된 바와같이, 기준 주파수 발생기(1)와, 위상 비교기(2)와, 적분필터(3)와, 전압제어 발진기(이하, VCO라 칭한다)(4) 및 제산기51로 구성된다.
상기와 같은 구성요소를 갖는 종래 주파수 합성기의 동작을 간략히 살펴보면, 위상 비교기(2)는 자신의 제1 입력단에 고정되어 있는 기준주파수 발생기(1)에서 발생되는 주파수를 통하여 필요로 하는 주파수를 생성하기 위하여 VCO(4)에서 출력되는 주파수 신호를 제산기(5) 예를들어, 프리스칼라(Prescaler) 또는 모듈러스 프리스칼라(Modulus Prescaler)를 이용하여 위상 비교기(2)가 비교할 수 있는 즉, 상기 기준주파수 발생기(1)에서 출력되는 기준 주파수(Fref)와 거의 동일한 크기의 주파수(Fref')로 다운 시킨후 위상비교기(2)의 다른 입력으로 제공한다.
이때, 제산기(5)에서 나누어진 상기 VCO(4)의 출력주파수(Fref')가 기준주파수(Fref)보다 높으면 위상비교기(2)에서 적분필터(3)로 입력하는 DC전압이 적어지고, 반대인 경우 DC전압이 커진다.
그러나, 상기 VCO(4)의 출력주파수는 위상비교기(2)에 입력되는 기준주파수 발생기(1)에서 발생되는 기준주파수(Fref)보다 N배 높기 때문에, VCO(4)의 출력주파수에서1의 오차는 상기 위상비교기(2)로 궤환되어 들어가는 주파수에서 1의 오차보다도 주파수 편차가 N배 크다는 문제점이 있었다.
또한, 록킹(Locking)시간이 길어지기 때문에 현제 출력되고 있는 주파수를 정확성이 인식할 수 없다는 문제점이 있었다.
따라서 본 고안은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 고안의 목적은 주파수 편차가 심한 VCO와 제산기를 사용하지 않으면서도 이동 무선 통신에 적합한 주파수 합성기를 제공함에 있다.
이러한 본 고안의 목적을 달성하기 위한 기술적 수단은, 입력되는 두신호의 위상차를 비교하여 그에따른 값을 출력하는 위상비교기(20)와 그 출력값에 따른 DC전압 형태의 아날로그 신호를 출력하는 적분 필터기(30)를 구비하고 있는 주파수 합성기에 있어서, 최종출력 주파수범위에서 아래쪽주파수(FD)에 대응하는 주파수를 출력하는 제2고정주파수 발생기(10B)와; 최종출력 주파수범위에서 위쪽주파수(FU)에서 상기 아래쪽주파수(FD)를 감산한 차이보다 크거나 같은 주파수를 출력하는 제1고정주파수 발생기(10A)와; 입력되는 어드레스 신호에 의하여 저장하고 있는 데이터 데이블에 따른 데이터를 출력하는 롬(70)과; 상기 적분필터기(30)에서 출력되는 신호를 디지탈 데이터로 변환하여 상기 롬(70)에 입력하는 A/D변환기(60)와; 상기 롬(70)에서 출력되는 데이터의 제어에 따라 상기 제1고정주파수 발생기(10A)에서 출력되는 주파수를 변화시켜 상기 위상비교기(20)의 한 입력으로 제공하는 프로그램어블 위상동기루프 디바이더(80)와; 최종출력 주파수신호와 상기 제2고정주파수 발생기(10B)의 출력주파수를 입력받아 믹싱하여 상기 위상비교기(20)의 다른 한 입력으로 제공하는 제2믹서(MIX2); 및 상기 프로그램어블 위상동기루프 디바이더(80)에서 출력되는 주파수신호와 상기 제2고정주파수 발생기(10B)의 출력주파수를 입력받아 믹싱하여 최종출력 주파수신호로 출력하는 제1믹서(MIX1)로 이루어진다.
이하, 본 고안을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
제2도는 본 고안에 의한 주파수 합성기의 구성도이다.
도시된 바와 같이, 본 고안에 의한 주파수 합성기는 제1, 제2고정주파수 발생기(10A,10B)와, 프로그램어블 위상동기루프 디바이더(Progammable PLL Divider; 이하 PLL라 칭한다)(80)와, 제1,제2믹서(MIX1,MIX2)와, 위상 비교기(20), 적분필터기(30), A/D변환기(60) 및 롬(70)로 구성되어 있다.
상기와 같이 구성되어 있는 본 고안으 작용 및 효과를 설명하면 다음과 같다.
본 고안에 의한 주파수 합성기에서, 사용되는 제1, 제2고정주파수 발생기(10A,10B)에서 발생되는 주파수를 정의하면, 주파수범위에서 아래쪽주파수(FD)를 제2고정주파수 발생기(10B)에서 발생되는 제2주파수(F2)로 정의하고, 위쪽주파수(FU)에서 상기 아래쪽주파수(FD)를 감산한 차이보다 크거나 같은 주파수를 제1고정주파수 발생기(10A)에서 발생되는 제1주파수(F1)로 정의한다.
상기 PPD(80)를 이용하여 자기가 원하는 최종출력주파수(FW)를 결정하면 상기 최종출력주파수(FW)와 아래쪽주파수(FD)를 뺀 값이 나올 수 있도록 데이터를 상기 PPD(80)에 입력하면, 상기 PPD(80)의 출력은 상기 최종출력주파수(FW)와 아래쪽주파수(FU)를 뺀 값(Ft)이 나오는데, 상기 PPD(80)의 출력 값(Ft)과 제2고정주파수 발생기(10B)의 출력 주파수(F2)를 제1믹서(MIX1)에 입력하면 원하는 최종출력주파수(FW)가 출력된다.
이후, 상기 최종출력주파수(FW)가 제2믹서(MIX2)에 입력된다.
상기 제2믹서(MIX2)의 출력주파수(Ft')는 위상비교기(20)에 입력된다.
이때, 상기 위상비교기(20)에는 상기 PPD(80)의 출력단에서 나오는 주파수(Ft)와 상기 제2믹서(MIX2)에서 츨력되는 주파수(Ft')를 입력받아 위상비교하여 그 차이값을 적분 필터기(30)로 입력시킨다.
상기 적분필터기(30)는 상기 두 주파수신호 (Ft)와 (Ft')를 차이를 DC전압 형태인 아날로그 형태로 출력하는데, 이때 출력되는 아날로그 신호는 A/D 변환기(60)에서 디지탈 데이터로 변환되어 진다.
이때, 상기 A/D 변환기(60)에서 출력되는 디지탈 데이터는 롬(70)의 어드레스로 제공된다.
상기 롬(70)에는 데이터 테이블이 저장되어 있으므로, 상기 (Ft)와 (Ft')를 차이값을 테이블화한 후 상기 롬(70)의 출력데이타로 사용하여 상기 PPD(80)의 제어입력으로 사용한다.
이때, 만약 상기 (Ft) 보다 (Ft')가 크면 상기 PPD에서 그전 상태에서 나눈 값보다 큰값으로 나누어서 상기 제1믹서(MIX1)에 입력시킨다.
또한, 상기 (Ft) 보다 (Ft')가 작으면 PPD(80)에서 그 전상태에서 나눈값으로 나눠서 제1믹서(MIX1)에 입력시킨다.
상기와 같이 동작하는 본 고안에 의한 주파수 합성기를 제공하면 종래의 주파수 편차 및 노이즈를 크게 줄일 수 있다.

Claims (1)

  1. 입력되는 두신호의 위상차를 비교하여 그에따른 값을 출력하는 위상비교기(20)와 그 출력값에 따른 DC전압 형태의 아날로그 신호를 출력하는 적분 필터기(30)를 구비하고 있는 주파수 합성기에 있어서, 최종출력 주파수범위에서 아래쪽주파수(FD)에 대응하는 주파수를 출력하는 제2고정주파수 발생기(10B)와; 최종출력 주파수범위에서 위쪽주파수(FU)에서 상기 아래쪽주파수(FD)를 감산한 차이보다 크거나 같은 주파수를 출력하는 제1고정주파수 발생기(10A)와; 입력되는 어드레스 신호에 의하여 저장하고 있는 데이터 데이블에 따른 데이터를 출력하는 롬(70)과; 상기 적분필터기(30)에서 출력되는 신호를 디지탈 데이터로 변환하여 상기 롬(70)에 입력하는 A/D변환기(60)와; 상기 롬(70)에서 출력되는 데이터의 제어에 따라 상기 제1고정주파수 발생기(10A)에서 출력되는 주파수를 변화시켜 상기 위상비교기(20)의 한 입력으로 제공하는 프로그램어블 위상동기루프 디바이더(80)와; 최종출력 주파수신호와 상기 제2고정주파수 발생기(10B)의 출력주파수를 입력받아 믹싱하여 상기 위상비교기(20)의 다른 한 입력으로 제공하는 제2믹서(MIX2); 및 상기 프로그램어블 위상동기루프 디바이더(80)에서 출력되는 주파수신호와 상기 제2고정주파수 발생기(10B)의 출력주파수를 입력받아 믹싱하여 최종출력 주파수신호로 출력하는 제1믹서(MIX1)로 이루어지는 것을 특징으로 하는 주파수 합성기.
KR2019950034125U 1995-11-17 1995-11-17 주파수 합성기 KR200155562Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019950034125U KR200155562Y1 (ko) 1995-11-17 1995-11-17 주파수 합성기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019950034125U KR200155562Y1 (ko) 1995-11-17 1995-11-17 주파수 합성기

Publications (2)

Publication Number Publication Date
KR970026121U KR970026121U (ko) 1997-06-20
KR200155562Y1 true KR200155562Y1 (ko) 1999-09-01

Family

ID=19429335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019950034125U KR200155562Y1 (ko) 1995-11-17 1995-11-17 주파수 합성기

Country Status (1)

Country Link
KR (1) KR200155562Y1 (ko)

Also Published As

Publication number Publication date
KR970026121U (ko) 1997-06-20

Similar Documents

Publication Publication Date Title
US5259007A (en) Phase locked loop frequency synthesizer
US4720688A (en) Frequency synthesizer
US7323942B2 (en) Dual loop PLL, and multiplication clock generator using dual loop PLL
US5831481A (en) Phase lock loop circuit having a broad loop band and small step frequency
KR101242670B1 (ko) 시그마-델타 기반 위상 고정 루프
US4459560A (en) Plural phase locked loop frequency synthesizer
AU639850B2 (en) Parameter tolerant pll synthesizer
US20070103247A1 (en) Pll transient response control system and communication system
KR200155562Y1 (ko) 주파수 합성기
US7907017B2 (en) Phase locked loop circuit that locks the oscillation frequency to a target frequency
JP3248453B2 (ja) 発振装置
JP2001230670A (ja) Ｐｌｌ発振回路
JPH0758635A (ja) 周波数シンセサイザ
JPH06164387A (ja) 位相同期式周波数シンセサイザ
US20050266816A1 (en) PLL synthesizer
JP2001053607A (ja) 周波数シンセサイザ及び装置
JPH1093431A (ja) Ｐｌｌ回路
JP2004241960A (ja) 周波数シンセサイザ
KR960011423B1 (ko) 주파수 합성시 잡음억제 방법
JPS63131705A (ja) シンセサイザ変調回路
JPH06326603A (ja) Ｐｌｌ周波数シンセサイザ回路
JPS6363139B2 (ko)
JPH04268820A (ja) フェイズロックループ
JPH11220391A (ja) 周波数シンセサイザ
JP2018061117A (ja) 周波数シンセサイザ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20090529

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee