JPH04268820A - フェイズロックループ - Google Patents
フェイズロックループInfo
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- JPH04268820A JPH04268820A JP3028788A JP2878891A JPH04268820A JP H04268820 A JPH04268820 A JP H04268820A JP 3028788 A JP3028788 A JP 3028788A JP 2878891 A JP2878891 A JP 2878891A JP H04268820 A JPH04268820 A JP H04268820A
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- controlled oscillator
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- 230000010355 oscillation Effects 0.000 claims abstract description 30
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】この発明は各種の装置に利用され
るフェイズロックループに関する。
るフェイズロックループに関する。
【０００２】
【従来の技術】図４に従来からよく用いられているフェ
イズロックループの構成を示す。フェイズロックループ
は周知のように、電圧制御発振器１と、この電圧制御発
振器１の出力信号の周波数をＮてい倍する周波数てい倍
器２と、この周波数てい倍器２のてい倍出力と基準発振
器４との位相を比較し、その位相比較出力を電圧制御発
振器１に帰還させる位相比較器３とによって構成される
。
イズロックループの構成を示す。フェイズロックループ
は周知のように、電圧制御発振器１と、この電圧制御発
振器１の出力信号の周波数をＮてい倍する周波数てい倍
器２と、この周波数てい倍器２のてい倍出力と基準発振
器４との位相を比較し、その位相比較出力を電圧制御発
振器１に帰還させる位相比較器３とによって構成される
。
【０００３】尚、図の例では電圧制御発振器１の発振信
号の周波数を周波数てい倍器２によってＮてい倍する例
を示したが１／Ｎ分周器を設ける場合もある。周波数て
い倍器を用いた場合基準発振器４の周波数ｆＲ と電圧
制御発振器１の発振周波数ｆＶＣＯ との間の関係はｆ
ＶＣＯ ＝ｆＲ ／Ｎとなる。また１／Ｎ分周器を用い
た場合はｆＶＣＯ ＝Ｎ・ｆＲ となる。
号の周波数を周波数てい倍器２によってＮてい倍する例
を示したが１／Ｎ分周器を設ける場合もある。周波数て
い倍器を用いた場合基準発振器４の周波数ｆＲ と電圧
制御発振器１の発振周波数ｆＶＣＯ との間の関係はｆ
ＶＣＯ ＝ｆＲ ／Ｎとなる。また１／Ｎ分周器を用い
た場合はｆＶＣＯ ＝Ｎ・ｆＲ となる。
【０００４】
【発明が解決しようとする課題】従来のフェイズロック
ループにおいて、特に周波数てい倍器２を用いて構成し
た場合、周波数てい倍器は例えばダイオードの非直線特
性を利用して電圧制御発振器から与えられた信号の高調
波を発生させ、この高調波成分を含む信号を位相比較器
３に与えると共に、位相比較器３の他方の入力端子には
基準発振器４から電圧制御発振器１から出力される発振
器信号の周波数ｆＶＣＯ のＮ倍の周波数ｆＲ の信号
を与える。
ループにおいて、特に周波数てい倍器２を用いて構成し
た場合、周波数てい倍器は例えばダイオードの非直線特
性を利用して電圧制御発振器から与えられた信号の高調
波を発生させ、この高調波成分を含む信号を位相比較器
３に与えると共に、位相比較器３の他方の入力端子には
基準発振器４から電圧制御発振器１から出力される発振
器信号の周波数ｆＶＣＯ のＮ倍の周波数ｆＲ の信号
を与える。
【０００５】従って位相比較器３では電圧制御発振器１
が出力する信号のＮ倍の高調波信号と基準発振器４の発
振信号との位相を比較し、双方の位相が一致するように
電圧制御発振器１の発振周波数を制御する。ところで周
波数てい倍器２は上述したようにＮ倍の高調波以外の高
調波も発生しているから高調波の中でレベルの大きい高
調波が存在すると、そのレベルの大きい高調波と基準発
振器４の発振信号とが位相比較され、初期の立上りの段
階でｆＶＣＯ ＝ｆＲ／ｋ・Ｎ（ｋ＝２，３，…）の関
係の周波数にロックされてしまうことがある。
が出力する信号のＮ倍の高調波信号と基準発振器４の発
振信号との位相を比較し、双方の位相が一致するように
電圧制御発振器１の発振周波数を制御する。ところで周
波数てい倍器２は上述したようにＮ倍の高調波以外の高
調波も発生しているから高調波の中でレベルの大きい高
調波が存在すると、そのレベルの大きい高調波と基準発
振器４の発振信号とが位相比較され、初期の立上りの段
階でｆＶＣＯ ＝ｆＲ／ｋ・Ｎ（ｋ＝２，３，…）の関
係の周波数にロックされてしまうことがある。
【０００６】このようにｋ＝１以外の周波数でロックす
ると出力端子５に出力される信号の周波数ｆＶＣＯ は
目的の周波数の整数分の１の周波数となり出力端子５に
出力される信号を利用する他の装置は正常に動作しない
ことになる。この発明の目的は周波数てい倍器を利用し
て構成されるフェイズロックループにおいて、電圧制御
発振器の発振周波数が目的とする周波数以外の周波数に
ロックすることのないフェイズロックループを提供しよ
うとするものである。
ると出力端子５に出力される信号の周波数ｆＶＣＯ は
目的の周波数の整数分の１の周波数となり出力端子５に
出力される信号を利用する他の装置は正常に動作しない
ことになる。この発明の目的は周波数てい倍器を利用し
て構成されるフェイズロックループにおいて、電圧制御
発振器の発振周波数が目的とする周波数以外の周波数に
ロックすることのないフェイズロックループを提供しよ
うとするものである。
【０００７】
【課題を解決するための手段】この発明においては電圧
制御発振器から出力される信号の周波数をＮてい倍し、
そのＮてい倍した信号と基準発振器から出力される信号
との位相を第１位相比較器によって比較し、その位相比
較出力によって電圧制御発振器の発振周波数を制御する
ように構成されるフェイズロックループにおいて、電圧
制御発振器の発振信号と基準発振器の発振信号の周波数
を１／Ｎに分周した信号の位相を比較する第２位相比較
器と、この第２位相比較器の比較出力を第１位相比較器
の位相比較結果に加算するアナログ加算器とを設けたフ
ェイズロックループを提案する。
制御発振器から出力される信号の周波数をＮてい倍し、
そのＮてい倍した信号と基準発振器から出力される信号
との位相を第１位相比較器によって比較し、その位相比
較出力によって電圧制御発振器の発振周波数を制御する
ように構成されるフェイズロックループにおいて、電圧
制御発振器の発振信号と基準発振器の発振信号の周波数
を１／Ｎに分周した信号の位相を比較する第２位相比較
器と、この第２位相比較器の比較出力を第１位相比較器
の位相比較結果に加算するアナログ加算器とを設けたフ
ェイズロックループを提案する。
【０００８】この発明の構成によれば電圧制御発振器の
発振周波数ｆＶＣＯ＝ｆＲ ／ｋ・Ｎにおいて、ｋ≠１
のとき第２位相比較器に入力される２つの信号の周波数
ｆＶＣＯ とｆＲ ／ＮはｆＶＣＯ ≠ｆＲ ／Ｎとな
る。この結果、第２位相比較器の比較出力は０にならず
或る比較出力電圧を発生する。この比較出力電圧が加算
回路により第１位相比較器の位相比較出力に加算されて
与えられる。
発振周波数ｆＶＣＯ＝ｆＲ ／ｋ・Ｎにおいて、ｋ≠１
のとき第２位相比較器に入力される２つの信号の周波数
ｆＶＣＯ とｆＲ ／ＮはｆＶＣＯ ≠ｆＲ ／Ｎとな
る。この結果、第２位相比較器の比較出力は０にならず
或る比較出力電圧を発生する。この比較出力電圧が加算
回路により第１位相比較器の位相比較出力に加算されて
与えられる。
【０００９】よって第２位相比較器の位相比較出力によ
り電圧制御発振器の発振周波数はｋ＝１の状態に引込み
制御され、目的とする周波数に引き込まれる。
り電圧制御発振器の発振周波数はｋ＝１の状態に引込み
制御され、目的とする周波数に引き込まれる。
【００１０】
【実施例】図１にこの発明の一実施例を示す。図中１は
電圧制御発振器、２は周波数てい倍器、３は位相比較器
、４は基準発振器、５は出力端子を示す点は図４の説明
と同じである。この発明においては、電圧制御発振器１
の発振信号の周波数ｆＶＣＯ を周波数てい倍器２でＮ
てい倍した信号と、基準発振器４の発振信号の位相を比
較する位相比較器３を第１位相比較器と称することにし
、この第１位相比較器３に対して第２位相比較器７を設
ける。この第２位相比較器７は電圧制御発振器１の発振
信号と、基準発振器４の発振信号の周波数ｆＲを１／Ｎ
に分周した信号の位相を比較する。このために基準発振
器４と第２位相比較器７との間に１／Ｎ分周器７を設け
る。
電圧制御発振器、２は周波数てい倍器、３は位相比較器
、４は基準発振器、５は出力端子を示す点は図４の説明
と同じである。この発明においては、電圧制御発振器１
の発振信号の周波数ｆＶＣＯ を周波数てい倍器２でＮ
てい倍した信号と、基準発振器４の発振信号の位相を比
較する位相比較器３を第１位相比較器と称することにし
、この第１位相比較器３に対して第２位相比較器７を設
ける。この第２位相比較器７は電圧制御発振器１の発振
信号と、基準発振器４の発振信号の周波数ｆＲを１／Ｎ
に分周した信号の位相を比較する。このために基準発振
器４と第２位相比較器７との間に１／Ｎ分周器７を設け
る。
【００１１】更に第１位相比較器３の位相比較出力を電
圧制御発振器１に与える回路にアナログ加算器８を設け
、このアナログ加算器８によって第１位相比較器３と第
２位相比較器７の各位相比較出力を加算して電圧制御発
振器１の制御端子に与える。このように構成することに
より電圧制御発振器１の発振周波数ｆＶＣＯ がｆＶＣ
Ｏ ＝ｆＲ ／Ｎであれば第２位相比較器７に入力され
る２つの信号の周波数ｆＶＣＯ とｆＲ ／Ｎは等しい
ため第２位相比較器７の出力は０となる。よってこの場
合は第２位相比較器７の位相比較出力は電圧制御発振器
１に影響せず、電圧制御発振器１は目的とする基準発振
器４の発振周波数ｆＲ の１／Ｎの周波数で発振する。
圧制御発振器１に与える回路にアナログ加算器８を設け
、このアナログ加算器８によって第１位相比較器３と第
２位相比較器７の各位相比較出力を加算して電圧制御発
振器１の制御端子に与える。このように構成することに
より電圧制御発振器１の発振周波数ｆＶＣＯ がｆＶＣ
Ｏ ＝ｆＲ ／Ｎであれば第２位相比較器７に入力され
る２つの信号の周波数ｆＶＣＯ とｆＲ ／Ｎは等しい
ため第２位相比較器７の出力は０となる。よってこの場
合は第２位相比較器７の位相比較出力は電圧制御発振器
１に影響せず、電圧制御発振器１は目的とする基準発振
器４の発振周波数ｆＲ の１／Ｎの周波数で発振する。
【００１２】一方、電圧制御発振器１の発振周波数ｆＶ
ＣＯ がｆＶＣＯ ＝ｆＲ ／ｋ・Ｎ（ｋ＞１）の場合
は、第２位相比較器７に与えられる２つの信号はｆＶＣ
Ｏ ≠ｆＲ ／Ｎとなる。よって第２位相比較器７は位
相比較出力電圧を発生し、この位相比較電圧がアナログ
加算器８を通じて電圧制御発振器１に帰還される。この
結果電圧制御発振器１は第２位相比較出力電圧によって
発振周波数が変更されｆＶＣＯ ＝ｆＲ ／Ｎの関係に
引き込む。
ＣＯ がｆＶＣＯ ＝ｆＲ ／ｋ・Ｎ（ｋ＞１）の場合
は、第２位相比較器７に与えられる２つの信号はｆＶＣ
Ｏ ≠ｆＲ ／Ｎとなる。よって第２位相比較器７は位
相比較出力電圧を発生し、この位相比較電圧がアナログ
加算器８を通じて電圧制御発振器１に帰還される。この
結果電圧制御発振器１は第２位相比較出力電圧によって
発振周波数が変更されｆＶＣＯ ＝ｆＲ ／Ｎの関係に
引き込む。
【００１３】尚、ここで分周器６は周波数をカウントダ
ウンするカウンタによって構成されるから分周出力信号
が基本波として最も大きいレベルの信号として出力され
る。従って第２位相比較器７において、電圧制御発振器
１の発振信号と分周器６の分周出力信号の基本波が必ず
位相比較される。図２はこの発明の変形実施例を示す。 この実施例では第２位相比較器７の出力側に信号断続制
御回路９を設け、第２位相比較器７の出力が０のときは
この信号断続制御回路９をオフの状態に制御し、電圧制
御発振器１の発振周波数が正規の周波数に引込まれてい
る状態では第２位相比較器７の出力を断にし、回路から
切離すように構成した場合を示す。
ウンするカウンタによって構成されるから分周出力信号
が基本波として最も大きいレベルの信号として出力され
る。従って第２位相比較器７において、電圧制御発振器
１の発振信号と分周器６の分周出力信号の基本波が必ず
位相比較される。図２はこの発明の変形実施例を示す。 この実施例では第２位相比較器７の出力側に信号断続制
御回路９を設け、第２位相比較器７の出力が０のときは
この信号断続制御回路９をオフの状態に制御し、電圧制
御発振器１の発振周波数が正規の周波数に引込まれてい
る状態では第２位相比較器７の出力を断にし、回路から
切離すように構成した場合を示す。
【００１４】信号断続制御回路９はこの例ではアナログ
スイッチ１０によって構成した場合を示す。つまりアナ
ログスイッチ１０を第２位相比較器７の位相比較出力電
圧が真のときオンの状態に制御し、第２位相比較出力電
圧が虚のときオフに制御するように構成した場合を示す
。このように構成することによりフェイズロックループ
が正規の周波数にロックされないときだけ、第２位相比
較器７の位相比較出力電圧を電圧制御発振器１に帰還さ
せ、引込が実行された後は第２位相比較器７をループか
ら切離すことができる。よって正常に動作している状態
では通常のフェイズロックループで動作させることがで
きる。
スイッチ１０によって構成した場合を示す。つまりアナ
ログスイッチ１０を第２位相比較器７の位相比較出力電
圧が真のときオンの状態に制御し、第２位相比較出力電
圧が虚のときオフに制御するように構成した場合を示す
。このように構成することによりフェイズロックループ
が正規の周波数にロックされないときだけ、第２位相比
較器７の位相比較出力電圧を電圧制御発振器１に帰還さ
せ、引込が実行された後は第２位相比較器７をループか
ら切離すことができる。よって正常に動作している状態
では通常のフェイズロックループで動作させることがで
きる。
【００１５】図３は更に他の変形実施例を示す。この例
では信号断続制御回路９をマイクロコンピュータ１２と
ＡＤ変換器１１及びＤＡ変換器１３とによって構成した
場合を示す。つまり第２位相比較器７の比較出力をＡＤ
変換器１１でＡＤ変換し、そのＡＤ変換器１１のＡＤ変
換出力をマイクロコンピュータ１２に入力し、マイクロ
コンピュータ１２で第２位相比較器７の位相比較出力が
真か虚かを判定し、真のときだけＤＡ変換器１３に電圧
制御発振器１の発振周波数ｆＶＣＯ を正規の周波数に
引込むために必要な電圧に対応するデイジタル信号を出
力し、このデイジタル信号をＤＡ変換器１３でアナログ
信号に変換し、そのアナログ信号をアナログ加算器８を
通じて電圧制御発振器１に与えるように構成した場合を
示す。
では信号断続制御回路９をマイクロコンピュータ１２と
ＡＤ変換器１１及びＤＡ変換器１３とによって構成した
場合を示す。つまり第２位相比較器７の比較出力をＡＤ
変換器１１でＡＤ変換し、そのＡＤ変換器１１のＡＤ変
換出力をマイクロコンピュータ１２に入力し、マイクロ
コンピュータ１２で第２位相比較器７の位相比較出力が
真か虚かを判定し、真のときだけＤＡ変換器１３に電圧
制御発振器１の発振周波数ｆＶＣＯ を正規の周波数に
引込むために必要な電圧に対応するデイジタル信号を出
力し、このデイジタル信号をＤＡ変換器１３でアナログ
信号に変換し、そのアナログ信号をアナログ加算器８を
通じて電圧制御発振器１に与えるように構成した場合を
示す。
【００１６】従ってこの場合も電圧制御発振器１の発振
周波数が正規の周波数に引込まれることによりマイクロ
コンピュータ１２はＤＡ変換器１３へのデイジタル信号
の出力を停止し、電圧制御発振器１の発振周波数が正規
の状態では通常のフェイズロックループだけで動作する
。
周波数が正規の周波数に引込まれることによりマイクロ
コンピュータ１２はＤＡ変換器１３へのデイジタル信号
の出力を停止し、電圧制御発振器１の発振周波数が正規
の状態では通常のフェイズロックループだけで動作する
。
【００１７】
【発明の効果】以上説明したように、この発明によれば
高調波が基本波より大きいレベルで発生される可能性が
ある周波数てい倍器を用いたフェイズロックループにお
いて、フェイズロックループが起動されて動作を開始す
るとき、電圧制御発振器１の発振周波数が正規の周波数
から外れた周波数にロックされることを防止できる。よ
って信頼性の高いフェイズロックループを提供すること
ができる。
高調波が基本波より大きいレベルで発生される可能性が
ある周波数てい倍器を用いたフェイズロックループにお
いて、フェイズロックループが起動されて動作を開始す
るとき、電圧制御発振器１の発振周波数が正規の周波数
から外れた周波数にロックされることを防止できる。よ
って信頼性の高いフェイズロックループを提供すること
ができる。
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の変形実施例を示すブロック図。
【図３】この発明の更に他の変形実施例を示すブロック
図。
図。
【図４】従来の技術を説明するためのブロック図。
１ 電圧制御発振器
２ 周波数てい倍器
３ 第１位相比較器
４ 基準発振器
５ 出力端子
６ 分周器
７ 第２位相比較器
８ アナログ加算器
９ 信号断続制御回路
Claims (4)
- 【請求項１】 電圧制御発振器と、一定周波数の信号
を発振する基準発振器と、上記電圧制御発振器の発振信
号の周波数をＮてい倍する周波数てい倍器と、この周波
数てい倍器から出力される信号と上記基準発振器から出
力される信号の位相を比較する第１位相比較器とによっ
て構成されるフェイズロックループにおいて、上記基準
発振器が出力する基準周波数の１／Ｎの周波数の信号と
、上記電圧制御発振器が出力する信号の位相を比較する
第２位相比較器を設け、この第２位相比較器の出力を上
記電圧制御発振器の制御電圧に加算するように構成した
フェイズロックループ。 - 【請求項２】 請求項１記載のフェイズロックループ
において、第２位相比較器の出力信号を、信号断続制御
回路を通じて加算器に与え、上記電圧制御発振器の発振
周波数が正規の発振周波数の状態で、上記信号断続制御
回路を断に制御し、上記第２位相比較器の位相比較出力
が上記電圧制御発振器に入力されることを阻止するよう
に構成したフェイズロックループ。 - 【請求項３】 請求項２記載のフェイズロックループ
において、信号断続制御回路をアナログスイッチによっ
て構成したフェイズロックループ。 - 【請求項４】 請求項２記載のフェイズロックループ
において、信号断続制御回路をマイクロコンピュータに
よって構成したフェイズロックループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028788A JP2853817B2 (ja) | 1991-02-22 | 1991-02-22 | フェイズロックループ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028788A JP2853817B2 (ja) | 1991-02-22 | 1991-02-22 | フェイズロックループ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04268820A true JPH04268820A (ja) | 1992-09-24 |
| JP2853817B2 JP2853817B2 (ja) | 1999-02-03 |
Family
ID=12258171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028788A Expired - Lifetime JP2853817B2 (ja) | 1991-02-22 | 1991-02-22 | フェイズロックループ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853817B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010534444A (ja) * | 2007-07-23 | 2010-11-04 | テラダイン、 インコーポレイテッド | 偽信号化された周波数上の位相ロック |
| KR101322532B1 (ko) * | 2011-08-31 | 2013-10-28 | 강원대학교산학협력단 | 고조파 발생 회로 및 이를 포함하는 ｌｅｄ 구동장치 |
-
1991
- 1991-02-22 JP JP3028788A patent/JP2853817B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010534444A (ja) * | 2007-07-23 | 2010-11-04 | テラダイン、 インコーポレイテッド | 偽信号化された周波数上の位相ロック |
| KR101341138B1 (ko) * | 2007-07-23 | 2013-12-13 | 테라다인 인코퍼레이티드 | 에일리어싱된 주파수에 대한 위상 고정 |
| KR101322532B1 (ko) * | 2011-08-31 | 2013-10-28 | 강원대학교산학협력단 | 고조파 발생 회로 및 이를 포함하는 ｌｅｄ 구동장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2853817B2 (ja) | 1999-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981020 |