KR101341138B1

KR101341138B1 - 에일리어싱된 주파수에 대한 위상 고정

Info

Publication number: KR101341138B1
Application number: KR1020107001428A
Authority: KR
Inventors: 팡 쉬
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2007-07-23
Filing date: 2007-07-23
Publication date: 2013-12-13
Also published as: KR20100033411A; CN101765974A; JP5202631B2; WO2009014535A1; CN101765974B; JP2010534444A

Abstract

위상 고정 루프(200)는 샘플러(202), 위상 검출기(210), 루프 필터(212), 및 VCO(214)를 포함한다. 본 루프는 루프의 피드백 경로 내에 분할기없이 주파수 체배를 달성한다. VCO(214)는 샘플러의 나이퀘스트 율 위에서 동작되어, 루프가 엘리어싱된 신호를 고정하게 한다. VCO 출력 주파수 내의 임의의 변동(즉, 지터 또는 위상 잡음)은 주파수 디바이더와 통상적으로 연관된 감쇠없이, 일대일로 위상 검출기(210)로 피드백된다. 그러므로, 루프 이득은, 높은 폐쇄 루프 주파수 체배를 제공하는 루프에서도, 높게 유지될 수 있다. 하나의 변동에 따라, 고조파 발생기(540)는 VCO와 샘플러 사이에 놓여지고, 그러므로 루프가 VCO 주파수의 고조파를 고정하게 한다. 그러므로, 오픈 루프 이득 및 정밀도는 더욱 향상된다.

Description

에일리어싱된 주파수에 대한 위상 고정{PHASE LOCKING ON ALIASED FREQUENCIES}

본 발명은 일반적으로 전자기기에 대한 자동 테스트 장비에 관한 것이고, 더욱 상세하게는 전자 디바이스를 테스트하는 주기적인 신호를 발생시키는 기술에 관한 것이다.

전자기기 제조자는 반도체 컴포넌트 및 전자 어셈블리를 테스트하기 위해 자동 테스트 장비(ATE)를 사용한다. ATE는 제품이 제조 공정에서 조기에 테스트될 수 있게 함으로써 제조자에게 비용을 절감시킨다. 조기 테스트는 결함있는 유닛이 상당한 추가적인 비용이 발생하기 전에 식별되고 폐기될 수 있게 한다. 또한, ATE는 제조자가 자신이 테스트한 성능 레벨에 따라 상이한 유닛을 등급화시킬 수 있게 한다. 더 우수한 성능의 유닛은 일반적으로 더 비싼 가격으로 판매될 수 있다.

ATE의 한가지 기본적인 기능은 소정의 주파수의 신호를 발생시키는 것이다. 이러한 신호는, 예컨대, 디지털 클록, 아날로그 파형, 및 RF 파형을 포함한다. 종종, 특별한 테스트 시나리오는 복수의 상이한 주파수의 신호를 산출하는 테스트 시스템을 필요로 한다. 일반적으로, 상이한 신호 간의 주파수 및 위상 차이는 정밀하게 제어되어야 한다. 위상 고정 루프(PLL)는 정밀하게 제어된 주파수 및 위상을 가진 신호를 산출하기 위해 ATE 시스템에 일반적으로 사용된다.

도 1은 종래의 위상 고정 루프(100)의 블록 다이어그램을 도시한다. PLL(100)은 입력 신호 F_IN을 수신하고, 출력 신호 F_OUT을 발생시킨다. PLL(100)은 위상 검출기(110), 루프 필터(112), 전압 제어식 오실레이터(VCO, 114)를 포함한다. 이 PLL은 또한 출력 주파수 분할기(118) 및 피드백 주파수 분할기(116)를 포함한다. 입력 신호 F_IN는 크리스털 오실레이터와 같은 임의의 적합한 소스에 의해 인가될 수 있다.

종래의 PLL(100)은 아래 설명과 같이 본질적으로 동작하는 폐쇄 루프 피드백 시스템이다. 위상 검출기(110)는 F_IN과 F_FB 사이의 위상 차와 연관되어 변하는 에러 신호를 발생시키기 위해, 입력 신호 F_IN을 피드백 신호 F_FB와 비교한다. 루프 필터(112)는 에러 신호를 평탄화(smooth)시키고, 대체로 피드백 루프를 안정화시키는 것을 돕는다. VCO(114)는 필터의 출력 신호를 필터의 출력 신호와 연관되어 변하는 주파수를 가진 진동 신호 F_VCO로 변환한다. 피드백 분할기(116)(일반적으로 카운터)는 피드백 신호 F_FB를 산출하기 위해, F_VCO의 주파수를 정수 M으로 나눈다. 루프 밖에서, 출력 분할기(118)는 F_OUT를 산출하기 위해, F_VCO의 주파수를 정수 N으로 나눈다. 피드백은 F_IN과 F_FB 간의 차이를 0으로 유도하려는 경향이 있기 때문에, 최종적으로 F_VCO의 주파수를 F_IN의 주파수×M과 같은 값으로 유도하고, 그로므로 출력 신호 F_OUT의 주파수를 F_IN의 주파수×M/N과 동등한 값으로 유도하려는 경향이 있다.

종래의 PLL(100)은 많은 장점을 제공한다. 예를 들어, 출력 주파수 F_OUT는 광범위한 값에 걸쳐 N 및 M의 적절한 선택을 통해 변경될 수 있다. 또한, PLL 내의 위상 잡음은 루프 필터(112)의 대역폭을 임의적으로 낮은 값으로 설정함으로써 대체적으로 감소될 수 있다.

그럼에도 불구하고, 다양한 ATE 애플리케이션에서의 PLL의 유용성을 제한하는 PLL(100)의 단점이 인식되어 있다. RF 신호 발생과 같은 고주파 애플리케이션은 높은 주파수의 VCO를 요구한다. 이러한 애플리케이션에서 VCO의 속도는 종종 위상 검출기의 속도를 훨씬 초과한다. 이 문제점은 관습적으로 피드백 분할기(116) 내의 M의 값을 매우 크게 함으로써 해결된다.

그러나, M의 값을 크게 하는 것은 단점을 가진다. 예를 들어, M의 값을 크게 할수록, PLL(100)의 오픈 루프 이득의 감소가 더 커진다. 주지된 바와 같이, 오픈-루프 이득이 감소하는 것은 루프 트레킹(tracking) 에러를 증가시킨다. 이것은 또한 잡음을 거부하는 루프의 능력을 저하시킨다. 이러한 영향을 설명하자면, 피드백 분할기(116)는 F_VCO의 주파수를 M으로 나누는 것은 물론, 임의의 변수(즉, 위상 잡음, 또는 동등하게, 타이밍 지터)를 동일한 값 M으로 나눈다. 그러므로, 민감도는 감소된다.

피드백 분할기(116)는 또한 직접적으로 잡음을 추가시킨다. 주파수 분할기는 통상적으로 그 출력에 스퓨리어스(spurious) 잡음을 생성하는 것으로 주지되어 있는 카운터로 구현된다. 이러한 잡음은 루프 필터(112)에 의해 감쇠될 수 있으나, 감쇠는 일반적으로 루프 필터의 대역폭을 분할기(116)의 문제가 되는 잡음 성분보다 훨씬 더 낮은 주파수로 설정하지 않고는 달성될 수 없다. 그러나, 이러한 정도로 대역폭을 줄이는 것은 PLL(100)의 프로그래밍 속도를 감소시키는 효과를 가지고, 이는 ATE 시스템 성능 및 처리량에 부정적인 영향을 줄 수 있다.

프로그래밍 속도를 희생하지 않으면서 낮은 위상 잡음을 가진 고주파 신호를 산출할 수 있는 위상 고정(phase-locking) 회로가 요구된다.

본 발명에 따른, 위상 고정 회로는 회로가 고정되게 하는 에일리어싱된 피드백 신호를 산출하는 샘플러를 사용한다.

아래의 설명은 첨부된 도면을 참조함으로써 더 잘 이해될 것이다.
도 1은 광범위한 주파수를 산출하도록 동작가능한 종래의 위상 고정 루프의 블록 다이어그램이고,
도 2는 본 발명의 예시적인 실시예에 따른 위상 고정 회로의 블록 다이어그램이고,
도 3은 도 2의 회로에서 나이퀴스트 율보다 더 높은 주파수 대역을 나이퀴스트 율보다 낮은 주파수 대역으로 에일리어싱하는 방법을 도시하는 주파수 플롯이고,
도 4는 도 2의 회로에서 나이퀴스트 율보다 더 높은 주파수를 나이퀴스트 율보다 낮은 주파수로 에일리어싱하는 방법을 도시하는 주파수 플롯이고,
도 5는 VCO 출력 신호의 고조파가 정밀도를 향상시키기 위해 채용된, 위상 고정 회로의 예시적인 실시예의 개략적인 도면이고,
도 6은 하나 이상의 고조파 대역이 나이퀴스트 율보다 낮은 주파수로 에일리어싱되는, 다양한 고조파 대역이 도 5의 회로에서 생성되는 방법을 보여주는 주파수 플롯이고,
도 7은 디지털 위상 검출기 및 디지털 루프 필터를 채용한 위상 고정 회로의 예시적인 실시예를 도시하는 블록 다이어그램이고,
도 8은 본 발명의 하나 이상의 실시예에 따른 위상 고정 회로를 포함한 자동 테스트 장치의 개략적인 블록 다이어그램이고,
도 9는 도 7의 위상 고정 회로와 함께 사용하기 적합한 디지털 위상 검출기의 블록 다이어그램이고, 그리고
도 10은 도 7의 위상 고정 회로와 사용하기 적합한 다른 디지털 위상 검출기의 블록 다이어그램이다.

도 2는 위상 고정 회로(200)의 예시적인 실시예를 도시한다. 위상 고정 회로(200)는 입력 신호 F_IN를 수신하고 출력 신호 F_OUT를 산출한다. 이 회로(200)는 샘플러(202), 위상 검출기(210), 루프 필터(212), 및 전압 제어식 오실레이터(VCO, 214)와 같은 제어가능한 오실레이터를 포함한다. 샘플러(202)는 그 입력부에서 피드백 신호 F_FB를 수신하고, 출력부에서 샘플링된 피드백 신호 SF_FB를 제공한다. 위상 검출기(210)는 2개의 입력부 및 출력부를 가진다. 제1 입력부는 입력 신호 F_IN를 수신하고, 제2 입력부는 샘플링된 피드백 신호 SF_FB를 수신한다. 루프 필터(212) 및 VCO(214)는 각각 입력부 및 출력부를 가진다.

이 회로(200)는 또한 피드백 신호 F_FB를 제공하기 위해 VCO(214)의 출력부에서 샘플러(202)의 입력부까지 연결된 회로 경로(220)를 포함한다. 회로 경로(220) 내에 대역통과 필터(230a-230n)가 제공되는 것이 바람직하다. 이러한 대역통과 필터는 스위치(240a-240n)를 통해 개별적으로 선택가능한 것이 바람직하다. 각각의 필터는 상이한 중심 주파수를 가지는 것이 바람직하다.

동작 중, 샘플러(202)는 샘플링 율 F_S로 피드백 신호 F_FB를 샘플링한다. 위상 검출기(210)는 샘플링된 피드백 신호 SF_FB를 수신하고, 에러 신호 Φ-Err을 출력한다. 이 에러 신호는 SF_FB와 F_IN 간의 차이에 응답하여 변한다. 루프 필터(212)는 에러 신호를 필터링하고, 루프를 안정화시키는데 도움을 준다. VCO(214)는 필터링된 에러 신호를 진동 파형 F_VCO로 변환한다. F_VCO의 주파수는 필터링된 에러 신호의 레벨에 응답하여 변한다.

F_VCO로부터 잡음을 필터링하기 위해 대역통과 필터(230a-230n) 중 하나가 선택된다. 선택된 필터는 F_VCO의 예상된 주파수에 가장 가까운 중심 주파수를 가지는 것이 바람직하다. 원하는 필터는 연결된 스위치(240a-240n 중 하나)를 닫고 나머지 스위치를 개방함으로써 선택된다.

이 회로(200)는 F_VCO의 주파수가 샘플러의 나이퀴스트 율(Nyquist rate, F_S/2)보다 작을 때 본질적으로 정상적인 방식으로 작동한다. 그러나, F_VCO의 주파수가 나이퀴스트 율보다 더 클 때 상당한 차이점이 발생한다.

주지된 바와 같이, 이산-시간 시스템에서 속도 F_S로 샘플링되는 신호가 F_S/2보다 큰 주파수 성분을 가질 때, "에일리어싱"이라 불리는 현상이 발생한다. 에일리어싱은 대역외(out-of-band) 주파수, 예컨대, 나이퀴스트 율보다 큰 주파수가 시스템의 대역폭 내에 이미지로서 나타나게 한다. 이러한 이미지는 일반적으로 에러로 간주된다. 그러나, 본 출원인은 이러한 에일리어싱된 이미지가 성능을 향상시키기 위해 사용될 수도 있음을 알게 되었다.

도 3은 속도 F_S로 샘플링되는 이산-시간 시스템의 주파수 플롯을 도시한다. 수평선은 주파수를 나타내며, 좌측에 0 주파수(DC)가 표시되어 있고, 우측으로 갈수록 주파수가 증가한다. 주파수는 나이퀴스트 율, F_S/2의 배수로 표현되었다. 도시된 바와 같이, 나이퀴스트 율보다 큰 주파수는 시스템의 대역폭 내에(즉, 나이퀴스트 율 아래에) 에일리어싱된 이미지를 산출한다. 더욱 상세하게는, 나이퀴스트 율의 임의의 배수보다 더 큰 증분 δ인 임의의 성분은 시스템의 대역폭 내의 주파수 δ에 에일리어싱된 이미지를 산출한다.

에일리어싱된 이미지의 생성은 도 2의 위상 고정 회로에서 상당한 중요성을 가진다. F_VCO의 주파수가 F_S/2를 초과할 때, 그 주파수의 에일리어싱 이미지는 샘플러의 대역폭 내에 나타나고, 회로는 그 이미지에 대한 고정을 수행한다. 이것은 위상 고정 회로(200)가 피드백 경로 내에 주파수 분할기없이 상당한 이득을 가지고 동작할 수 있음을 의미한다. 이 회로(200)는 회로의 아날로그 특성에 의해서만 제한되는 임의의 고 주파수를 산출할 수 있다.

VCO(214)가 너무 큰 주파수 범위에 걸쳐 동작한다면, 출력 주파수의 애매함(ambiguity)이 증가한다. 예를 들어, 출력 범위(최대 주파수 - 최소 주파수)가 F_S/2를 초과하면, 위상 고정 회로는 2이상의 상이한 VCO 주파수에서 피드백 조건을 충족할 수 있을 것이다. 이러한 조건은 각각의 대역통과 필터(230a-230n)의 대역폭을 F_S/2보다 작게 제한함으로써 피해질 수 있다. 대안으로서, 이것은 F_S/2보다 작은 출력 범위를 가진 VCO(214)를 선택함으로써 피해질 수 있다.

위상 고정 회로(200)에서 에일리어싱된 이미지를 사용함으로써 상당한 성능 이점이 발생한다. 도 4를 참조하면 가장 잘 이해될 것이다.

도 4는 하나의 주파수 대역에 대한 에일리어싱의 효과를 보여주는 주파수 플롯이다. 도시된 바와 같이, 나이퀴스트 율보다 큰 주파수(410)의 대역 또는 범위는 시스템 대역폭 내에 미러 이미지(412)를 생성하도록 에일리어싱된다. 대역(410 및 412)의 폭은 거의 동일하다. 대역(410)이 1kHz 폭이라면, 대역(412)은 1kHz 폭일 것이다. 대역(410)이 VCO(214)에 의해 산출된 주파수를 나타낸다고 가정하면, 대역(410)의 폭은 F_VCO 내의 위상 잡음(또는 동등하게 타이밍 지터)으로 간주될 수 있다. 도 1의 종래의 위상 고정 루프에서, 주파수 분할기는 대역(410)의 폭을 감소시키시고, 사실상 루프 이득 및 민감도를 감소시킬 것이다. 그러나, 도 2의 위상 고정 회로에서, 루프 이득 및 민감도는 보존된다. F_VCO 주변의 위상 잡음은 압축 또는 감쇠없이 시스템의 대역폭으로 다시 에일리어싱된다.

그러므로, 에일리어싱된 신호의 사용은 위상 고정 회로(200)가 피드백 분할기없이 높은 이득으로 동작될 수 있게 한다(이때, F_OUT은 F_IN보다 훨씬 더 크다). 이것은 오픈 루프 이득, 및 그러므로 정밀도가 높게 유지될 수 있게 한다. 피드백 분할기가 필요하지 않으므로, 이러한 디바이스에 의해 통상적으로 도입되는 잡음 스퍼(spur)를 피할 수 있다. 그러므로, 루프 필터를 감속할 필요, 및 프로그래밍 속도의 결과적인 감소를 겪을 필요가 없어진다.

도 5는 위상 고정 회로의 다른 예시적인 실시예를 도시한다. 위상 고정 회로(500)는 샘플러(502), 위상 검출기(510), 루프 필터(512), VCO(514)와 같은 제어가능한 오실레이터, 및 한 뱅크의 대역통과 필터(530)를 포함한다. 이들은 도 2의 루프 필터(212), 위상 검출기(210), 루프 필터(212), VCO(214), 및 대역통과 뱅크와 유사하다. 그러나, 회로(500)는 고조파(harmonic) 발생기(540)를 더 포함한다.

고조파 발생기(540)는 F_VCO의 필터링된 버전을 수신하고, 그 신호의 하나 이상의 고조파를 발생시킨다. 이러한 고조파 또는 배음(overtone)은 F_VCO의 주파수, 즉 기본 주파수의 정수배인 주파수를 가진다.

제2 대역통과 뱅크(550)는 옵션으로서 고조파 발생기(540)의 출력부에 연결된다. 제2 대역통과 뱅크(550)는 샘플러(502)에 존재할 하나 이상의 특정한 고조파를 선택하기 위해 사용된다. 그러나, 특정한 고조파의 선택이 필수적인 것은 아니다.

고조파 발생기(540)는 샘플러(502)로 다시 공급되는 잡음의 대역폭을 효과적으로 곱한다. 그러므로, 위상 고정 회로(500)의 오픈 루프 이득 및 민감도는 더 증가한다.

도 6은 위상 잡음이 곱해지는 메카니즘을 보여주는 주파수 플롯이다. 도시된 바와 같이 F_VCO 및 그 고조파는 시스템의 대역폭 내에 에일리어싱된 이미지를 생성한다. F_VCO의 각각의 고조파 주변의 위상 잡음의 대역폭이 고조파의 차수(order)에 비례하여 변함을 볼 수 있다는 것이 중요하다. 예를 들어, 3F_VCO 주변의 잡음 대역은 F_VCO 주변 대역폭의 3배이다. 이러한 대역은 각각 시스템의 대역폭으로 다시 에일리어싱된다. 대역통과 뱅크(550)가 없다면, 모든 이러한 에일리어싱된 대역은 샘플러(502)의 입력부에서 동시에 나타난다.

위상 고정 회로(200/500)의 엘리먼트는 광범위한 방법으로 구현될 수 있다. 위상 검출기(210/510)는 아날로그 위상 검출기 또는 디지털 위상 검출기 중 하나일 수 있다. 이와 유사하게, 루프 필터(212/512)는 아날로그 루프 필터 또는 디지털 루프 필터 중 하나일 수 있다. 아날로그 및 디지털 위상 검출기 및 루프 필터는 주지되어 있다.

아날로그 위상 검출기가 사용된다면, 샘플러(202/502)는 샘플-앤-홀드 회로 또는 트랙-앤-홀드 회로와 같은 아날로그 샘플링 회로로 구현된다. 이러한 디바이스는 주지되어 있으며, 규격품 사용이 쉽게 가능하다. 이러한 배열에서, 입력 신호 F_IN는 크리스털 오실레이터의 출력과 같은 아날로그 신호인 것이 바람직하다.

디지털 위상 검출기가 사용된다면, 샘플러(202/502)는 아날로그-디지털 컨버터(ADC)에 연결된 (상기 서술된) 아날로그 샘플링 회로를 포함하는 것이 바람직하다. 아날로그 샘플링 회로 및 ADC는 모두 F_S로 클록킹된다. 아날로그 샘플링 회로 및 ADC를 하나의 디바이스 패키지로 모두 포함하는 샘플링 ADC가 사용되는 것이 바람직하다. 그러므로, 디지털 값은 속도 F_S로 위상 검출기에 제공된다. 이러한 배열에서 F_IN는 디지털 신호인 것이 바람직하다.

VCO(214/514)는 전통적인 타입인 것이 바람직하다. VCO는 주지되어 있으며 상업적으로 사용가능한 규격품이다.

고조파 발생기(540)는 클리핑 회로 또는 상업적으로 사용가능한 RF 콤(comb) 발생기와 같은 비선형 아날로그 회로로 구현되는 것이 바람직하다. 주지된 바와 같이, 클리핑 회로는 정현파의 양의 피크 및 음의 피크를 평평하게 하고, 그러므로 정현파의 기본 주파수의 고조파를 도입시킨다. 옵션으로서, 고조파 발생기(540)는 낮은 진폭의 고조파를 부스팅하는 증폭기가 장착될 수 있다.

도 7은 특별한 배열의 엘리먼트를 가진 위상 고정 회로(700)의 대체로 디지털인 실시예를 도시한다. 이 회로는 디지털 위상 검출기(710) 및 샘플링 ADC(712)를 포함한다.

디지털 위상 검출기(710)는 기준 주파수 및 기준 위상을 나타내는 입력 데이터 F_REF, Φ_REF를 수신한다. 디지털 위상 검출기(710)는 이 기준 주파수 및 위상을, 디지털 위상 에러를 산출하기 위해 ADC(712)를 샘플링하여 샘플링된 피드백 신호와 비교한다. 디지털 루프 필터(714)는 디지털 위상 에러를 필터링하고, 디지털-아날로그 컨버터(DAC)는 필터링된 위상 에러를 아날로그 신호로 변환한다. 아날로그 필터는 DAC(716)의 출력을 평탄화시키고, VCO(720)는 평탄화된 DAC 출력을 진동 신호로 변환한다. 제1 대역통과 필터 뱅크(722), 고조파 발생기(730), 및 옵션의 제2대역통과 뱅크(740)는 본질적으로 제1 대역통과 뱅크(530), 고조파 발생기(540), 및 도 5의 옵션의 제2 대역통과 뱅크(550)와 관련지어 상기 서술한 바와 같이 동작한다.

디지털 루프 필터(714)는 회로(700)에 특별한 이점을 제공한다. ADC(712) 또는 DAC(716)와 같은 임의의 회로 엘리먼트가 주지된 주파수의 잡음을 반복적으로 발생시킨다는 것이 발견된다면, 또는 어떠한 기지의 주파수의 잡음이 그 환경으로부터 회로로 주입된다면, 디지털 루프 필터(714)는 각각의 문제가 되는 잡음 주파수에서 낮은 이득, 또는 "0" 이득을 가지도록 프로그래밍될 수 있다. 이러한 방식으로 루프 필터(714)를 설계하는 것은 출력 신호 F_OUT 내의 잡음을 줄이고, 회로의 전체 정밀도에 기여한다.

도 9는 특히 위상 고정 회로(700)에 적합한 디지털 위상 검출기의 한 예를 도시한다. 도 9에 도시된 바와 같이, 디지털 위상 검출기의 제1 입력부는 디지털 오실레이터(914)에 연결되고, 디지털 위상 검출기의 제2 입력부는 다운-컨버터(910)에 연결된다. 입력 데이터(F_REF, Φ_REF)를 기초로 하여, 디지털 오실레이터(914)는 주파수 F_OSC 및 위상 Φ_OSC을 가진 디지털 기준 신호를 합성(synthesize)한다. F_OSC는 F_REF와 동등한 것이 바람직하고, Φ_OSC는 Φ_REF와 동등한 것이 바람직하다.

디지털 기준 신호는 쿼드러처(quadrature) 기준 신호인 것이 바람직하다. 즉, 90도의 위상차만큼 떨어진 두 정현파를 나타내는 두 부분으로 제공된다. 전통적으로, 쿼드러처 기준 신호의 제1부분은 코사인으로 지정되고, 제2부분은 사인으로 지정된다. 그러므로, 쿼드러처 기준 신호의 제1 부분은 Cos(2πF_OSCt+Φ_OSC)이고, 제2 부분은 Sin(2πF_OSCt+Φ_OSC)이다.

쿼드러처 기준 신호는 다운-컨버터(910)에 제공되고, 그 결과 피드백 신호와 혼합된다. 위상 고정 회로(700)의 환경에서 디지털 위상 검출기를 없앰으로써, 피드백 신호는 형태 Cos(2πF_INt+Φ_IN)를 가진 샘플링된 주기적 신호로 더 일반적으로 간주될 수 있다.

다운-컨버터(910)는 샘플링된 주기적 신호와 쿼드러처 기준 신호에 응답하여 차이 신호를 산출한다. 이 차이 신호는 제1 부분이 실질적으로 형태 Cos[2π(F_IN-F_OSC)t+Φ_IN-Φ_OSC]를 가지고, 제2 부분이 실질적으로 형태 Sin[2π(F_IN-F_OSC)t+Φ_IN-Φ_OSC]를 가지는 2부분을 가진 쿼드러처 신호인 것이 바람직하다. 그러므로, 쿼드러처 차이 신호의 주파수는 입력과 오실레이터 주파수 간의 차이 F_IN-F_OSC와 동등하고, 쿼드러처 차이 신호의 위상은 입력과 오실레이터 위상 간의 차이 Φ_IN-Φ_OSC와 동등하다.

쿼드러처 차이 신호는 위상 추출기(916)에 제공된다. 위상 추출기(916)는 쿼드러처 차이 신호로 표현되는 누적 위상차를 발생시킨다. 바람직한 실시예에서, 위상 추출기(916)는 ATAN2 함수를 수행한다. 주지된 바와 같이, ATAN2는 두 입력의 지수(quotient)의 4개의 쿼드런트 역탄젠트(inverse tangent)를 발생시킨다. ATAN2로의 2개의 입력이 동일한 각 θ의 사인 및 코사인일 때, ATAN2[sin(θ),cos(θ)]는 간략히 각도 θ이다. 그러므로, 쿼드러처 차이 신호의 두부분의 ATAN2는 [2π(F_IN-F_OSC)t+Φ_IN-Φ_OSC]로 구해진다. 이 값은 디지털 오실레이터(914)의 출력과 샘플링된 주기적 신호 간의 누적 위상차에 대응한다. F_IN, Φ_IN, 및 Φ_OSC가 일정하다면, 누적 위상 차로 서술된 값은 시간에 걸쳐 직선 형태를 취한다.

위상 고정 회로(700)의 환경에서, 위상 추출기(916)에 의해 산출된 누적 위상차는 디지털 위상 에러를 제공한다. 옵션으로서, 위상 Φ_ADJ는 위상 고정 회로(700)의 다른 컴포넌트로 전달되는 위상 에러를 조절하기 위해, 합산기(920)를 통해, 누적 위상차에 더해지거나, 그로부터 빼질 수 있다. 합산기(920)를 통해 위상을 더하거나 빼는 것은 합성기(synthesizer)의 출력 신호 F_OUT의 위상을 시프트시키는 효과를 가진다.

도 9의 디지털 위상 검출기가 적합하게 실행하기 위해, 디지털 오실레이터(914)는 정밀한 쿼드러처 기준 신호를 발생시킬 수 있어야 한다. 예를 들어, F_OSC는 F_REF에 의해 특정된 주파수와 실질적으로 동등해야 하고(통상적으로 ,F_OSC F_REF는 동등하다), Φ_OSC는 Φ_REF에 의해 특정된 위상과 실질적으로 동등해야 한다(통상적으로 Φ_OSC와 Φ_REF는 동등하다). 즉시(on the fly) 그리고 필수 샘플링 율로, 쿼드러처 기준 신호의 정밀 값을 산출하기 위해 요구되기 때문에, 이 요구사항은 디지털 오실레이터(914)를 상당히 필요로 한다.

이러한 요구사항은 K/F_OSC=L/F_S와 같이, F_OSC와 F_S가 연관된다면, 비교적 쉽게 달성될 수 있다. 이러한 경우에, 디지털 오실레이터(914)는 쿼드러처 기준 신호를 발생시키기 위해 룩업 테이블을 사용할 수 있다. 룩업 테이블은 쿼드러처 기준 신호의 미리 저장된 값을 연속적인 사이클의 샘플링 클록과 연관시킨다. 그러므로, 디지털 오실레이터는 룩업 테이블에 저장된 값을 통해 순환함으로써, 쿼드러처 기준 신호를 발생시킬 수 있다.

그러나, K/F_OSC가 L/F_S와 동등하지 않다면, 이러한 상황은 더 복잡해진다. 이러한 환경에서, 룩업 테이블을 통한 하나의 반복에 대하여 적합한 값이 다른 반복에 적합하기 않게 되기 때문에, 단순한 룩업 테이블이 사용될 수 없다. 다른 해결책이 요구된다. 하나의 해결책은 즉시 그리고 신속하게 쿼드러처 기준 신호의 값을 계산하는 계산 엔진을 갖춘 디지털 오실레이터(914)를 제공하는 것이다. 그러나, 이 해결책은 복잡하다.

다른 해결책이 적합한 디지털 위상 검출기(710)의 다른 예를 도시하는 도 10에 도시되어 있다. 도 10의 다운-컨버터(1010), 위상 추출기(1016), 및 합산기(1020)는 다운-컨버터(910), 위상 추출기(916), 및 합산기(920)와 실질적으로 동일하다. 그러나, 도 10은 계산 유닛(1012), 누산기(1018), 및 제2 합산기(1022)를 더 포함한다.

계산 유닛(1012)은 입력 데이터(F_REF, Φ_REF)를 두 부분(주요부 및 보조부)으로 분할한다. 주요부(F_OSC, Φ_OSC)는 디지털 오실레이터(1014)가, 예컨대, 룩업 테이블을 사용함으로써 용이하게 발생시킬 수 있는 기준 신호(F_REF, Φ_REF)의 근사값을 나타낸다. 보조부(Φ_RES)는 잔여 위상 값, 즉 상기 근사값의 에러를 나타낸다. 주요부는 K/F_OSC=L/F_S인 요구사항을 충족시키는 것이 바람직하다. F_OSC가 F_REF와 동등하지 않다면, 컨벤션 K 및 L은 F_OSC가 F_REF보다 약간 더 크도록 선택되는 것이 바람직하다. 그러므로, 보조부(Φ_RES)는 F_S의 각 사이클에 걸쳐 누적된 F_OSC와 F_REF 간의 위상차를 나타낸다.

누산기(1018)는 F_S의 각각의 주기에 대한 Φ_REF의 값을 누산한다(즉, 자신이 보유한 값에 더한다). 누산기(1018)에 의해 유지되는 값은, 시간에 걸쳐 볼 때, 직선 형태를 취한다.

위상 추출기(1016)의 출력은 입력 데이터의 보조부에 대하여 고려하지 않는다. 합산기(1022)는 위상 추출기(1016)의 출력으로부터 누산기(1018)의 출력을 뺌으로써 이 출력을 보정한다. 그러므로, 합산기(1022)의 출력은 입력 데이터의 주요부 및 보조부를 모두 고려하고, 샘플링된 주기적 신호와 기준(즉, F_REF, Φ_REF) 간의 위상 에러의 정확한 표현(representation)을 산출한다.

ATAN2 함수 및 합산기(1020)와 같은, 도 9 및 10의 디지털 위상 검출기의 임의의 엘리먼트는 상업적으로 사용가능한 논리적 정의(definition)를 가진다. 이러한 정의는 약간의 독창적인 설계 작업과 함께, 구매되고, 다운로드되고, 그리고 FPGA 또는 ASIC에 내장될 수 있다.

기준 데이터(F_REF, Φ_REF)는 가변적인 것이 바람직하다. 도 9 또는 10의 디지털 위상 검출기가 합성기로 사용된 때, 기준 데이터는 상이한 출력 주파수를 형성하도록 프로그래밍가능한 것이 바람직하다. 정수 K 및 L의 값은 기준 데이터의 새로운 값이 프로그래밍되는 시간마다 갱신되는 것이 바람직하다. 잔여물의 크기를 최소화하기 위해, K는 실행가능하는 한 큰 것이 바람직하다. K 및 L은 수동적으로 계산될 수도 있고, 또는 원하는 출력 주파수 및 샘플링 율을 기초로 소프트웨어, 펌웨어, 또는 하드웨어에 의해 생성될 수도 있다.

필수적인 것은 아니지만, 도 9 및 10의 디지털 위상 검출기는 위상 고정 회로(700)에 다수의 이점을 제공한다. 예를 들어, 위상 에러는 샘플링 클록의 주기당 한번과 같은, 높은 주파수로 갱신된다. 또한, 위상 에러는 매우 높은 레졸루션과 함께 제공된다. 잔여 위상(phase residue) Φ_RES이 기준 주파수의 주요부와 독립적으로 관리될 수 있기 때문에, 다수의 비트의 수치적 정밀도가 Φ_RES에 적용될 수 있다. 또한, 전체 위상 에러에 대한 Φ_RES의 영향은, 디지털 오실레이터(1014)를 구현하기 위해 사용된 룩업 테이블에 저장된 F_OSC의 사이클의 개수를 증가시킴으로써, 매우 작아질 수 있다.

도 8은 도 2, 5, 및 7에 도시된 타입의 위상 고정 회로의 애플리케이션을 도시한다. 도 8에 도시된 바와 같이, 자동 테스트 시스템(812)은 UUT(피시험 유닛, 840)을 테스트하기 위해 호스트 컴퓨터(810)에 의해 제어된다. UUT는 테스트받을 임의의 디바이스 또는 어셈블리일 수 있다. 자동 테스트 시스템(812)은 아날로그 기기(820), 디지타이저(822), 및 임의의 파형 발생기(AWG, 824)와 같은 기기를 포함한다. 자동 테스트 시스템(812)은 또한 디지털 핀(826, 828, 및 830)으로 개괄적으로 도시되어 있는, 복수의 디지털 기기 채널을 포함한다. 디지털 전자 채널은 디지털 신호를 소싱하고 센싱하도록 배열된다.

특히, 자동 테스트 시스템(812)은 복수의 위상 고정 회로(816a-g)를 포함한다. 이러한 위상 고정 회로는 임의의 도 2, 5, 및 7에 도시된 동일한 일반적인 타입의 회로이다. 위상 고정 회로(816a-g) 각각은 시스템 클록(814)으로부터 클록 신호 F_S를 수신한다. 또한, 이 회로들은 각각 원하는 출력 주파수 및 위상을 특정하기 위해 호스트 컴퓨터(810)로부터 개별적인 입력 신호(또는 데이터)를 수신한다. 클럭 및 개별적인 입력에 응답하여, 위상 고정 회로(816a-g) 각각은 개별적인 주기적 출력 신호를 발생시킨다. 출력 신호는 정상 동작을 위해 주파수 기준 또는 클록을 사용할 수 있는 기기(820, 822, 824)에 제공된다. 출력 신호는 또한 디지털 핀(826, 828, 및 830)을 제어하기 위한 클록을 제공한다. 이 출력 신호는 또한 패턴 발생기(818)에 대한 주파수 기준을 제공하기 위해 사용될 수 있다. 패턴 발생기(818)는 정밀하게 제어된 인스탠트의 시간에 디지털 핀이 특정 포맷을 가진 디지털 신호를 소싱하고 그리고/또는 센싱하게 하기 위해 위상 고정 회로와 결합하여 동작한다.

본 발명의 특정한 실시예가 서술되었으나, 다양한 대안의 실시예 또는 변형이 이루어질 수 있다. 예를 들어, 위상 고정 회로가 VCO의 출력부에 연결된 대역통과 필터(230, 530, 및 722)의 뱅크를 포함하는 것이 바람직한 것으로 도시되고 서술되었으나, 이러한 필터는 반드시 필수적인 것은 아니다. 또한, 대역통과 필터가 샘플러(202, 502), 또는 샘플링 ADC(712) 앞쪽에 아날로그 필터로 구현되는 것이 바람직하지만, 대안으로서 샘플러 또는 샘플링 ADC의 출력부에 제공된 디지털 필터로 구현될 수도 있다.

개시된 위상 고정 회로의 특별한 장점은 그 피드백 경로에 (카운터와 같은) 주파수 분할기없이 폐쇄 루프 주파수 이득을 제공한다는 점이다. 이것은, 그러나, 피드백 분할기가 금지된다는 의미로 해석되어서는 안된다. 주파수 분할기가 개시된 회로의 환경에서 바람직한 것으로 여겨지는 임의의 경우가 발생할 수 있다. 피드백 분할기를 사용한다 하더라도, VCO와 샘플러 사이의 회로 경로의 전체 주파수 이득(출력 주파수를 입력 주파수로 나눈 값)이 F_S/2F_MIN보다 더 크다는 것이 제공된다면, 에일리어싱이 발생할 것이다. 여기서, F_MIN은 VCO에 의해 제공되는 최소 주파수를 의미한다.

샘플러(202, 502) 또는 샘플링 ADC(712)가 동작되는 샘플링 율 F_S는 고정적인 것이 바람직하다. 그러나, 이것은 필수적인 것은 아니다. 샘플링 율은 가변적일 수도 있다. 하나의 변수에 따라, F_S는 VCO의 출력으로부터 유도될 수 있다.

도시되고 서술된 바와 같이, VCO는 나이퀴스트 율(F_S/2)보다 더 큰 주파수에서 동작하도록 이루어져 있으나, 이것이 필수적인 것은 아니다. 에일리어싱은, 고조파 발생기(540, 730)가 나이퀴스트 율보다 큰 고조파를 산출한다면, 나이퀴스트 율보다 작은 VCO 주파수로 발생할 수 있다.

그러므로, 당업자들은 본 발명의 범위를 벗어나지 않고 본 명세서에 서술된 실시예에 대한 다양한 형태 및 세부내용의 변화가 이루어질 수 있음이 이해될 것이다.

Claims

위상 고정(phase-locking) 회로로서,
입력부 및 출력부를 갖추고 있고, 샘플링 율 F_S로 동작하는 샘플러;
상기 샘플러의 출력부에 연결되어 있는 입력부, 및 출력부를 갖추고 있는 위상 검출기;
상기 위상 검출기의 출력부에 연결되어 있는 입력부, 및 출력부를 갖추고 있는 조절가능한 오실레이터; 및
상기 조절가능한 오실레이터의 출력부에서부터 상기 샘플러의 입력부까지 연결된 회로 경로;를 포함하고,
상기 회로 경로는 상기 샘플러에 F_S/2보다 큰 주파수를 가진 피드백 신호를 전달하고,
상기 회로 경로는 대역통과 필터 뱅크를 포함하는 것을 특징으로 하는 위상 고정 회로.
제 1 항에 있어서, 상기 조절가능한 오실레이터는 F_S/2보다 큰 주파수를 가진 출력 신호를 발생시키도록 작동하는 것을 특징으로 하는 위상 고정 회로.
제 1 항에 있어서, 상기 대역통과 필터 뱅크는 각각이 상이한 중심 주파수를 가지고, 각각이 F_S/2보다 작은 대역폭을 가진 복수의 대역통과 필터를 포함하는 것을 특징으로 하는 위상 고정 회로.
제 1 항에 있어서, 상기 위상 검출기의 입력부는 제1 입력부이고, 상기 위상 검출기는 진동 아날로그 신호를 수신하는 제2 입력부를 더 가지는 것을 특징으로 하는 위상 고정 회로.
제 1 항에 있어서, 상기 위상 검출기의 입력부는 제1 입력부이고, 상기 위상 검출기는 원하는 출력 주파수를 나타내는 디지털 값을 수신하는 제2 입력부를 더 가지는 것을 특징으로 하는 위상 고정 회로.
제 1 항에 있어서, 상기 회로 경로는 상기 조절가능한 오실레이터에 의해 발생된 신호의 적어도 하나의 고조파를 발생시키는 비선형 엘리먼트를 포함하는 것을 특징으로 하는 위상 고정 회로.
제 6 항에 있어서, 상기 비선형 엘리먼트는 클리핑 회로, 및 주파수 콤(comb) 발생기 중 하나인 것을 특징으로 하는 위상 고정 회로.
제 6 항에 있어서, 상기 회로 경로는 상기 조절가능한 오실레이터의 출력부와 상기 비선형 엘리먼트 사이에 연결된 선택가능한 대역통과 필터 뱅크를 더 포함하는 것을 특징으로 하는 위상 고정 회로.
제 1 항에 있어서, 상기 위상 검출기의 출력부와 상기 조절가능한 오실레이터 사이에 연결된 루프 필터를 더 포함하는 것을 특징으로 하는 위상 고정 회로.
제 9 항에 있어서, 상기 루프 필터는 디지털 루프 필터를 포함하는 것을 특징으로 하는 위상 고정 회로.
위상 고정(phase-locking) 회로로서,
입력부 및 출력부를 갖추고 있는 샘플러;
상기 샘플러의 출력부에 연결되어 있는 입력부, 및 출력부를 갖추고 있는 위상 검출기;
상기 위상 검출기의 출력부에 연결되어 있는 입력부, 및 출력부를 갖추고 있는 조절가능한 오실레이터; 및
상기 조절가능한 오실레이터의 출력부와 상기 샘플러의 입력부 사이에 연결된, 클리핑 회로와 주파수 콤 발생기 중 하나를 포함하는 고조파 발생기;를 포함하는 것을 특징으로 하는 위상 고정 회로.
제 11 항에 있어서, 상기 조절가능한 오실레이터와 상기 고조파 발생기 사이에 연결된 대역통과 필터 뱅크를 더 포함하는 것을 특징으로 하는 위상 고정 회로.
제 12 항에 있어서, 상기 대역통과 필터 뱅크는 각각이 상이한 중심 주파수를 가진 복수의 대역통과 필터를 포함하는 것을 특징으로 하는 위상 고정 회로.
제 12 항에 있어서, 상기 고조파 발생기와 상기 샘플러 사이에 연결된 선택가능한 대역통과 필터 뱅크를 더 포함하는 것을 특징으로 하는 위상 고정 회로.
제 11 항에 있어서, 상기 고조파 발생기와 상기 샘플러 사이에 연결된 선택가능한 대역통과 필터 뱅크를 더 포함하는 것을 특징으로 하는 위상 고정 회로.
제 11 항에 있어서, 상기 샘플러는 샘플링 율 F_S로 동작하고, 상기 고조파 발생기는 F_S/2보다 큰 주파수를 가진 적어도 하나의 고조파를 발생시키는 것을 특징으로 하는 위상 고정 회로.
위상 고정(phase-locking) 회로로서,
입력부 및 출력부를 갖추고 있고, 샘플링 율로 동작하는 샘플러;
상기 샘플러의 출력부에 연결되어 있는 입력부, 및 출력부를 갖추고 있는 위상 검출기;
상기 위상 검출기의 출력부에 연결되어 있는 입력부, 및 출력부를 갖추고 있고, 동작 주파수 범위를 발생시키는 조절가능한 오실레이터; 및
상기 조절가능한 오실레이터의 출력부에서부터 상기 위상 검출기의 입력부까지 연결되어 있고, 1보다 큰 주파수 이득을 가진 회로 경로;를 포함하는 것을 특징으로 하는 위상 고정 회로.
위상 고정(phase-locking) 방법으로서,
기본 주파수를 갖고, F_S/2보다 큰 적어도 하나의 주파수를 가진 진동 신호를 발생시키는 단계;
적어도 하나의 에일리어싱된 주파수를 가진 샘플링된 신호를 산출하기 위해 샘플링 율 F_S로 상기 진동 신호를 샘플링하는 단계;
상기 샘플링된 신호와 기준 신호간의 차이에 응답하는 위상 에러를 발생시키는 단계; 및
상기 위상 에러에 응답하여 상기 진동 신호의 상기 기본 주파수를 변경하는 단계;를 포함하고,
상기 진동 신호를 발생시키는 단계는 진동 신호를 대역통과 필터링하는 단계를 포함하는 것을 특징으로 하는 위상 고정 방법.
제 18 항에 있어서, 상기 진동 신호를 발생시키는 단계는 대역통과 필터링된 진동 신호의 적어도 하나의 고조파를 발생시키는 단계;를 더 포함하는 것을 특징으로 하는 위상 고정 방법.
제 18 항에 있어서, 상기 진동 신호를 발생시키는 단계는 대역통과 필터링하는 단계 이전에,
상기 진동 신호의 적어도 하나의 고조파를 발생시키는 단계;를 더 포함하는 것을 특징으로 하는 위상 고정 방법.
제 20 항에 있어서, 상기 진동 신호의 상기 적어도 하나의 고조파를 대역통과 필터링하는 단계;를 더 포함하는 것을 특징으로 하는 위상 고정 방법.
제 18 항에 있어서, 상기 위상 에러를 필터링하는 단계;를 더 포함하는 것을 특징으로 하는 위상 고정 방법.
제 22 항에 있어서, 상기 위상 에러를 필터링하는 단계는 상기 위상 에러를 디지털적으로 필터링하는 단계를 포함하는 것을 특징으로 하는 위상 고정 방법.
자동 테스트 시스템으로서,
테스트 프로그램을 실행하도록 조절된 호스트 컴퓨터;
복수의 기준 주파수를 발생시키도록, 상기 호스트 컴퓨터로부터의 데이터에 응답하여 동작하는, 복수의 위상 고정(phase-locking) 회로; 및
상기 복수의 위상 고정 회로에 연결되어 있고, 상기 복수의 기준 주파수에 응답하여 신호를 소싱하고 그리고/또는 센싱하도록 조절되어 있는 복수의 기기;를 포함하고,
상기 위상 고정 회로 각각은,
입력부 및 출력부를 갖추고 있고, 샘플링 율 F_S로 동작하는 샘플러;
상기 샘플러의 출력부에 연결되어 있는 입력부, 및 출력부를 갖추고 있는 위상 검출기;
상기 위상 검출기의 출력부에 연결되어 있는 입력부, 및 출력부를 갖추고 있는 조절가능한 오실레이터; 및
상기 조절가능한 오실레이터의 출력부에서부터 상기 샘플러의 입력부까지 연결된 회로 경로;를 포함하고,
상기 회로 경로는 상기 샘플러에 F_S/2보다 큰 주파수를 가진 피드백 신호를 전달하고,
상기 회로 경로는 대역통과 필터 뱅크를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제 24 항에 있어서, 상기 위상 검출기의 입력부는 제1 입력부이고, 상기 위상 검출기는 원하는 출력 주파수를 나타내는 데이터를 수신하는 제2 입력부를 더 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제 24 항에 있어서, 상기 복수의 기기는 디지털 구동 회로를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제 24 항에 있어서, 상기 복수의 기기는 아날로그 소스를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
제 24 항에 있어서, 상기 복수의 기기는 RF 소스를 포함하는 것을 특징으로 하는 자동 테스트 시스템.
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