JP2005033581A - フラクショナル−ｎ方式の位相同期ループ形周波数シンセサイザ - Google Patents

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Abstract

【課題】高速かつ安定に動作するフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザを提供する。
【解決手段】基準信号を生成する基準発振源１０１、高周波信号を発生する電圧制御発振器５、高周波信号より同期信号を生成する帰還回路１０２、基準信号と同期信号を入力とする位相比較器３、位相比較器の出力を入力とし電圧制御発振器の制御信号を出力するループフィルタ４からなり、帰還回路１０２が、高周波信号を分周し同期信号を出力する２つ以上直列接続した可変分周器６ａ，６ｂと、これらの可変分周器に対してそれぞれに設けられ、クロック信号に従って外部からの設定データに応じてそれぞれの可変分周器の制御信号を出力する変調回路７ａ，７ｂとを含む。
【選択図】図１

Description

本発明は、無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザに関するものである。
従来、基準信号を生成する基準発振源と、高周波信号を発生する電圧制御発振器と、前記高周波信号より同期信号を生成する帰還回路と、前記基準信号と前記同期信号を入力とする位相比較器と、前記位相比較器の出力を入力とし、前記電圧制御発振器の制御信号を出力するループフィルタとから構成されるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ(以下、Ｆ−ＰＬＬシンセサイザ)がある。帰還回路は、高周波信号を分周し同期信号を出力する可変分周器と、クロック信号に従って外部からの設定データに応じてこの可変分周器へ制御信号を出力するΔΣ変調回路から構成されている(例えば非特許文献１参照)。
ΔΣ変調回路に起因する雑音電力の伝達関数Ｈ(ｆ)の次数ｍをパラメータとした場合の、ΔΣ変調回路出力におけるクロック周波数で正規化した離調周波数に対するΔΣ変調動作に起因する雑音電力の関係を考慮すると、次数ｍを高めると雑音電力は離調周波数が高いほうへ移動することが分かる。離調周波数が高くなるほどＰＬＬシンセサイザの閉伝達特性からの抑圧が容易となる(例えば非特許文献２参照)。
Ｔ．Ｒｉｌｅｙ著"Ｄｅｌｔａ−Ｓｉｇｍａ Ｍｏｄｕｌａｔｉｏｎ Ｉｎ Ｆｒａｃｔｉｏｎａｌ−Ｎ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ"、 ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｐｐ．５５３〜５５９、Ｖｏｌ．２８、Ｎｏ．５、１９９３ Ｂ．Ｍｉｌｌｅｒ著"Ａ Ｍｕｌｔｉｐｌｅ ｍｏｄｕｌａｔｏｒ ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｄｅｒ"、４４ｔｈ Ａｎｎｕａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｆｒｅｑｕｅｎｃｙ Ｃｏｎｔｒｏｌ、ｐｐ．５５９〜５６８、式(１４)、ＩＥＥＥ、１９９０
以上のように雑音電力を高い離調周波数に移動するために、次数ｍを高めるとΔΣ変調回路の回路構成が複雑となる。結果、回路面積の拡大、消費電力の増加などの問題が生じる。
また低位相雑音化のために、位相比較周波数を高めると、ΔΣ変調回路のクロック周波数も高まる。ΔΣ変調回路を高速動作させた場合、次数ｍが高くなる程ΔΣ変調回路の回路構成が複雑となるため計算の処理時間が長くなる。計算の処理時間がクロック周波数の周期より遅くなった場合、ΔΣ変調回路として正常な動作ができなくなる問題がある。
本発明は上記のような課題を解決するためになされたもので、ΔΣ変調回路を用いたＦ−ＰＬＬシンセサイザにおいて、高速かつ安定に動作する回路を実現することを目的とする。
上記の目的に鑑み、この発明は、基準信号を生成する基準発振源と、高周波信号を発生する電圧制御発振器と、前記高周波信号より同期信号を生成する帰還回路と、前記基準信号と前記同期信号を入力とする位相比較器と、前記位相比較器の出力を入力とし、前記電圧制御発振器の制御信号を出力するループフィルタとからなるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、前記帰還回路が、前記高周波信号を分周し前記同期信号を出力する２つ以上直列接続した可変分周器と、これらの可変分周器に対してそれぞれに設けられ、クロック信号に従って外部からの設定データに応じてそれぞれの前記可変分周器の制御信号を出力する変調回路とを備えたことを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにある。
以上のような構成のＦ−ＰＬＬシンセサイザとしたので、高速かつ安定に動作する回路を実現できる。
以下、この発明を各実施の形態に従って説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＦ−ＰＬＬシンセサイザ(フラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ)を示す構成図である。このシンセサイザは、水晶発振器(ＸＯ)１、可変分周器(ＦＤ)２からなり基準信号を生成する基準発振源１０１と、高周波信号を発生する電圧制御発振器(ＶＣＯ)５と、例えば２つの可変分周器(ＦＤ)６ａ、６ｂと２つのΔΣ変調回路７ａ、７ｂとからなり前記高周波信号より同期信号を生成する帰還回路１０２と、前記基準信号と前記同期信号を入力とする位相比較器(ＰＤ)３と、この位相比較器の出力を入力とし、電圧制御発振器５の制御信号を出力するループフィルタ(ＬＦ)４とからなる。出力端子８はＦ-ＰＬＬシンセサイザの出力端子である。
動作を説明する。可変分周器２および６ａ、６ｂの分周数の初期値を与える制御信号は予め外部から入力される。帰還回路１０２の第１のΔΣ変調回路７ａは外部から第１の設定データＫ１を入力し、第１の可変分周器６ａの出力信号に同期してＫ１に対応した第１の制御信号を第１の可変分周器６ａに出力する。第２のΔΣ変調回路７ｂは外部から第２の設定データＫ２を入力し、第２の可変分周器６ｂの出力信号に同期してＫ２に対応した第２の制御信号を第２の可変分周器６ｂに出力する。第１の可変分周器６ａは電圧制御発振器５の出力信号を入力し、設定した分周数Ｎ１に応じて周波数分周した信号を第２の可変分周器６ｂに出力する。第２の可変分周器６ｂは第１の可変分周器６ａの出力信号を入力し、設定した分周数Ｎ２に応じて周波数分周した信号を位相比較器３に出力する。
これにより帰還回路１０２では電圧制御発振器５の出力信号を入力し、設定した分周数Ｎ１、Ｎ２に応じて周波数分周された信号(周波数ｆｖ)を位相比較器３に出力する。可変分周器２では、基準発振器１の出力信号を入力し、外部から設定した分周数Ｒに応じて周波数分周した信号(周波数ｆｒ)を位相比較器３に出力する。位相比較器３では、可変分周器２および６ｂの出力信号を入力し、位相比較信号をループフィルタ４に出力する。ループフィルタ４では、位相比較器３の位相比較信号を入力し、平滑した位相比較信号を電圧制御発振器５に出力する。電圧制御発振器５では、周波数ｆｖとｆｒとが等しくなるように動作し、高周波の出力信号をＦ−ＰＬＬシンセサイザの出力端子８および可変分周器６ａに出力する。
次に、ΔΣ変調回路について説明する。図２はΔΣ変調回路７ａ、７ｂの一例を示す回路図である。図２においてΔΣ変調回路は、６つの加減算回路１１ａ〜１１ｆ、２つの遅延回路１２ａ〜１２ｃ、４つの乗算回路１３ａ〜１３ｄ、１つの量子化回路１４およびΔΣ変調回路の出力端子１５からなる。
動作を説明する。加減算回路１１ａ〜１１ｆでは、２つの入力信号の和または差を出力する。２つの入力端子に”＋”の記号が付いている場合、２つの入力信号の和を出力する。また１つの入力端子に”−”の記号が付いている場合、２つの入力信号の差を出力する。遅延回路１２ａ〜１２ｃは１クロック分入力データを保持してから出力する。図１の場合、可変分周器６ａ、６ｂの出力信号がΔΣ変調回路７ａ、７ｂのそれぞれクロック信号となる。乗算回路１３ａ〜１３ｄは、入力信号に固定の値を乗算した結果を出力する。量子化回路１４は、入力信号が正の場合は１を、負の場合は−１をΔΣ変調回路の出力端子１５に出力する。
Ｆ−ＰＬＬシンセサイザの出力周波数ｆ０は(１)式で与えられる。Ｎ1は第１の可変分周器６ａの初期値、Ｎ２は第２の可変分周器６ｂの初期値、Ｍ１はＫ１の上限値を与える第１のΔΣ変調回路７ａの内部係数、Ｍ２はＫ２の上限値を与える第２のΔΣ変調回路７ｂの内部係数、ｆｒは位相比較周波数である。
ｆ０＝(Ｎ１＋Ｋ１／Ｍ１)・(Ｎ２＋Ｋ２／Ｍ２)・ｆｒ (１)
図３に、第２のΔΣ変調回路７ｂの出力におけるクロック周波数で正規化した離調周波数に対するΔΣ変調動作に起因する雑音電力を示す。第１および第２のΔΣ変調回路７ａ、７ｂはそれぞれ２次のΔΣ変調回路である。図３より、雑音電力は離調周波数の高いほうへ移動しており、すなわち図１の回路構成はΔΣ変調動作していることが分かる。また雑音電力の傾きは４０ｄＢ／ｄｅｃである。２次のΔΣ変調回路単体での雑音電力の傾きは２０ｄＢ／ｄｅｃ(非特許文献２の式(１５)参照)であることから、図１の回路構成は、２次のΔ変調回路単体よりも雑音抑圧の効果が高いことが分かる。本回路構成により、低い次数の変調回路を用いて高次の雑音抑圧特性を得ることができるので、変調回路の回路構成が簡素化し、低消費電力動作が容易となる。
なお、実施の形態１で示した回路構成では、ΔΣ変調回路および可変分周器からなる組の数は２つであったが、３つ以上でも同様の効果を奏する。また、可変分周器には分周数(実際には分周比を大きくできない)に制限があるため、ΔΣ変調回路および可変分周器からなる組の数が２つ以上であれば、その他、例えば図１の波線で示すように、少なくとも１つの固定分周器６０をＦ−ＰＬＬシンセサイザの帰還路に直列に設けてもよく、これにより分周比をより大きいものにすることができる。
一般的に次数ｍが２次以上ではΔΣ変調回路が不安定となる可能性がある(例えば湯川 彰 著、”オーバーサンプリングＡ−Ｄ変換技術”、ｐｐ．４７、日経ＢＰ社、１９９０、参照)。よって全てのΔΣ変調器の次数ｍを２次以下とすることにより、ΔΣ変調器の回路構成によらずシンセサイザの安定動作を得ることができる。
実施の形態２．
図４はこの発明の実施の形態２によるＦ−ＰＬＬシンセサイザを示す構成図である。図において、上記実施の形態と同一符号で示す部分については同一または相当部分を示し説明を省略する。
全体の動作は上記実施の形態と基本的に同一であり、この実施の形態では第１のΔΣ変調回路７ａは外部から第１の設定データＫ１を入力し、第２の可変分周器６ｂの出力信号に同期してＫ１に対応した第１の制御信号を第１の可変分周器６ａに出力する。第１のΔΣ変調回路７ａの動作周波数を第２の可変分周器６ｂの出力周波数とすることで、第１のΔΣ変調回路７ａの消費電力を下げることができる。
なお、実施の形態２で示した回路構成では、ΔΣ変調回路および可変分周器からなる組の数は２つであったが、３つ以上でも同様の効果を奏する。また、上記実施の形態と同様、ΔΣ変調回路および可変分周器からなる組の数が２つ以上であれば、その他、例えば図１の波線で示したように、少なくとも１つの固定分周器６０をＦ−ＰＬＬシンセサイザの帰還路に直列に設けてもよく、これにより分周比をより大きいものにすることができる。
実施の形態３．
図５はこの発明の実施の形態３によるＦ−ＰＬＬシンセサイザを示す構成図である。図において、上記実施の形態と同一符号で示す部分については同一または相当部分を示し説明を省略する。ここでは一方の変調回路としてパルススワロー形フラクショナル変調回路(Ｆｒａｃ)２１を設けた。
全体の動作は上記実施の形態と基本的に同一であり、パルススワロー形フラクショナル変調回路２１は外部から設定データＫ１を入力し、第１の可変分周器６ａの出力信号に同期してＫ１に対応した第１の制御信号を第１の可変分周器６ａに出力する。
上記非特許文献１の５５４頁の表１(ＴＡＢＬＥ１)で示されるように、パルススワロー形フラクショナル変調回路の出力信号には周期性が存在するため、高レベルのスプリアスが存在する。また、ΔΣ変調回路の出力信号には周期性がないため、高レベルのスプリアスが存在しない。従って、図５に示すようにパルススワロー形フラクショナル変調回路２１とΔΣ変調回路７を組み合わせることでＦ−ＰＬＬシンセサイザ出力におけるスプリアスのレベルを抑圧することができる。
なお、実施の形態３で示した回路構成では、パルススワロー形フラクショナル変調回路および可変分周器からなる組の数は１つであったが、２つ以上でも同様の効果を奏する。またΔΣ変調回路および可変分周器からなる組およびパルススワロー形フラクショナル変調回路および可変分周器からなる組の数がそれぞれ１つ以上であれば、上記実施の形態と同様に、その他に、図１に示したように少なくとも１つの固定分周器６０をＦ−ＰＬＬシンセサイザの帰還路に直列に設けてもよく、これにより分周比をより大きいものにすることができる。
実施の形態４．
図６はこの発明の実施の形態４によるＦ−ＰＬＬシンセサイザを示す構成図である。図において、上記実施の形態と同一符号で示す部分については同一または相当部分を示し説明を省略する。ここでは帰還回路１０２に、局部発振源３１と周波数変換器３２をさらに設けた。
次に動作を説明する。上記実施の形態１と同一または相当する動作については説明を省略する。周波数変換器３２では、電圧制御発振器５の出力信号と局部発振源３１の出力信号とを周波数混合し、差周波数となる出力信号を第１の可変分周器６ａに出力する。
局部発振源３１と周波数変換器３２を用いて、第１の可変分周器６ａの入力周波数を下げることで、第１および第２のΔΣ変調回路７ａ、７ｂの動作周波数を下げることができ、低消費電力化が図れる。また第１の可変分周器６ａの入力周波数を下げることで、第１および第２の可変分周器６ａ、６ｂの分周数を下げることができ、位相雑音特性が改善できる。
なお、図７に示すように、周波数変換器３２は２つの可変分周器６ａ、６ｂの間に設けても同様の効果を奏する。
なお、実施の形態４で示した回路構成では、ΔΣ変調回路および可変分周器からなる組の数は２つであったが、３つ以上でも同様の効果を奏する。また、ΔΣ変調回路および可変分周器からなる組の数が２つ以上であれば、上記実施の形態と同様にその他、例えば図１の波線で示したように、少なくとも１つの固定分周器６０をＦ−ＰＬＬシンセサイザの帰還路に直列に設けてもよく、これにより分周比をより大きいものにすることができる。
この発明は各分野の無線通信装置のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザに適用でき、それぞれに高速かつ安定な動作を提供できる。
この発明の実施の形態１によるＦ−ＰＬＬシンセサイザを示す構成図である。 図１のΔΣ変調回路の一例を示す回路図である。 図１の第２のΔΣ変調回路出力におけるクロック周波数で正規化した離調周波数に対するΔΣ変調動作に起因する雑音電力を示す図である。 この発明の実施の形態２によるＦ−ＰＬＬシンセサイザを示す構成図である。 この発明の実施の形態３によるＦ−ＰＬＬシンセサイザを示す構成図である。 この発明の実施の形態４によるＦ−ＰＬＬシンセサイザを示す構成図である。 この発明の実施の形態４によるＦ−ＰＬＬシンセサイザの変形例を示す構成図である。
符号の説明
１ 水晶発振器(ＸＯ)
２，６ａ，６ｂ 可変分周器(ＦＤ)
３ 位相比較器(ＰＤ)
４ ループフィルタ(ＬＦ)
５ 電圧制御発振器(ＶＣＯ)
７ａ，７ｂ ΔΣ変調回路
８ Ｆ-ＰＬＬシンセサイザの出力端子
１１ａ〜１１ｆ 加減算回路
１２ａ〜１２ｃ 遅延回路
１３ａ〜１３ｄ 乗算回路
１４ 量子化回路
１５ ΔΣ変調回路の出力端子
２１ パルススワロー形フラクショナル変調回路(Ｆｒａｃ)
３１ 局部発振源
３２ 周波数変換器
６０ 固定分周器
１０１ 基準発振源
１０２ 帰還回路

Claims (7)

  1. 基準信号を生成する基準発振源と、高周波信号を発生する電圧制御発振器と、前記高周波信号より同期信号を生成する帰還回路と、前記基準信号と前記同期信号を入力とする位相比較器と、前記位相比較器の出力を入力とし、前記電圧制御発振器の制御信号を出力するループフィルタとからなるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザにおいて、
    前記帰還回路が、前記高周波信号を分周し前記同期信号を出力する２つ以上直列接続した可変分周器と、これらの可変分周器に対してそれぞれに設けられ、クロック信号に従って外部からの設定データに応じてそれぞれの前記可変分周器の制御信号を出力する変調回路とを備えたことを特徴とするフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
  2. 前記変調回路に起因する雑音電力の伝達関数が２次以下であることを特徴とする請求項１に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
  3. 前記変調回路が前記制御信号の出力先の前記可変分周器の出力信号をクロック信号とし、外部からの設定データに応じて前記可変分周器の制御信号を出力するΔΣ変調回路からなることを特徴とする請求項１または２に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
  4. 前記変調回路が前記同期信号をクロック信号とし、外部からの設定データに応じて前記可変分周器の制御信号を出力するΔΣ変調回路からなることを特徴とする請求項１または２に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
  5. 前記変調回路が前記制御信号の出力先の前記可変分周器の出力信号をクロック信号とし、外部からの設定データに応じて前記可変分周器の制御信号を出力する少なくとも１つのΔΣ変調回路と少なくとも１つの位相アキュムレータを用いたパルススワロー形フラクショナル変調回路とからなることを特徴とする請求項１または２に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
  6. 前記帰還回路において、２つ以上直列接続された前記可変分周器に１つ以上の固定分周器を直列に接続したことを特徴とする請求項１ないし５のいずれか１項に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
  7. 前記帰還回路において、局部発振源と、２つ以上直列接続された前記可変分周器に直列に接続され前記電圧制御発振器の出力信号と前記局部発振源の出力信号とを周波数混合し、差周波数となる出力信号を前記可変分周器に出力する周波数変換器を備えたことを特徴とする請求項１ないし６のいずれか１項に記載のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザ。
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