JP2005094077A - クロック生成システム - Google Patents

Abstract

【課題】ＰＬＬ回路を用いて、基準周波数クロックと所定比の関係にある、他の基準周波数クロックを、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎで得ること。
【解決手段】第１基準周波数クロックを基準入力分周回路で分周して位相比較器の基準入力とし、制御発振器の発振周波数信号（他の基準周波数クロック）を分周数切り替え型の比較入力分周回路で分周して位相比較器の比較入力とする。この比較入力分周回路の分周数を、発振周波数信号が第１基準周波数クロックと一定比率の周波数になるような分周数制御信号にしたがって切り替える。これにより、ＭＰＥＧフォーマットに必要な３つの基準周波数クロック、２７ＭＨｚ系列、３３．８６８８ＭＨｚ系列、３６．８６４ＭＨｚ系列、を得る。
【選択図】 図１

Description

本発明は、ある１つの周波数クロックに基づいて、このクロックの周波数と所定比の関係にある、第１基準周波数クロック、第２基準周波数クロック、第３基準周波数クロック等を発生するクロック生成システムに関する。特に、ＤＶＤ（Digital Versatile Disc）システムやＤＶＣ（Digital Video Cassette recorder）システムに必要な複数の基準周波数クロックを発生するのに適したクロック生成システムに関する。

従来から、ＤＶＤプレーヤ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等のＤＶＤシステムやＤＶＣシステムなどのＭＰＥＧ（Moving Picture Experts Group）フォーマットを用いるシステムにおいては、基準周波数クロックとして、少なくともビデオ用の第１基準周波数２７ＭＨｚ系列のクロック、サウンド用（特に、ＣＤ用）の第２基準周波数３３．８６８８ＭＨｚ系列（サンプリング周波数４４．１ｋＨｚの整数倍）のクロック、及びサウンド用（特に、ＤＶＤ用）の第３基準周波数３６．８６４ＭＨｚ系列（サンプリング周波数４８ｋＨｚ及び３２ｋＨｚの整数倍）のクロックを、必要としている。

これら３つの基準周波数系列のクロックは、それぞれ個々に発振モジュールを使用することにより得ることができる。しかし、この方法では、必要な基準周波数毎に発振モジュールを設けるから、クロック生成システムのコストが高くなってしまう。

そこで、このコストを低減するために、従来から非特許文献１に示されるように良く知られているＰＬＬ（Phase Locked Loop）回路をそれぞれ用いて、１つの基準周波数クロックを基準として、他の２つの基準周波数系列のクロックを生成することが考えられる。

参考例として示す図５のクロック生成システムのように、従来のＰＬＬ回路を用いて３つのうちの１つの基準周波数クロックを基準として、他の２つの基準周波数系列のクロックをＰＬＬ回路を用いて生成することができる。この図５は、発明者が本発明に至る過程において案出した参考例であり、従来例ではない。

この図５では、発振モジュールによって発生された第１基準周波数クロックＦｒ１（２７ＭＨｚ）を基準として、他の２つの第２基準周波数クロックＦｒ２（３３．８６８８ＭＨｚ）系列のクロック、及び第３基準周波数クロックＦｒ３（３６．８６４ＭＨｚ）系列のクロックを生成するようにしている。

この図５において、第１ＰＬＬ回路５０ａでは、第１分周器５１ａは入力された２７ＭＨｚの第１基準周波数クロックＦｒ１を１／６２５に分周して位相比較器（ＰＤ）５３ａの一方の比較入力Ｐ１とする。第２分周器５２ａはＰＬＬ回路５０ａの出力を１／３１３６に分周して位相比較器５３ａの他方の比較入力Ｐ２とする。位相比較器５３ａは２入力Ｐ１，Ｐ２の位相を比較し、その位相差に応じた比較出力を発生する。この比較出力が低域通過フィルタ（ＬＰＦ）５４ａで平滑されて、電圧制御発振器（ＶＣＯ）５５ａの制御入力となる。電圧制御発振器５５ａは、制御入力に応じて、その発振周波数が制御され、位相比較器５３ａの２入力の周波数及び位相が一致するように制御される。このＰＬＬ回路のループ利得は大きいので、残留する制御偏差はきわめて小さくなる。したがって、電圧制御発振器５５ａから出力される周波数は分周器５１ａ、５２ａの分周数に応じて、１３５．４７５２（＝２７×３１３６／６２５）ＭＨｚに変換される。

この電圧制御発振器５５ａの出力周波数が、分周器５６ａで１／４分周されて、第２基準周波数クロックＦｒ２が出力される。さらに、この第２基準周波数クロックＦｒ２と特定の周波数関係にある２２．５７９２ＭＨｚ、１６．９３４４ＭＨｚ、１１．２８９６ＭＨｚが、１／６分周器５７ａ、１／８分周器５８ａ、１／１２分周器５９ａにより、電圧制御発振器５５ａの出力周波数がそれぞれ分周されて形成される。これらの第２基準周波数系列Ｆｒ２ｓの各クロックはいずれも、ＣＤ用のサンプリング周波数４４．１ｋＨｚの整数倍の周波数である。

また、第２ＰＬＬ回路５０ｂでも基本的な動作は、第１ＰＬＬ回路５０ａと同様である。ただ、第１分周器５１ｂの分周比は１／３７５であり、第２分周器５２ｂの分周比は１／２０４８である。電圧制御発振器５５ｂから出力される周波数は分周器５１ｂ、５２ｂの分周比に応じて、１４７．４５６（＝２７×２０４８／３７５）ＭＨｚに変換される。なお、５３ｂは位相比較器であり、５４ｂは低域通過フィルタである。

この電圧制御発振器５５ｂの出力周波数が、分周器５６ｂで１／４分周されて、第３基準周波数クロックＦｒ３が出力される。さらに、この第３基準周波数クロックＦｒ３と特定の周波数関係にある２４．５７６ＭＨｚ、１８．４３２ＭＨｚ、１２．２８８ＭＨｚが、１／６分周器５７ｂ、１／８分周器５８ｂ、１／１２分周器５９ｂにより、電圧制御発振器５５ｂの出力周波数がそれぞれ分周されて形成される。これらの第３基準周波数系列Ｆｒ３ｓの各クロックはいずれも、ＤＶＤ音声用のサンプリング周波数４８ｋＨｚ及び３２ｋＨｚの整数倍の周波数である。

また、第１基準周波数クロックＦｒ１及びそれが１／２分周器５６ｃで分周された１３．５ＭＨｚのクロックからなる第１基準周波数系列Ｆｒ１ｓの各クロックが、出力される。

したがって、これら第１〜第３基準周波数系列Ｆｒ１ｓ〜Ｆｒ３ｓの各クロックから、それぞれ必要な周波数クロックを選択して利用することになる。
菅野卓雄、川西剛監修「半導体大辞典」工業調査会、１９９９年１２月２０日、Ｐ．９４２〜９４３

この図５のクロック生成システムのＳ／Ｎ（信号対雑音比）を、Ｓ／Ｎ理論に基づいて算出すると、つぎのようになる。代表して、第２基準周波数系列Ｆｒ２ｓについて検討する。まず、第１基準周波数クロックＦｒ１を６２５分周すると、この分周に伴いＳ／Ｎは、２０ｌｏｇ６２５［ｄＢ］、だけ改善される。第１分周器５１ａの出力におけるＳ／Ｎ［ｄＢ］は、計算上は、第１基準周波数クロックのＳ／Ｎ［ｄＢ］＋２０ｌｏｇ６２５［ｄＢ］となる。ここで、第１基準周波数クロックのＳ／Ｎを８０［ｄＢ］と仮定すると、８０＋５６＝１３６［ｄＢ］となる。なお、Ｓ／Ｎ値は概数である（以下、同じ）。

しかし、ＰＬＬ回路は、そのシステムあるいはＰＬＬ回路が形成されるＩＣ（集積回路）のノイズフロア上で動作しているから、ＰＬＬ回路のＳ／ＮはそのノイズフロアでのＳ／Ｎによって制限される。このノイズフロアのＳ／Ｎは、電源電位の揺らぎなどにより定まるが、通常９０［ｄＢ］程度である。したがって、ＰＬＬ回路のＳ／ＮはノイズフロアのＳ／Ｎである９０［ｄＢ］により制限され、これより良くはならない。よって、第１分周器５１ａの出力、すなわち位相比較器５３ａの一方の比較入力Ｐ１におけるＳ／Ｎ［ｄＢ］は、最高でも９０［ｄＢ］となる。

つぎに、位相比較器５１ａの両比較入力Ｐ１，Ｐ２におけるＳ／Ｎ［ｄＢ］は等しいから、他方の比較入力Ｐ２のＳ／Ｎは同じく、９０［ｄＢ］となる。第２分周器５２ａの入力は、この比較入力Ｐ２を３１３６逓倍したことになるから、この逓倍に伴いＳ／Ｎは、２０ｌｏｇ３１３６［ｄＢ］、だけ低下する。したがって、第２分周器５２ａの入力におけるＳ／Ｎ［ｄＢ］は、比較入力Ｐ２の９０［ｄＢ］から２０ｌｏｇ３１３６［ｄＢ］を減算したものであり、２０．３［ｄＢ］となる。

そして、第２基準周波数系列Ｆｒ２ｓの各周波数クロックはそれぞれ分周されて、そのＳ／Ｎは、第２基準周波数クロックＦｒ２が３２．３［ｄＢ］であり、その他、２２．５７９２ＭＨｚが３５．８［ｄＢ］、１６．９３４４ＭＨｚが３８．３［ｄＢ］、１１．２８９６ＭＨｚが４１．８［ｄＢ］である。

また、第３基準周波数系列Ｆｒ３ｓについて検討すると、同様な計算により、第３基準周波数系列Ｆｒ３ｓの各周波数クロックはそれぞれ分周されて、そのＳ／Ｎは、第３基準周波数クロックＦｒ３が３６．０［ｄＢ］であり、その他、２４．５７６ＭＨｚが３９．５［ｄＢ］、１８．４３２ＭＨｚが４２．０［ｄＢ］、１２．２８８ＭＨｚが４５．５［ｄＢ］である。

この図５の参考例のようにＰＬＬ回路及び分周器を用いることにより、第１基準周波数クロックＦｒ１に所定比を乗じた、所期の周波数の第２基準周波数クロックＦｒ２を含む第２基準周波数系列のクロック、及び所期の周波数の第３基準周波数クロックＦｒ３を含む第３基準周波数系列のクロックを出力することができる。しかしながら、第２基準周波数系列のクロック及び第３基準周波数系列のクロックのＳ／Ｎは３０［ｄＢ］〜４０［ｄＢ］に低下してしまう。ＤＶＤシステム等に用いるクロックでは、一般的に５０［ｄＢ］以上（望ましくは６０［ｄＢ］以上）のＳ／Ｎが必要とされるから、このＳ／Ｎの低下は問題である。

そこで、本発明は、ＭＰＥＧフォーマットを用いるシステムにおいて、基準周波数クロックとして必要となる、ビデオ用の第１基準周波数クロック２７ＭＨｚ系列のクロック、サウンド用（特に、ＣＤ用）の第２基準周波数クロック３３．８６８８ＭＨｚ系列のクロック、及びサウンド用（特に、ＤＶＤ用）の第３基準周波数クロック３６．８６４ＭＨｚ系列のクロックを発生するクロック生成システムにおいて、ＰＬＬ回路を用いることにより発振モジュールを少なくするとともに、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎの第１〜第３基準周波数クロックを含む周波数系列の複数のクロックを得ることを目的とする。

請求項１記載のクロック生成システムは、少なくとも第１周波数クロックＦｒ１と、この第１周波数クロックと第１所定比の関係にある第２周波数クロックＦｒ２と、前記第１周波数クロックと第２所定比の関係にある第３周波数クロックＦｒ３とを発生するクロック生成システムであって、
第１基準入力クロックＰ１と第１比較入力クロックＰ２との位相を比較しその比較結果を第１位相比較出力として出力する第１位相比較器１３ａと、この第１位相比較出力を低域通過させる第１低域通過フィルタ１４ａと、この第１低域通過フィルタ１４ａのフィルタ出力を制御入力として、前記第２周波数クロックＦｒ２と一定比率の第１発振周波数信号を発生させるための第１制御発振器１５ａと、基準クロックとして入力される前記第１周波数クロックＦｒ１を分周して前記第１基準入力クロックＰ１を得る第１基準入力分周回路１１ａと、前記第１制御発振器１５ａの第１発振周波数信号を第１分周数制御信号に応じて異なる分周数で分周し、前記第１比較入力クロックＰ２を得る分周数切り替え型の第１比較入力分周回路１２ａとを有する第１ＰＬＬ回路と、
前記第１発振周波数信号に応じたクロックと前記第１比較入力クロックとが入力され、前記第１発振周波数信号が前記第２周波数クロックＦｒ２と一定比率の周波数になるような前記第１分周数制御信号を発生し、前記第１比較入力分周回路１２ａの分周数を切り替えるための第１分周数制御回路と、
第２基準入力クロックＰ１と第２比較入力クロックＰ２との位相を比較しその比較結果を第２位相比較出力として出力する第２位相比較器１３ｂと、この第２位相比較出力を低域通過させる第２低域通過フィルタ１４ｂと、この第２低域通過フィルタ１４ｂのフィルタ出力を制御入力として、前記第３周波数クロックＦｒ３と一定比率の第２発振周波数信号を発生させるための第２制御発振器１５ｂと、基準クロックとして入力される前記第１周波数クロックＦｒ１を分周して前記第２基準入力クロックＰ１を得る第２基準入力分周回路１１ｂと、前記第２制御発振器１５ｂの第２発振周波数信号を第２分周数制御信号に応じて異なる分周数で分周し、前記第２比較入力クロックＰ２を得る分周数切り替え型の第２比較入力分周回路１２ｂとを有する第２ＰＬＬ回路と、
前記第２発振周波数信号に応じたクロックと前記第２比較入力クロックとが入力され、前記第２発振周波数信号が前記第３周波数クロックＦｒ３と一定比率の周波数になるような前記第２分周数制御信号を発生し、前記第２比較入力分周回路１２ｂの分周数を切り替えるための第２分周数制御回路と、を備えることを特徴とする。

請求項２記載のクロック生成システムは、請求項１記載のクロック生成システムにおいて、前記第２周波数クロックは、前記第１発振周波数信号を所定分周数で分周して得るものであり、前記第３周波数クロックは、前記第２発振周波数信号を所定分周数で分周して得るものであることを特徴とする。

請求項３記載のクロック生成システムは、請求項１記載のクロック生成システムにおいて、前記第１発振周波数信号を各々異なる分周数で分周する第１群の複数の分周器を有し、前記第１群の複数の分周器から、前記第２周波数クロック及びこの第２周波数クロックと所定比の関係にある複数のクロックを含む第２周波数系列のクロック群を出力し、
前記第２発振周波数信号を各々異なる分周数で分周する第２群の複数の分周器を有し、前記第２群の複数の分周器から、前記第３周波数クロック及びこの第３周波数クロックと所定比の関係にある複数のクロックを含む第３周波数系列のクロック群を出力し、
前記第１周波数クロックを所定分周数で分周する少なくとも１つの分周器を有し、前記第１周波数クロック及び、前記１つの分周器からの前記第１周波数クロックと所定比の関係にある少なくとも１つのクロックを含む第１周波数系列のクロックを出力することを特徴とする。

請求項４記載のクロック生成システムは、請求項１ないし３記載のクロック生成システムにおいて、前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであることを特徴とする。

請求項５記載のクロック生成システムは、請求項１ないし４記載のクロック生成システムにおいて、前記第１分周数制御回路は、前記第１発振周波数信号に応じたクロックをデータ入力とし前記第１比較入力クロックをクロック入力とする第１フリップフロップ（以下、ＦＦ）回路と、前記第１ＦＦ回路の出力を初期値から設定値まで繰り返しカウントする第１カウンタと、前記第１カウンタのカウント値をデコードした第１デコード出力を発生する第１デコーダと、前記第１デコード出力をデータ入力とし、前記第１ＦＦ回路の出力をクロック入力として、前記第１分周数制御信号を出力する第２ＦＦ回路を有し、
前記第２分周数制御回路は、前記第２発振周波数信号に応じたクロックをデータ入力とし前記第２比較入力クロックをクロック入力とする第３ＦＦ回路と、前記第３ＦＦ回路の出力を初期値から設定値まで繰り返しカウントする第２カウンタと、前記第２カウンタのカウント値をデコードした第２デコード出力を発生する第２デコーダと、前記第２デコード出力をデータ入力とし、前記第３ＦＦ回路の出力をクロック入力として、前記第２分周数制御信号を出力する第４ＦＦ回路を有することを特徴とする。

請求項６記載のクロック生成システムは、第１周波数クロックに基づいて、この第１周波数クロックと所定比の関係にある第２周波数クロックを発生するクロック生成システムであって、
基準入力クロックと比較入力クロックとの位相を比較しその比較結果を位相比較出力として出力する第１位相比較器と、この位相比較出力を低域通過させる低域通過フィルタと、この第１低域通過フィルタのフィルタ出力を制御入力として、前記第２周波数クロックと一定比率の発振周波数信号を発生させるための制御発振器と、基準クロックとして入力される前記第１周波数クロックを分周して前記基準入力クロックを得る基準入力分周回路と、前記制御発振器の発振周波数信号を分周数制御信号に応じて異なる分周数で分周し、前記比較入力クロックを得る分周数切り替え型の比較入力分周回路とを有するＰＬＬ回路と、
前記発振周波数信号に応じたクロックと前記比較入力クロックとが入力され、前記発振周波数信号が前記第２周波数クロックと一定比率の周波数になるような前記分周数制御信号を発生し、前記比較入力分周回路の分周数を切り替えるための第１分周数制御回路と、を備えることを特徴とする。

請求項７記載のクロック生成システムは、請求項６記載のクロック生成システムにおいて、前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであることを特徴とする。

請求項８記載のクロック生成システムは、請求項６記載のクロック生成システムにおいて、前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３６．８６４ＭＨｚであることを特徴とする。

請求項９記載のクロック生成システムは、請求項６ないし８記載のクロック生成システムにおいて、前記分周数制御回路は、前記発振周波数信号に応じたクロックをデータ入力とし前記比較入力クロックをクロック入力とする第１ＦＦ回路と、前記第１ＦＦ回路の出力を初期値から設定値まで繰り返しカウントするカウンタと、前記カウンタのカウント値をデコードしたデコード出力を発生するデコーダと、前記デコード出力をデータ入力とし、前記第１ＦＦの出力をクロック入力として、前記分周数制御信号を出力する第２ＦＦを有することを特徴とする。

本発明のクロック生成システムによれば、ＰＬＬ回路のＳ／Ｎは分周率に応じて向上し、逓倍率に応じて低下すること、及びノイズフロアのＳ／Ｎにより制限されることに鑑み、比較入力分周回路を分周数制御信号に応じて異なる分周数にダイナミックに切り替える。この分周数の切替によって、見かけ上の分周数を小さくして、Ｓ／Ｎ比を改善できる。

また、ＭＰＥＧフォーマットを用いるシステムの基準周波数クロックとして必要な、ビデオ用の第１周波数２７ＭＨｚ系列のクロック、サウンド用（特に、ＣＤ用）の第２周波数クロック３３．８６８８ＭＨｚ系列（サンプリング周波数４４．１ｋＨｚの整数倍）のクロック、及びサウンド用（特に、ＤＶＤ用）の第３周波数クロック３６．８６４ＭＨｚ系列（サンプリング周波数４８ｋＨｚ及び３２ｋＨｚの整数倍）のクロックを、ＰＬＬ回路を用いることにより発振モジュールを少なくするとともに、ノイズフロアの制限に関わらず、十分なＳ／Ｎ比で、生成できる。

また、第１基準周波数クロック２７ＭＨｚを基準クロックとして入力するクロック生成システムは、２７ＭＨｚを発生する水晶発振子が安価で且つ高性能なものが入手し易いから、好適である。

以下、図面を参照して本発明のクロック生成システムの実施例について説明する。

図１は、本発明の第１実施例にかかるＰＬＬ回路を用いたクロック生成システムの構成図である。この図１は、ビデオ用の第１基準周波数クロック２７ＭＨｚを基準クロックとして入力し、サウンド用（特に、ＣＤ用）の第２基準周波数３３．８６８８ＭＨｚ系列のクロックを発生するクロック生成システムである。

ＰＬＬ回路のＳ／Ｎは、分周数に応じて向上し、逓倍数に応じて低下する一方、ノイズフロアのＳ／Ｎにより制限される。第１基準周波数クロック２７ＭＨｚからＰＬＬ回路を用いて、第２基準周波数３３．８６８８ＭＨｚを得ようとする場合に、そのために必要となる分周比は図５で説明したように３１３６／６２５である。この分周比３１３６／６２５のそれぞれの分周数を小さくする公約数はないから、従来では、発振周波数信号のＳ／Ｎ比が低下していた。

本発明では、ＰＬＬ回路の２つの分周回路（即ち、基準入力分周回路及び比較入力分周回路）のいずれかの分周数を、分周数制御信号に応じて異なる分周数にダイナミックに切り替える。この分周数の切替によって、見かけ上の分周数を小さくして、Ｓ／Ｎ比を改善する。なお、以下、比較入力分周回路の分周数を切り替える場合について説明するが、これに代えて、基準入力分周回路の分周数を切り替えることも出来る。

図１のクロック生成システムは、第１周波数クロックＦｒ１を基準クロックとして、この第１周波数クロックＦｒ１と第１所定比の関係にある第２周波数クロックＦｒ２を発生するものである。ここで、第１周波数クロックＦｒ１は２７ＭＨｚであり、第２周波数クロックＦｒ２は３３．８６８８ＭＨｚである。

図１において、基準クロックである第１周波数クロックＦｒ１を第１ＰＬＬ回路１０ａに入力し、第１発振周波数信号１３５．４７５２ＭＨｚを出力する。第１発振周波数信号を分周器１６ａで４分周して、第２周波数クロックＦｒ２が得られる。

ＰＬＬ回路１０ａに入力された第１周波数クロックＦｒ１は第１基準入力分周回路１１ａで２５分周される。従来と同様に、第１周波数クロックＦｒ１のＳ／Ｎ比が８０［ｄＢ］であるとすると、第１基準入力クロックＰ１のＳ／Ｎ比は、計算上、８０［ｄＢ］＋２０ｌｏｇ２５［ｄＢ］で、１０８［ｄＢ］となる。しかし、ノイズフロアのＳ／Ｎに制限されて、第１基準入力ロックＰ１のＳ／Ｎ比は９０［ｄＢ］になる。

第１位相比較器１３ａは、第１基準入力クロックＰ１と第１比較入力クロックＰ２とが入力され、この２入力Ｐ１，Ｐ２の位相を比較し、その位相比較結果を第１位相比較出力として出力する。この第１位相比較器１３ａは、第１基準入力クロックＰ１と第１比較入力クロックＰ２との位相及び周波数を比較する位相周波数比較部と、その比較結果として発生されるアップ信号及びダウン信号に応じて、コンデンサを充電（アップ信号時）あるいは放電（ダウン信号時）させるためのチャージポンプ回路とで構成される。

第１低域通過フィルタ１４ａは、第１位相比較器１３ａからの第１位相比較出力を低域通過させる。具体的には、コンデンサで、あるいはコンデンサと抵抗とで構成される。

第１制御発振器１５ａは、第１低域通過フィルタ１４ａのフィルタ出力を制御入力として、第２周波数クロックＦｒ２と一定比率の第１発振周波数信号を発生させる。第１制御発振器１５ａとしては、制御入力の電圧値に応じて発振周波数が制御される電圧制御発振器（ＶＣＯ）が好適である。

第１比較入力クロックＰ２を得るための分周数切り替え型の第１比較入力分周回路１２ａは、第１制御発振器１５ａの第１発振周波数信号を、第１分周数制御回路２０ａからの第１分周数制御信号に応じて異なる分周数でダイナミックに分周する。

この第１比較入力分周回路１２ａは、分周数が固定の分周回路１２ａ−１と、分周数が第１分周数制御信号に応じて切り替えられる分周数可変の分周回路１２ａ−２とが直列に設けられる。分周回路１２ａ−１の分周数は４であり、分周回路１２ａ−２の分周数は３１と３２である。なお、第１比較入力分周回路１２ａを、１つの分周数可変型分周回路で構成しても良い。その場合の分周数は、１２４と１２８でよい。

分周回路１２ａ−２の分周数の切替は、第１周波数クロックＦｒ１「２７ＭＨｚ」から第１発振周波数信号「１３５．４７５２ＭＨｚ」を得ることが出来るように、分周数「３１」が１６回選択されると、分周数「３２」が９回選択されるように、行われる。これにより、分周数の比が従来と同様に３１３６／６２５になる。これを数式で示すと次のようになる。
３１３６／６２５＝［（（４×３１×１６）／２５）＋（（４×３２×９）／２５］×１／２５＝１２５．４４／２５
２７ＭＨｚ×１２５．４４／２５＝１３５．４７５２ＭＨｚ

第１位相比較器１３ａの第１基準入力クロックＰ１と第１比較入力クロックＰ２におけるＳ／Ｎ［ｄＢ］は等しく、９０［ｄＢ］となる。第１比較入力分周回路１２ａの入力は、第１比較入力クロックＰ２を１２５．４４だけ逓倍したことになるから、この逓倍に伴いＳ／Ｎは、２０ｌｏｇ１２５．４４［ｄＢ］、だけ低下する。したがって、第１比較入力分周回路１２ａの入力、即ち第１発振周波数信号におけるＳ／Ｎ［ｄＢ］は、第１比較入力クロックＰ２の９０［ｄＢ］から２０ｌｏｇ１２５．４４［ｄＢ］を減算したものであり、４８．２［ｄＢ］となる。このＳ／Ｎ比４８．２［ｄＢ］は、従来のものに比して十分に高い。

その第１分周数制御信号が第１分周数制御回路２０ａによって形成される。第１分周数制御回路２０ａにおいて、第１ＦＦ回路２１ａは、分周回路１２ａ−１の出力クロック（即ち、第１発振周波数信号の１／４の周波数）をデータ入力とし、分周回路１２ａ−２の出力クロック（即ち、第１比較入力クロックＰ２）をクロック入力とし、出力信号Ｑを出力する。この第１ＦＦ回路２１ａは、Ｄ型ＦＦ回路が好適である。なお、本発明において、他のＦＦ回路も同様である。

第１カウンタ２２ａは、第１ＦＦ回路２１ａの出力信号Ｑが入力され、初期値例えば０から設定値例えば２４までを繰り返しカウントし、そのカウント値を出力する繰り返し型カウンタである。

第１デコーダ２３ａは、第１カウンタ２２ａのカウント値をデコードした第１デコード出力を発生する。この第１デコーダ２３ａは、その入力されるカウント値０〜２４に応じて、１６回は高（Ｈ）レベルを出し、９回は低（Ｌ）レベルを出す。そのＨレベル、Ｌレベルは出来るだけ分散するようにデコードされることが望ましく、例えば、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｌ、Ｌのようにすればよい。

第２ＦＦ回路２４ａは、第１デコーダ２３ａの第１デコード出力（Ｈ／Ｌ）をデータ入力とし、第１ＦＦ回路２１ａの出力をクロック入力として、その出力信号ＱとしてＨレベルあるいはＬレベルである第１分周数制御信号を出力する。この第１分周数制御信号が分周回路１２ａ−２に供給される。第１分周数制御信号がＨレベルの時に分周数３１が選択され、Ｌレベルの時に分周数３２が選択される。

この分周数の選択（切り替え）によって、第１位相比較器１３ａの位相比較出力はその都度わずかに変動する。しかし、位相比較出力のわずかな変動は、第１低域通過フィルタ１４ａで吸収されるから、第１制御発振器１５ａの発振周波数に実質的に影響を与えない。

そして、第１発振周波数信号１３５．４７５２ＭＨｚを各々異なる分周数４，６，８，１２で分周する第１群の複数の分周器１６ａ，１７ａ，１８ａ，１９ａを設けている。これら第１群の複数の分周器１６ａ，１７ａ，１８ａ，１９ａから、第２周波数クロックＦｒ２（Ｓ／Ｎ比；６０．２ｄＢ）及びこの第２周波数クロックと所定比の関係にある複数のクロック２２．５７９２ＭＨｚ（Ｓ／Ｎ比；６３．７ｄＢ）、１６．９３４４ＭＨｚ（Ｓ／Ｎ比；６６．２ｄＢ）、１１．２８９６ＭＨｚ（Ｓ／Ｎ比；６９．７ｄＢ）を含む第２周波数系列のクロック群Ｆｒ２ｓを出力する。

このように、基準周波数クロック２７ＭＨｚに基づいて、第２基準周波数３３．８６８８ＭＨｚ系列のクロックを、単一のＰＬＬ回路を用いて、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎで生成することが出来る。

また、第１基準周波数クロック２７ＭＨｚを基準クロックとして入力するクロック生成システムは、２７ＭＨｚを発生する水晶発振子が安価で且つ高性能なものが入手し易いから、好適である。

図２は、本発明の第２実施例にかかるＰＬＬ回路を用いたクロック生成システムの構成図である。この図２は、ビデオ用の第１基準周波数クロック２７ＭＨｚを基準クロックとして入力し、サウンド用（特に、ＤＶＤ用）の第３基準周波数３６．８６４ＭＨｚ系列のクロックを発生するクロック生成システムである。この第２実施例に係るクロック生成システムでは、図１の第１実施例のものと基本的な考え方は同様であるので、異なる点を主に説明する。

第１基準周波数クロック２７ＭＨｚからＰＬＬ回路を用いて、第３基準周波数３６．８６４ＭＨｚを得ようとする場合に、そのために必要となる分周比は図５で説明したように２０４８／３７５である。この分周比２０４８／３７５のそれぞれの分周数を小さくする公約数はないから、従来では、発振周波数信号のＳ／Ｎ比が低下していた。この実施例でも、ＰＬＬ回路の２つの分周回路（即ち、基準入力分周回路及び比較入力分周回路）のいずれかの分周数を、分周数制御信号に応じて異なる分周数にダイナミックに切り替える。この分周数の切替によって、見かけ上の分周数を小さくして、Ｓ／Ｎ比を改善する。

図２のクロック生成システムは、第１周波数クロックＦｒ１を基準クロックとして、この第１周波数クロックＦｒ１と第２所定比の関係にある第３周波数クロックＦｒ３を発生するものである。ここで、第１周波数クロックＦｒ１は２７ＭＨｚであり、第３周波数クロックＦｒ３は３６．８６４ＭＨｚである。

図２において、基準クロックである第１周波数クロックＦｒ１を第２ＰＬＬ回路１０ｂに入力し、第２発振周波数信号１４７．４５６ＭＨｚを出力する。第２発振周波数信号を分周器１６ｂで４分周して、第３周波数クロックＦｒ３が得られる。

ＰＬＬ回路１０ｂに入力された第１周波数クロックＦｒ１は第２基準入力分周回路１１ｂで２５分周される。第１実施例と同様にして、第２基準入力ロックＰ１のＳ／Ｎ比は、ノイズフロアのＳ／Ｎに制限されて、９０［ｄＢ］になる。

第２位相比較器１３ｂは、第２基準入力クロックＰ１と第２比較入力クロックＰ２とが入力され、この２入力Ｐ１，Ｐ２の位相を比較し、その位相比較結果を第２位相比較出力として出力する。

第２低域通過フィルタ１４ｂは、第２位相比較器１３ｂからの第１位相比較出力を低域通過させる。

第２制御発振器１５ｂは、第２低域通過フィルタ１４ｂのフィルタ出力を制御入力として、第３周波数クロックＦｒ３と一定比率の第２発振周波数信号を発生させる。

第２比較入力クロックＰ２を得るための分周数切り替え型の第２比較入力分周回路１２ｂは、第２制御発振器１５ｂの第２発振周波数信号を、第２分周数制御回路２０ｂからの第２分周数制御信号に応じて異なる分周数でダイナミックに分周する。

この第２比較入力分周回路１２ｂは、分周数が固定の分周回路１２ｂ−１と、分周数が第２分周数制御信号に応じて切り替えられる分周数可変の分周回路１２ｂ−２とが直列に設けられる。分周回路１２ｂ−１の分周数は４であり、分周回路１２ｂ−２の分周数は３４と３５である。なお、第２比較入力分周回路１２ｂを、１つの分周数可変型分周回路で構成しても良い。その場合の分周数は、１３６と１４０でよい。

分周回路１２ｂ−２の分周数の切替は、第１周波数クロックＦｒ１「２７ＭＨｚ」から第２発振周波数信号「１４７．４５６ＭＨｚ」を得ることが出来るように、分周数「３４」が１３回選択されると、分周数「３５」が２回選択されるように、行われる。これにより、分周数の比が従来と同様に２０４８／３７５になる。これを数式で示すと次のようになる。
２０４８／３７５＝［（（４×３４×１３）／２５）＋（（４×３５×２）／２５］×１／１５＝１３６．５３３／２５
２７ＭＨｚ×１３６．５３３／２５＝１４７．４５６ＭＨｚ

第２位相比較器１３ｂの第２基準入力クロックＰ１と第２比較入力クロックＰ２におけるＳ／Ｎ［ｄＢ］は等しく、９０［ｄＢ］となる。第２比較入力分周回路１２ｂの入力は、第２比較入力クロックＰ２を１３６．５３３だけ逓倍したことになるから、この逓倍に伴いＳ／Ｎは、２０ｌｏｇ１３６．５３３［ｄＢ］、だけ低下する。したがって、第２比較入力分周回路１２ｂの入力、即ち第２発振周波数信号におけるＳ／Ｎ［ｄＢ］は、第２比較入力クロックＰ２の９０［ｄＢ］から２０ｌｏｇ１３６．５３３［ｄＢ］を減算したものであり、４７．４［ｄＢ］となる。このＳ／Ｎ比４７．４［ｄＢ］は、従来のものに比して十分に高い。

その第２分周数制御信号が第２分周数制御回路２０ｂによって形成される。第２分周数制御回路２０ｂにおいて、第３ＦＦ回路２１ｂは、分周回路１２ｂ−１の出力クロック（即ち、第２発振周波数信号の１／４の周波数）をデータ入力とし、分周回路１２ｂ−２の出力クロック（即ち、第２比較入力クロックＰ２）をクロック入力とし、出力信号Ｑを出力する。

第２カウンタ２２ｂは、第３ＦＦ回路２１ｂの出力信号Ｑが入力され、初期値例えば０から設定値例えば１４までを繰り返しカウントし、そのカウント値を出力する繰り返し型カウンタである。

第２デコーダ２３ｂは、第２カウンタ２２ｂのカウント値をデコードした第２デコード出力を発生する。この第２デコーダ２３ｂは、その入力されるカウント値０〜１４に応じて、１３回はＨレベルを出し、２回はＬレベルを出す。そのＨレベル、Ｌレベルは出来るだけ分散するようにデコードされることが望ましく、例えば、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌのようにすればよい。

第４ＦＦ回路２４ｂは、第２デコーダ２３ｂの第２デコード出力をデータ入力とし、第３ＦＦ回路２１ｂの出力をクロック入力として、その出力信号ＱとしてＨレベルあるいはＬレベルである第２分周数制御信号を出力する。この第２分周数制御信号が分周回路１２ｂ−２に供給される。第２分周数制御信号がＨレベルの時に分周数３４が選択され、Ｌレベルの時に分周数３５が選択される。

この分周数の選択（切り替え）によって、第２位相比較器１３ｂの位相比較出力はその都度わずかに変動する。しかし、位相比較出力のわずかな変動は、第２低域通過フィルタ１４ｂで吸収されるから、第２制御発振器１５ｂの発振周波数に実質的に影響を与えない。

そして、第２発振周波数信号１４７．４５６ＭＨｚを各々異なる分周数４，６，８，１２で分周する第２群の複数の分周器１６ｂ，１７ｂ，１８ｂ，１９ｂを設けている。これら第２群の複数の分周器１６ｂ，１７ｂ，１８ｂ，１９ｂから、第３周波数クロックＦｒ３（Ｓ／Ｎ比；５９．４ｄＢ）及びこの第３周波数クロックと所定比の関係にある複数のクロック２４．５７６ＭＨｚ（Ｓ／Ｎ比；６３．０ｄＢ）、１８．４３２ＭＨｚ（Ｓ／Ｎ比；６５．４ｄＢ）、１２．２８８ＭＨｚ（Ｓ／Ｎ比；６９．０ｄＢ）を含む第３周波数系列のクロック群Ｆｒ３ｓを出力する。

このように、基準周波数クロック２７ＭＨｚに基づいて、第３基準周波数３６．８６４ＭＨｚ系列のクロックを、単一のＰＬＬ回路を用いて、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎで生成することが出来る。

図３は、本発明の第３の実施の形態にかかるクロック生成システムの構成図である。この図３は、ビデオ用の第１基準周波数クロックＦｒ１「２７ＭＨｚ」を基準クロックとして入力し、ビデオ用の第１基準周波数クロック２７ＭＨｚ系列のクロックＦｒ１ｓ、サウンド用（特に、ＣＤ用）の第２基準周波数クロック３３．８６８８ＭＨｚ系列のクロックＦｒ２ｓ、及びサウンド用（特に、ＤＶＤ用）の第３基準周波数クロック３６．８６４ＭＨｚ系列のクロックＦｒ３ｓを発生するクロック生成システムである。

図３において、第２基準周波数３３．８６８８ＭＨｚ系列のクロックＦｒ２ｓを生成するシステムは図１の第１実施例と同じであり、第３基準周波数３６．８６４ＭＨｚ系列のクロックＦｒ３ｓを生成するシステムは図２の第２実施例と同じである。これらに、第１基準周波数クロックＦｒ１「２７ＭＨｚ」を基準クロックとして入力し、ビデオ用の第１基準周波数クロック２７ＭＨｚ系列のクロックＦｒ１ｓを付加したものである。

第１基準周波数クロック２７ＭＨｚ系列のクロックＦｒ１ｓは、第１基準周波数クロックＦｒ１の他、分周数２の分周器３６ｃで分周したクロック１３．５００ＭＨｚ（Ｓ／Ｎ比；８６．０ｄＢ）を含んでいる。

第３実施例では、基準周波数クロック２７ＭＨｚに基づいて、２つのＰＬＬ回路を用いて、ビデオ用の第１基準周波数クロック２７ＭＨｚ系列のクロックＦｒ１ｓ、サウンド用（特に、ＣＤ用）の第２基準周波数３３．８６８８ＭＨｚ系列のクロック、及びサウンド用（特に、ＤＶＤ用）の第３基準周波数３６．８６４ＭＨｚ系列のクロックを、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎで生成することが出来る。

図４は、以上の本発明及び参考例におけるそれぞれの周波数系列の各クロックとＳ／Ｎとをまとめて表示したものである。図４でも分かるように、本発明では、参考例のものに比べて、Ｓ／Ｎ比が著しく高い周波数クロックが得られている。

本発明の第１実施例にかかるクロック生成システムの構成図 本発明の第２実施例にかかるクロック生成システムの構成図 本発明の第３実施例にかかるクロック生成システムの構成図 各周波数系列の各クロックとＳ／Ｎとをまとめて表示した図 参考例のクロック生成システムの構成図

符号の説明

１０ａ 第１ＰＬＬ回路
１１ａ 第１基準入力分周回路
１２ａ 第１比較入力分周回路
１３ａ 第１位相比較器
１４ａ 第１低域通過フィルタ
１５ａ 第１制御発振器
１６ａ〜１９ａ 分周回路
２０ａ 第１分周数制御回路
２１ａ 第１Ｄ型ＦＦ回路
２２ａ 第１カウンタ
２３ａ 第１デコーダ
２４ａ 第２Ｄ型ＦＦ回路
１０ｂ 第２ＰＬＬ回路
１１ｂ 第２基準入力分周回路
１２ｂ 第２比較入力分周回路
１３ｂ 第２位相比較器
１４ｂ 第２低域通過フィルタ
１５ｂ 第２制御発振器
１６ｂ〜１９ｂ 分周回路
２０ｂ 第２分周数制御回路
２１ｂ 第３Ｄ型ＦＦ回路
２２ｂ 第２カウンタ
２３ｂ 第２デコーダ
２４ｂ 第４Ｄ型ＦＦ回路
３６ｃ 分周回路

Claims (9)

1. 少なくとも第１周波数クロックと、この第１周波数クロックと第１所定比の関係にある第２周波数クロックと、前記第１周波数クロックと第２所定比の関係にある第３周波数クロックとを発生するクロック生成システムであって、
   第１基準入力クロックと第１比較入力クロックとの位相を比較しその比較結果を第１位相比較出力として出力する第１位相比較器と、この第１位相比較出力を低域通過させる第１低域通過フィルタと、この第１低域通過フィルタのフィルタ出力を制御入力として、前記第２周波数クロックと一定比率の第１発振周波数信号を発生させるための第１制御発振器と、基準クロックとして入力される前記第１周波数クロックを分周して前記第１基準入力クロックを得る第１基準入力分周回路と、前記第１制御発振器の第１発振周波数信号を第１分周数制御信号に応じて異なる分周数で分周し、前記第１比較入力クロックを得る分周数切り替え型の第１比較入力分周回路とを有する第１ＰＬＬ回路と、
   前記第１発振周波数信号に応じたクロックと前記第１比較入力クロックとが入力され、前記第１発振周波数信号が前記第２周波数クロックと一定比率の周波数になるような前記第１分周数制御信号を発生し、前記第１比較入力分周回路の分周数を切り替えるための第１分周数制御回路と、
   第２基準入力クロックと第２比較入力クロックとの位相を比較しその比較結果を第２位相比較出力として出力する第２位相比較器と、この第２位相比較出力を低域通過させる第２低域通過フィルタと、この第２低域通過フィルタのフィルタ出力を制御入力として、前記第３周波数クロックと一定比率の第２発振周波数信号を発生させるための第２制御発振器と、基準クロックとして入力される前記第１周波数クロックを分周して前記第２基準入力クロックを得る第２基準入力分周回路と、前記第２制御発振器の第２発振周波数信号を第２分周数制御信号に応じて異なる分周数で分周し、前記第２比較入力クロックを得る分周数切り替え型の第２比較入力分周回路とを有する第２ＰＬＬ回路と、
   前記第２発振周波数信号に応じたクロックと前記第２比較入力クロックとが入力され、前記第２発振周波数信号が前記第３周波数クロックと一定比率の周波数になるような前記第２分周数制御信号を発生し、前記第２比較入力分周回路の分周数を切り替えるための第２分周数制御回路と、を備えることを特徴とする、クロック生成システム。
2. 前記第２周波数クロックは、前記第１発振周波数信号を所定分周数で分周して得るものであり、前記第３周波数クロックは、前記第２発振周波数信号を所定分周数で分周して得るものであることを特徴とする、請求項１記載のクロック生成システム。
3. 前記第１発振周波数信号を各々異なる分周数で分周する第１群の複数の分周器を有し、前記第１群の複数の分周器から、前記第２周波数クロック及びこの第２周波数クロックと所定比の関係にある複数のクロックを含む第２周波数系列のクロック群を出力し、
   前記第２発振周波数信号を各々異なる分周数で分周する第２群の複数の分周器を有し、前記第２群の複数の分周器から、前記第３周波数クロック及びこの第３周波数クロックと所定比の関係にある複数のクロックを含む第３周波数系列のクロック群を出力し、
   前記第１周波数クロックを所定分周数で分周する少なくとも１つの分周器を有し、前記第１周波数クロック及び、前記１つの分周器からの前記第１周波数クロックと所定比の関係にある少なくとも１つのクロックを含む第１周波数系列のクロックを出力することを特徴とする、請求項１記載のクロック生成システム。
4. 前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであることを特徴とする、請求項１ないし３記載のクロック生成システム。
5. 前記第１分周数制御回路は、前記第１発振周波数信号に応じたクロックをデータ入力とし前記第１比較入力クロックをクロック入力とする第１フリップフロップ（以下、ＦＦ）回路と、前記第１ＦＦ回路の出力を初期値から設定値まで繰り返しカウントする第１カウンタと、前記第１カウンタのカウント値をデコードした第１デコード出力を発生する第１デコーダと、前記第１デコード出力をデータ入力とし、前記第１ＦＦ回路の出力をクロック入力として、前記第１分周数制御信号を出力する第２ＦＦ回路を有し、
   前記第２分周数制御回路は、前記第２発振周波数信号に応じたクロックをデータ入力とし前記第２比較入力クロックをクロック入力とする第３ＦＦ回路と、前記第３ＦＦ回路の出力を初期値から設定値まで繰り返しカウントする第２カウンタと、前記第２カウンタのカウント値をデコードした第２デコード出力を発生する第２デコーダと、前記第２デコード出力をデータ入力とし、前記第３ＦＦ回路の出力をクロック入力として、前記第２分周数制御信号を出力する第４ＦＦ回路を有することを特徴とする、請求項１ないし４記載のクロック生成システム。
6. 第１周波数クロックに基づいて、この第１周波数クロックと所定比の関係にある第２周波数クロックを発生するクロック生成システムであって、
   基準入力クロックと比較入力クロックとの位相を比較しその比較結果を位相比較出力として出力する第１位相比較器と、この位相比較出力を低域通過させる低域通過フィルタと、この第１低域通過フィルタのフィルタ出力を制御入力として、前記第２周波数クロックと一定比率の発振周波数信号を発生させるための制御発振器と、基準クロックとして入力される前記第１周波数クロックを分周して前記基準入力クロックを得る基準入力分周回路と、前記制御発振器の発振周波数信号を分周数制御信号に応じて異なる分周数で分周し、前記比較入力クロックを得る分周数切り替え型の比較入力分周回路とを有するＰＬＬ回路と、
   前記発振周波数信号に応じたクロックと前記比較入力クロックとが入力され、前記発振周波数信号が前記第２周波数クロックと一定比率の周波数になるような前記分周数制御信号を発生し、前記比較入力分周回路の分周数を切り替えるための第１分周数制御回路と、を備えることを特徴とする、クロック生成システム。
7. 前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであることを特徴とする、請求項６記載のクロック生成システム。
8. 前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３６．８６４ＭＨｚであることを特徴とする、請求項６記載のクロック生成システム。
9. 前記分周数制御回路は、前記発振周波数信号に応じたクロックをデータ入力とし前記比較入力クロックをクロック入力とする第１ＦＦ回路と、前記第１ＦＦ回路の出力を初期値から設定値まで繰り返しカウントするカウンタと、前記カウンタのカウント値をデコードしたデコード出力を発生するデコーダと、前記デコード出力をデータ入力とし、前記第１ＦＦの出力をクロック入力として、前記分周数制御信号を出力する第２ＦＦを有することを特徴とする、請求項６ないし８記載のクロック生成システム。

Images