JP2002252559A - 基準クロック生成システム - Google Patents
基準クロック生成システムInfo
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- 238000010586 diagram Methods 0.000 description 6
- 230000001419 dependent effect Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 第１クロックを入力とし、この第１クロック
の周波数と所定比の関係にある周波数の第２クロックを
発生する、ＰＬＬ回路を用いたクロック生成システムに
おいて、ノイズフロアのＳ／Ｎの制限に関わらず、十分
なＳ／Ｎの第２クロックを得ること。 【解決手段】 第１クロックＦ１が入力される初段のＰ
ＬＬ回路１０ａから、第２クロックＦ２が出力される最
終段のＰＬＬ回路１０ｃまで複数のＰＬＬ回路を従属に
接続し、第１クロックＦ１の周波数と所定比の関係にあ
る周波数の第２クロックＦ２を発生する。このクロック
生成システムで、各ＰＬＬ回路の分周器に分周率を分散
させ、複数のＰＬＬ回路の各々の分周率を、少なくとも
２段目以降のＰＬＬ回路のＳ／ＮがノイズフロアのＳ／
Ｎで決定されない分周率に、設定する。
の周波数と所定比の関係にある周波数の第２クロックを
発生する、ＰＬＬ回路を用いたクロック生成システムに
おいて、ノイズフロアのＳ／Ｎの制限に関わらず、十分
なＳ／Ｎの第２クロックを得ること。 【解決手段】 第１クロックＦ１が入力される初段のＰ
ＬＬ回路１０ａから、第２クロックＦ２が出力される最
終段のＰＬＬ回路１０ｃまで複数のＰＬＬ回路を従属に
接続し、第１クロックＦ１の周波数と所定比の関係にあ
る周波数の第２クロックＦ２を発生する。このクロック
生成システムで、各ＰＬＬ回路の分周器に分周率を分散
させ、複数のＰＬＬ回路の各々の分周率を、少なくとも
２段目以降のＰＬＬ回路のＳ／ＮがノイズフロアのＳ／
Ｎで決定されない分周率に、設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、第１クロックを入
力とし、この第１クロックの周波数と所定比の関係にあ
る、周波数の第２クロックを発生するクロック生成シス
テムに関する。
力とし、この第１クロックの周波数と所定比の関係にあ
る、周波数の第２クロックを発生するクロック生成シス
テムに関する。
【０００２】
【従来の技術】従来から、ディジタルＴＶ、ＤＶＨＳ、
ＤＶＤ、ゲーム機などにおいて、あるクロックに基づい
て、周波数の異なる他のクロックを生成し、新たな基準
クロックとして使用することが行われている。
ＤＶＤ、ゲーム機などにおいて、あるクロックに基づい
て、周波数の異なる他のクロックを生成し、新たな基準
クロックとして使用することが行われている。
【０００３】ハイビジョンＴＶ信号系において、一般的
な水晶発振器の発振周波数から生成された、例えば５４
ＭＨｚ（１３．５ＭＨｚ×４）のクロックを外部から入
力し、これを所定比で逓倍（又は逓降）することによ
り、必要なリファレンスクロック（例えば、７４．２５
ＭＨｚ＝５４ＭＨｚ×１１／８）を得ている。
な水晶発振器の発振周波数から生成された、例えば５４
ＭＨｚ（１３．５ＭＨｚ×４）のクロックを外部から入
力し、これを所定比で逓倍（又は逓降）することによ
り、必要なリファレンスクロック（例えば、７４．２５
ＭＨｚ＝５４ＭＨｚ×１１／８）を得ている。
【０００４】このハイビジョンＴＶ信号は、ＮＴＳＣ方
式との変換を行うため、同期信号として、６０Ｈｚ用
（ハイビジョン用）と５９．９４Ｈｚ用（ＮＴＳＣ用）
を用意している。すなわち、１００１対１０００の関係
になる。これらの同期信号は、通常ＰＬＬ回路（フェー
ズ・ロックド・ループ回路）を用いることで実現するこ
とができる。
式との変換を行うため、同期信号として、６０Ｈｚ用
（ハイビジョン用）と５９．９４Ｈｚ用（ＮＴＳＣ用）
を用意している。すなわち、１００１対１０００の関係
になる。これらの同期信号は、通常ＰＬＬ回路（フェー
ズ・ロックド・ループ回路）を用いることで実現するこ
とができる。
【０００５】図３は、従来のＰＬＬ回路を用いた基準ク
ロック発生回路を示す図であり、第１基準クロックＦ１
である５４ＭＨｚを入力し、第２基準クロックＦ２であ
る５４／１．００１ＭＨｚに変換して出力するものであ
る。
ロック発生回路を示す図であり、第１基準クロックＦ１
である５４ＭＨｚを入力し、第２基準クロックＦ２であ
る５４／１．００１ＭＨｚに変換して出力するものであ
る。
【０００６】この図３において、第１分周器３１は入力
された５４ＭＨｚの第１基準クロックＦ１を１／１００
１に分周して位相比較器３３の一方の比較入力Ｐ１とす
る。第２分周器３２はＰＬＬ回路の出力を１／１０００
に分周して位相比較器３３の他方の比較入力Ｐ２とす
る。位相比較器３３は２入力Ｐ１，Ｐ２の位相を比較
し、その位相差に応じた比較出力を発生し、この比較出
力が低域ろ波器（ＬＰＦ）３４で平滑されて、電圧制御
発振器（ＶＣＯ）３５の制御入力となる。ＶＣＯ３５
は、制御入力に応じて、その発振周波数が制御され、位
相比較器３３の２入力の周波数及び位相が一致するよう
に制御される。このＰＬＬのループ利得は大きいので、
残留する制御偏差はきわめて小さくなるから、出力され
る第２基準クロックＦ２の周波数は分周器３１，３２の
分周比に応じて、（５４×１０００／１００１）ＭＨｚ
に変換される。
された５４ＭＨｚの第１基準クロックＦ１を１／１００
１に分周して位相比較器３３の一方の比較入力Ｐ１とす
る。第２分周器３２はＰＬＬ回路の出力を１／１０００
に分周して位相比較器３３の他方の比較入力Ｐ２とす
る。位相比較器３３は２入力Ｐ１，Ｐ２の位相を比較
し、その位相差に応じた比較出力を発生し、この比較出
力が低域ろ波器（ＬＰＦ）３４で平滑されて、電圧制御
発振器（ＶＣＯ）３５の制御入力となる。ＶＣＯ３５
は、制御入力に応じて、その発振周波数が制御され、位
相比較器３３の２入力の周波数及び位相が一致するよう
に制御される。このＰＬＬのループ利得は大きいので、
残留する制御偏差はきわめて小さくなるから、出力され
る第２基準クロックＦ２の周波数は分周器３１，３２の
分周比に応じて、（５４×１０００／１００１）ＭＨｚ
に変換される。
【０００７】
【発明が解決しようとする課題】この図３のＰＬＬ回路
のＳ／Ｎ（信号対雑音比）を、Ｓ／Ｎ理論に基づいて算
出すると、つぎのようになる。まず、第１基準クロック
Ｆ１を１００１分周すると、この分周に伴いＳ／Ｎは、
２０ｌｏｇ１００１［ｄＢ］、だけ改善される。第１分
周器３１の出力におけるＳ／Ｎ［ｄＢ］は、計算上は、
第１基準クロックのＳ／Ｎ［ｄＢ］＋２０ｌｏｇ１００
１［ｄＢ］となるから、第１基準クロックのＳ／Ｎを８
０［ｄＢ］と仮定すると、８０＋６０＝１４０［ｄＢ］
となる。
のＳ／Ｎ（信号対雑音比）を、Ｓ／Ｎ理論に基づいて算
出すると、つぎのようになる。まず、第１基準クロック
Ｆ１を１００１分周すると、この分周に伴いＳ／Ｎは、
２０ｌｏｇ１００１［ｄＢ］、だけ改善される。第１分
周器３１の出力におけるＳ／Ｎ［ｄＢ］は、計算上は、
第１基準クロックのＳ／Ｎ［ｄＢ］＋２０ｌｏｇ１００
１［ｄＢ］となるから、第１基準クロックのＳ／Ｎを８
０［ｄＢ］と仮定すると、８０＋６０＝１４０［ｄＢ］
となる。
【０００８】しかし、ＰＬＬ回路は、そのシステムある
いはＰＬＬ回路が形成されるＩＣ（集積回路）のノイズ
フロア上で動作しているから、ＰＬＬ回路のＳ／Ｎはノ
イズフロアでのＳ／Ｎによって制限される。このノイズ
フロアのＳ／Ｎは、電源電位の揺らぎなどにより定まる
が、通常９０［ｄＢ］程度であり、ＰＬＬ回路のＳ／Ｎ
はノイズフロアのＳ／Ｎである９０［ｄＢ］により制限
され、これより良くはならない。したがって、第１分周
器３１の出力、すなわち位相比較器３３の一方の比較入
力Ｐ１におけるＳ／Ｎ［ｄＢ］は、最高でも９０［ｄ
Ｂ］となる。
いはＰＬＬ回路が形成されるＩＣ（集積回路）のノイズ
フロア上で動作しているから、ＰＬＬ回路のＳ／Ｎはノ
イズフロアでのＳ／Ｎによって制限される。このノイズ
フロアのＳ／Ｎは、電源電位の揺らぎなどにより定まる
が、通常９０［ｄＢ］程度であり、ＰＬＬ回路のＳ／Ｎ
はノイズフロアのＳ／Ｎである９０［ｄＢ］により制限
され、これより良くはならない。したがって、第１分周
器３１の出力、すなわち位相比較器３３の一方の比較入
力Ｐ１におけるＳ／Ｎ［ｄＢ］は、最高でも９０［ｄ
Ｂ］となる。
【０００９】つぎに、位相比較器３３の両比較入力Ｐ
１，Ｐ２におけるＳ／Ｎ［ｄＢ］は等しいから、他方の
比較入力Ｐ２のＳ／Ｎは同じく、９０［ｄＢ］となる。
第２分周器３２の入力、すなわち第２基準クロックＦ２
は、この比較入力Ｐ２を１０００逓倍したことになるか
ら、この逓倍に伴いＳ／Ｎは、２０ｌｏｇ１０００［ｄ
Ｂ］、だけ低下する。したがって、第２分周器３２の入
力、すなわち第２基準クロックＦ２におけるＳ／Ｎ［ｄ
Ｂ］は、比較入力Ｐ２の９０［ｄＢ］から２０ｌｏｇ１
０００［ｄＢ］を減算したものであり、３０［ｄＢ］と
なる。
１，Ｐ２におけるＳ／Ｎ［ｄＢ］は等しいから、他方の
比較入力Ｐ２のＳ／Ｎは同じく、９０［ｄＢ］となる。
第２分周器３２の入力、すなわち第２基準クロックＦ２
は、この比較入力Ｐ２を１０００逓倍したことになるか
ら、この逓倍に伴いＳ／Ｎは、２０ｌｏｇ１０００［ｄ
Ｂ］、だけ低下する。したがって、第２分周器３２の入
力、すなわち第２基準クロックＦ２におけるＳ／Ｎ［ｄ
Ｂ］は、比較入力Ｐ２の９０［ｄＢ］から２０ｌｏｇ１
０００［ｄＢ］を減算したものであり、３０［ｄＢ］と
なる。
【００１０】このように、従来のＰＬＬ回路を用いるこ
とにより、第１基準クロックＦ１に所定比（１０００／
１００１）を乗じた所期の周波数の第２基準クロックＦ
２を出力することができるものの、第２基準クロックＦ
２のＳ／Ｎは３０［ｄＢ］に低下してしまう。映像用ク
ロック等では、一般的に５０［ｄＢ］以上のＳ／Ｎが必
要とされるから、このＳ／Ｎの低下は問題であった。
とにより、第１基準クロックＦ１に所定比（１０００／
１００１）を乗じた所期の周波数の第２基準クロックＦ
２を出力することができるものの、第２基準クロックＦ
２のＳ／Ｎは３０［ｄＢ］に低下してしまう。映像用ク
ロック等では、一般的に５０［ｄＢ］以上のＳ／Ｎが必
要とされるから、このＳ／Ｎの低下は問題であった。
【００１１】そこで、本発明は、第１クロックを入力と
し、この第１クロックの周波数と所定比の関係にある周
波数の第２クロックを発生する、ＰＬＬ回路を用いたク
ロック生成システムにおいて、ノイズフロアのＳ／Ｎの
制限に関わらず、十分なＳ／Ｎの第２クロックを得るこ
とを目的とする。
し、この第１クロックの周波数と所定比の関係にある周
波数の第２クロックを発生する、ＰＬＬ回路を用いたク
ロック生成システムにおいて、ノイズフロアのＳ／Ｎの
制限に関わらず、十分なＳ／Ｎの第２クロックを得るこ
とを目的とする。
【００１２】
【課題を解決するための手段】請求項１記載のクロック
生成システムは、第１クロックを入力とし、この第１ク
ロックの周波数と所定比の関係にある周波数の第２クロ
ックを発生するクロック生成システムにおいて、前記第
１クロックが入力される初段のＰＬＬ回路から、前記第
２クロックが出力される最終段のＰＬＬ回路まで複数の
ＰＬＬ回路を従属に接続したことを特徴とする。
生成システムは、第１クロックを入力とし、この第１ク
ロックの周波数と所定比の関係にある周波数の第２クロ
ックを発生するクロック生成システムにおいて、前記第
１クロックが入力される初段のＰＬＬ回路から、前記第
２クロックが出力される最終段のＰＬＬ回路まで複数の
ＰＬＬ回路を従属に接続したことを特徴とする。
【００１３】この請求項１記載のクロック生成システム
によれば、ＰＬＬ回路のＳ／Ｎは分周率に応じて向上
し、逓倍率に応じて低下すること、及びノイズフロアの
Ｓ／Ｎにより制限されることに鑑み、複数のＰＬＬ回路
を従属に接続し、各ＰＬＬ回路の分周器に分周率を分散
させているから、ノイズフロアのＳ／Ｎの制限を避け
る、あるいは影響を小さくすることができ、ノイズフロ
アのＳ／Ｎの制限に関わらず、十分なＳ／Ｎの第２クロ
ックを得ることができる。
によれば、ＰＬＬ回路のＳ／Ｎは分周率に応じて向上
し、逓倍率に応じて低下すること、及びノイズフロアの
Ｓ／Ｎにより制限されることに鑑み、複数のＰＬＬ回路
を従属に接続し、各ＰＬＬ回路の分周器に分周率を分散
させているから、ノイズフロアのＳ／Ｎの制限を避け
る、あるいは影響を小さくすることができ、ノイズフロ
アのＳ／Ｎの制限に関わらず、十分なＳ／Ｎの第２クロ
ックを得ることができる。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明のク
ロック生成システムの実施の形態について説明する。
ロック生成システムの実施の形態について説明する。
【００１５】図１は、本発明の第１の実施の形態にかか
るクロック生成システムの構成図である。
るクロック生成システムの構成図である。
【００１６】ＰＬＬ回路のＳ／Ｎは分周率に応じて向上
し、逓倍率に応じて低下する一方、ノイズフロアのＳ／
Ｎにより制限される。したがって、複数のＰＬＬ回路を
従属に接続して、各ＰＬＬ回路の分周器に分周率を分散
させることにより、ノイズフロアのＳ／Ｎの制限を避け
る、あるいは影響を小さくすることができる。
し、逓倍率に応じて低下する一方、ノイズフロアのＳ／
Ｎにより制限される。したがって、複数のＰＬＬ回路を
従属に接続して、各ＰＬＬ回路の分周器に分周率を分散
させることにより、ノイズフロアのＳ／Ｎの制限を避け
る、あるいは影響を小さくすることができる。
【００１７】この実施の形態では、第１ＰＬＬ回路１０
ａ、第２ＰＬＬ回路１０ｂ、第３ＰＬＬ回路１０ｃを従
属接続し、５４ＭＨｚの第１基準クロックＦ１を第１Ｐ
ＬＬ回路１０ａに入力し、周波数変換された５４／１．
００１ＭＨｚの第２基準クロックＦ２を第３ＰＬＬ回路
１０ｃから出力している。
ａ、第２ＰＬＬ回路１０ｂ、第３ＰＬＬ回路１０ｃを従
属接続し、５４ＭＨｚの第１基準クロックＦ１を第１Ｐ
ＬＬ回路１０ａに入力し、周波数変換された５４／１．
００１ＭＨｚの第２基準クロックＦ２を第３ＰＬＬ回路
１０ｃから出力している。
【００１８】また、このクロック生成システムのノイズ
フロアのＳ／Ｎは、従来のものと同じく９０［ｄＢ］を
想定している。
フロアのＳ／Ｎは、従来のものと同じく９０［ｄＢ］を
想定している。
【００１９】さて、この図１のクロック生成システム
で、第１ＰＬＬ回路１０ａは、分周率１／７の第１分周
器１１ａと、分周率１／２０の第２分周器１２ａと、位
相比較器１３ａと、低域ろ波器１４ａと、電圧制御発振
器１５ａとから構成されており、各分周器の分周率が異
なるのみで、基本的な制御動作などは、従来の図３にお
けると同様である。第２ＰＬＬ回路１０ｂは、第１分周
器１１ｂの分周率が１／１１，第２分周器１２ｂの分周
率が１／１０である点で異なっているが、その他の点は
同様であり、対応する構成要素にはそれぞれ記号の末尾
にｂを付している。同様に、第３ＰＬＬ回路１０ｃは、
第１分周器１１ｃの分周率が１／１３，第２分周器１２
ｃの分周率が１／５である点で異なっているが、その他
の点は同様であり、対応する構成要素にはそれぞれ記号
の末尾にｃを付している。
で、第１ＰＬＬ回路１０ａは、分周率１／７の第１分周
器１１ａと、分周率１／２０の第２分周器１２ａと、位
相比較器１３ａと、低域ろ波器１４ａと、電圧制御発振
器１５ａとから構成されており、各分周器の分周率が異
なるのみで、基本的な制御動作などは、従来の図３にお
けると同様である。第２ＰＬＬ回路１０ｂは、第１分周
器１１ｂの分周率が１／１１，第２分周器１２ｂの分周
率が１／１０である点で異なっているが、その他の点は
同様であり、対応する構成要素にはそれぞれ記号の末尾
にｂを付している。同様に、第３ＰＬＬ回路１０ｃは、
第１分周器１１ｃの分周率が１／１３，第２分周器１２
ｃの分周率が１／５である点で異なっているが、その他
の点は同様であり、対応する構成要素にはそれぞれ記号
の末尾にｃを付している。
【００２０】この第１〜第３ＰＬＬ回路１０ａ〜１０ｃ
の従属接続により、（２０／７）×（１０／１１）×
（５／１３）で、総合して１０００／１００１の分周率
を得て、入力される５４ＭＨｚの第１基準クロックＦ１
を周波数変換した、５４／１．００１ＭＨｚの第２基準
クロックＦ２を出力している。
の従属接続により、（２０／７）×（１０／１１）×
（５／１３）で、総合して１０００／１００１の分周率
を得て、入力される５４ＭＨｚの第１基準クロックＦ１
を周波数変換した、５４／１．００１ＭＨｚの第２基準
クロックＦ２を出力している。
【００２１】第１ＰＬＬ回路１０ａにおいて、入力され
る第１基準クロックＦ１のＳ／Ｎを、従来と同様に８０
［ｄＢ］と仮定すると、位相比較器１３ａのＳ／Ｎは、
８０［ｄＢ］＋２０ｌｏｇ７［ｄＢ］で、９６．７［ｄ
Ｂ］となり、ノイズフロアのＳ／Ｎの９０［ｄＢ］より
大きいから制限されて、９０［ｄＢ］となる。このノイ
ズフロアの制限により、６．７［ｄＢ］の損失が生じた
ことになる。また、第１ＰＬＬ回路１０ａの出力のＳ／
Ｎは、９０［ｄＢ］−２０ｌｏｇ２０［ｄＢ］で、６４
［ｄＢ］となる。なお、この周波数は、５４×２０／７
ＭＨｚである。
る第１基準クロックＦ１のＳ／Ｎを、従来と同様に８０
［ｄＢ］と仮定すると、位相比較器１３ａのＳ／Ｎは、
８０［ｄＢ］＋２０ｌｏｇ７［ｄＢ］で、９６．７［ｄ
Ｂ］となり、ノイズフロアのＳ／Ｎの９０［ｄＢ］より
大きいから制限されて、９０［ｄＢ］となる。このノイ
ズフロアの制限により、６．７［ｄＢ］の損失が生じた
ことになる。また、第１ＰＬＬ回路１０ａの出力のＳ／
Ｎは、９０［ｄＢ］−２０ｌｏｇ２０［ｄＢ］で、６４
［ｄＢ］となる。なお、この周波数は、５４×２０／７
ＭＨｚである。
【００２２】第２ＰＬＬ回路１０ｂでは、第１ＰＬＬ回
路１０ａから入力されるＳ／Ｎが６４［ｄＢ］であるか
ら、位相比較器１３ｂのＳ／Ｎは、６４［ｄＢ］＋２０
ｌｏｇ１１［ｄＢ］で、８４．８［ｄＢ］となり、ノイ
ズフロアのＳ／Ｎの９０［ｄＢ］より小さいから制限さ
れることなく、８４．８［ｄＢ］となる。第２ＰＬＬ回
路１０ｂの出力のＳ／Ｎは、８４．８［ｄＢ］−２０ｌ
ｏｇ１０［ｄＢ］で、６４．８［ｄＢ］となる。なお、
この周波数は、５４×２０×１０／（７×１１）ＭＨｚ
である。
路１０ａから入力されるＳ／Ｎが６４［ｄＢ］であるか
ら、位相比較器１３ｂのＳ／Ｎは、６４［ｄＢ］＋２０
ｌｏｇ１１［ｄＢ］で、８４．８［ｄＢ］となり、ノイ
ズフロアのＳ／Ｎの９０［ｄＢ］より小さいから制限さ
れることなく、８４．８［ｄＢ］となる。第２ＰＬＬ回
路１０ｂの出力のＳ／Ｎは、８４．８［ｄＢ］−２０ｌ
ｏｇ１０［ｄＢ］で、６４．８［ｄＢ］となる。なお、
この周波数は、５４×２０×１０／（７×１１）ＭＨｚ
である。
【００２３】第３ＰＬＬ回路１０ｃでは、第２ＰＬＬ回
路１０ｂから入力されるＳ／Ｎが６４．８［ｄＢ］であ
るから、位相比較器１３ｃのＳ／Ｎは、６４．８［ｄ
Ｂ］＋２０ｌｏｇ１３［ｄＢ］で、８７．１［ｄＢ］と
なり、やはりノイズフロアのＳ／Ｎの９０［ｄＢ］より
小さいから制限されることなく、８７．１［ｄＢ］とな
る。第３ＰＬＬ回路１０ｃの出力のＳ／Ｎは、８７．１
［ｄＢ］−２０ｌｏｇ５［ｄＢ］で、７３．１［ｄＢ］
となる。なお、この周波数は、５４×２０×１０×５／
（７×１１×１３）＝５４／１．００１ＭＨｚとなり、
所期の周波数のクロック信号が出力される。
路１０ｂから入力されるＳ／Ｎが６４．８［ｄＢ］であ
るから、位相比較器１３ｃのＳ／Ｎは、６４．８［ｄ
Ｂ］＋２０ｌｏｇ１３［ｄＢ］で、８７．１［ｄＢ］と
なり、やはりノイズフロアのＳ／Ｎの９０［ｄＢ］より
小さいから制限されることなく、８７．１［ｄＢ］とな
る。第３ＰＬＬ回路１０ｃの出力のＳ／Ｎは、８７．１
［ｄＢ］−２０ｌｏｇ５［ｄＢ］で、７３．１［ｄＢ］
となる。なお、この周波数は、５４×２０×１０×５／
（７×１１×１３）＝５４／１．００１ＭＨｚとなり、
所期の周波数のクロック信号が出力される。
【００２４】以上のように、この実施の形態では、第１
〜第３ＰＬＬ回路１０ａ〜１０ｃを従属接続し、１００
０／１００１の分周率を各ＰＬＬ回路の分周器に（２０
／７）×（１０／１１）×（５／１３）に分散させてい
るから、初段である第１ＰＬＬ回路１０ａでノイズフロ
アの制限を受けて、Ｓ／Ｎは若干の損失（６．７［ｄ
Ｂ］）が生じているが、従属する第２ＰＬＬ回路１０ｂ
及び最終段の第３ＰＬＬ回路１０ｃでは、ノイズフロア
の制限を受けていない。すなわち、従属接続される複数
のＰＬＬ回路の各々の分周器の分周率を、入力される第
１基準クロックＦ１のＳ／Ｎにより左右される初段の第
１ＰＬＬ回路は別にして、少なくとも２段目以降のＰＬ
Ｌ回路のＳ／ＮがノイズフロアのＳ／Ｎで決定されない
分周率に、設定している。この結果、出力である第２基
準クロックは、映像用クロックとして十分に満足でき
る、７３．１［ｄＢ］のＳ／Ｎが得られ、図３の従来の
ものに比較して、第２基準クロックＦ２のＳ／Ｎは４
３．１［ｄＢ］（＝７３．１［ｄＢ］−３０［ｄＢ］）
向上している。
〜第３ＰＬＬ回路１０ａ〜１０ｃを従属接続し、１００
０／１００１の分周率を各ＰＬＬ回路の分周器に（２０
／７）×（１０／１１）×（５／１３）に分散させてい
るから、初段である第１ＰＬＬ回路１０ａでノイズフロ
アの制限を受けて、Ｓ／Ｎは若干の損失（６．７［ｄ
Ｂ］）が生じているが、従属する第２ＰＬＬ回路１０ｂ
及び最終段の第３ＰＬＬ回路１０ｃでは、ノイズフロア
の制限を受けていない。すなわち、従属接続される複数
のＰＬＬ回路の各々の分周器の分周率を、入力される第
１基準クロックＦ１のＳ／Ｎにより左右される初段の第
１ＰＬＬ回路は別にして、少なくとも２段目以降のＰＬ
Ｌ回路のＳ／ＮがノイズフロアのＳ／Ｎで決定されない
分周率に、設定している。この結果、出力である第２基
準クロックは、映像用クロックとして十分に満足でき
る、７３．１［ｄＢ］のＳ／Ｎが得られ、図３の従来の
ものに比較して、第２基準クロックＦ２のＳ／Ｎは４
３．１［ｄＢ］（＝７３．１［ｄＢ］−３０［ｄＢ］）
向上している。
【００２５】なお、図１の実施の形態においては、第１
ＰＬＬ回路１０ａでノイズフロアの制限を受けている
が、従属されるＰＬＬ回路の段数を増加させ、第１ＰＬ
Ｌ回路の第１分周器１１ａの分周率を低減することによ
り、ノイズフロアの制限を回避することができる。この
場合、複数のＰＬＬ回路を従属に接続し、各々の分周器
の分周率を、ＰＬＬ回路のＳ／ＮがノイズフロアのＳ／
Ｎで決定されない分周率に、設定することになる。
ＰＬＬ回路１０ａでノイズフロアの制限を受けている
が、従属されるＰＬＬ回路の段数を増加させ、第１ＰＬ
Ｌ回路の第１分周器１１ａの分周率を低減することによ
り、ノイズフロアの制限を回避することができる。この
場合、複数のＰＬＬ回路を従属に接続し、各々の分周器
の分周率を、ＰＬＬ回路のＳ／ＮがノイズフロアのＳ／
Ｎで決定されない分周率に、設定することになる。
【００２６】また、逆に、従属接続されるＰＬＬ回路の
段数を２段とすることもできる。この場合、改善効果は
多少下がるが、従来よりもＳ／Ｎは改善される。
段数を２段とすることもできる。この場合、改善効果は
多少下がるが、従来よりもＳ／Ｎは改善される。
【００２７】図２は、本発明の第２の実施の形態にかか
るクロック生成システムの構成図である。この第２の実
施の形態では、クロック源として一般的に用いられる水
晶発振回路から発生される１３．５ＭＨｚのクロックを
第１基準クロックＦ１として入力し、映像用同期信号な
どに使用される、５４×１０００／１００１ＭＨｚを第
２基準クロックＦ２として出力する。
るクロック生成システムの構成図である。この第２の実
施の形態では、クロック源として一般的に用いられる水
晶発振回路から発生される１３．５ＭＨｚのクロックを
第１基準クロックＦ１として入力し、映像用同期信号な
どに使用される、５４×１０００／１００１ＭＨｚを第
２基準クロックＦ２として出力する。
【００２８】まず、第２の実施の形態について具体的に
説明するに先だって、従来技術において単一のＰＬＬ回
路を用いて同様に、１３．５ＭＨｚの第１基準クロック
Ｆ１に基づいて、５４ＭＨｚ及び、５４×１０００／１
００１ＭＨｚの第２基準クロックＦ２を得る場合につい
て、対比のために簡単に説明する。なお、第１基準クロ
ックＦ１のＳ／Ｎは８０［ｄＢ］とし、ノイズフロアの
Ｓ／Ｎは９０［ｄＢ］と仮定する。
説明するに先だって、従来技術において単一のＰＬＬ回
路を用いて同様に、１３．５ＭＨｚの第１基準クロック
Ｆ１に基づいて、５４ＭＨｚ及び、５４×１０００／１
００１ＭＨｚの第２基準クロックＦ２を得る場合につい
て、対比のために簡単に説明する。なお、第１基準クロ
ックＦ１のＳ／Ｎは８０［ｄＢ］とし、ノイズフロアの
Ｓ／Ｎは９０［ｄＢ］と仮定する。
【００２９】従来技術において５４ＭＨｚの第２基準ク
ロックＦ２を得る場合には、入力側の第１分周器の分周
率を１／１０とし、出力側の第２分周器の分周率を１／
４０とする。入力側の第１分周器出力におけるＳ／Ｎ
［ｄＢ］は、８０［ｄＢ］＋２０ｌｏｇ１０［ｄＢ］＝
１００［ｄＢ］で、ノイズフロアのＳ／Ｎに制限されて
９０［ｄＢ］となる。出力のＳ／Ｎは、９０［ｄＢ］−
２０ｌｏｇ４０［ｄＢ］＝５８．１［ｄＢ］となる。一
方、５４×１０００／１００１ＭＨｚの第２基準クロッ
クＦ２を得る場合には、入力側の第１分周器の分周率を
１／１００１とし、出力側の第２分周器の分周率を１／
４０００とする。入力側の第１分周器出力におけるＳ／
Ｎ［ｄＢ］は、８０［ｄＢ］＋２０ｌｏｇ１００１［ｄ
Ｂ］＝１４０［ｄＢ］で、ノイズフロアのＳ／Ｎに制限
されて９０［ｄＢ］となる。出力のＳ／Ｎは、９０［ｄ
Ｂ］−２０ｌｏｇ４０００［ｄＢ］＝１８．２［ｄＢ］
となる。
ロックＦ２を得る場合には、入力側の第１分周器の分周
率を１／１０とし、出力側の第２分周器の分周率を１／
４０とする。入力側の第１分周器出力におけるＳ／Ｎ
［ｄＢ］は、８０［ｄＢ］＋２０ｌｏｇ１０［ｄＢ］＝
１００［ｄＢ］で、ノイズフロアのＳ／Ｎに制限されて
９０［ｄＢ］となる。出力のＳ／Ｎは、９０［ｄＢ］−
２０ｌｏｇ４０［ｄＢ］＝５８．１［ｄＢ］となる。一
方、５４×１０００／１００１ＭＨｚの第２基準クロッ
クＦ２を得る場合には、入力側の第１分周器の分周率を
１／１００１とし、出力側の第２分周器の分周率を１／
４０００とする。入力側の第１分周器出力におけるＳ／
Ｎ［ｄＢ］は、８０［ｄＢ］＋２０ｌｏｇ１００１［ｄ
Ｂ］＝１４０［ｄＢ］で、ノイズフロアのＳ／Ｎに制限
されて９０［ｄＢ］となる。出力のＳ／Ｎは、９０［ｄ
Ｂ］−２０ｌｏｇ４０００［ｄＢ］＝１８．２［ｄＢ］
となる。
【００３０】このように従来技術で、５４ＭＨｚの第２
基準クロックＦ２を得る場合には、映像用クロックとし
ても十分なＳ／Ｎの出力を得ることができるが、５４×
１０００／１００１ＭＨｚの第２基準クロックＦ２を得
る場合には、出力のＳ／Ｎは１８．２［ｄＢ］と低くな
ってしまう。
基準クロックＦ２を得る場合には、映像用クロックとし
ても十分なＳ／Ｎの出力を得ることができるが、５４×
１０００／１００１ＭＨｚの第２基準クロックＦ２を得
る場合には、出力のＳ／Ｎは１８．２［ｄＢ］と低くな
ってしまう。
【００３１】さて、図２を参照して、第２の実施の形態
について具体的に説明する。この実施の形態では、第１
ＰＬＬ回路２０ａ、第２ＰＬＬ回路２０ｂを従属接続
し、１３．５ＭＨｚの第１基準クロックＦ１を第１ＰＬ
Ｌ回路２０ａに入力し、周波数変換された５４／１．０
０１ＭＨｚの第２基準クロックＦ２を第２ＰＬＬ回路２
０ｂから出力している。
について具体的に説明する。この実施の形態では、第１
ＰＬＬ回路２０ａ、第２ＰＬＬ回路２０ｂを従属接続
し、１３．５ＭＨｚの第１基準クロックＦ１を第１ＰＬ
Ｌ回路２０ａに入力し、周波数変換された５４／１．０
０１ＭＨｚの第２基準クロックＦ２を第２ＰＬＬ回路２
０ｂから出力している。
【００３２】この図２のクロック生成システムで、第１
ＰＬＬ回路２０ａは、分周率１／１３の第１分周器２１
ａと、分周率１／１００の第２分周器２２ａと、位相比
較器２３ａと、低域ろ波器２４ａと、電圧制御発振器２
５ａとから構成されている。第２ＰＬＬ回路２０ｂは、
第１分周器２１ｂの分周率が１／７７，第２分周器２２
ｂの分周率が１／４０である点で異なっているが、その
他の点は同様であり、対応する構成要素にはそれぞれ記
号の末尾にｂを付している。
ＰＬＬ回路２０ａは、分周率１／１３の第１分周器２１
ａと、分周率１／１００の第２分周器２２ａと、位相比
較器２３ａと、低域ろ波器２４ａと、電圧制御発振器２
５ａとから構成されている。第２ＰＬＬ回路２０ｂは、
第１分周器２１ｂの分周率が１／７７，第２分周器２２
ｂの分周率が１／４０である点で異なっているが、その
他の点は同様であり、対応する構成要素にはそれぞれ記
号の末尾にｂを付している。
【００３３】この第１、第２ＰＬＬ回路２０ａ、２０ｂ
の従属接続により、（１００／１３）×（４０／７７）
で、総合して４０００／１００１の分周率を得て、入力
される１３．５ＭＨｚの第１基準クロックＦ１を周波数
変換した、５４／１．００１ＭＨｚの第２基準クロック
Ｆ２を出力している。
の従属接続により、（１００／１３）×（４０／７７）
で、総合して４０００／１００１の分周率を得て、入力
される１３．５ＭＨｚの第１基準クロックＦ１を周波数
変換した、５４／１．００１ＭＨｚの第２基準クロック
Ｆ２を出力している。
【００３４】第１ＰＬＬ回路２０ａにおいて、入力され
る第１基準クロックＦ１のＳ／Ｎを、従来と同様に８０
［ｄＢ］と仮定すると、位相比較器２３ａのＳ／Ｎは、
８０［ｄＢ］＋２０ｌｏｇ１３［ｄＢ］で、１０２．３
［ｄＢ］となり、ノイズフロアのＳ／Ｎの９０［ｄＢ］
より大きいから制限されて、９０［ｄＢ］となる。この
ノイズフロアの制限により、１２．３［ｄＢ］の損失が
生じたことになる。また、第１ＰＬＬ回路２０ａの出力
のＳ／Ｎは、９０［ｄＢ］−２０ｌｏｇ１００［ｄＢ］
で、５０［ｄＢ］となる。なお、この周波数は、１３．
５×１００／１３ＭＨｚである。
る第１基準クロックＦ１のＳ／Ｎを、従来と同様に８０
［ｄＢ］と仮定すると、位相比較器２３ａのＳ／Ｎは、
８０［ｄＢ］＋２０ｌｏｇ１３［ｄＢ］で、１０２．３
［ｄＢ］となり、ノイズフロアのＳ／Ｎの９０［ｄＢ］
より大きいから制限されて、９０［ｄＢ］となる。この
ノイズフロアの制限により、１２．３［ｄＢ］の損失が
生じたことになる。また、第１ＰＬＬ回路２０ａの出力
のＳ／Ｎは、９０［ｄＢ］−２０ｌｏｇ１００［ｄＢ］
で、５０［ｄＢ］となる。なお、この周波数は、１３．
５×１００／１３ＭＨｚである。
【００３５】第２ＰＬＬ回路２０ｂでは、第１ＰＬＬ回
路２０ａから入力されるＳ／Ｎが５０［ｄＢ］であるか
ら、位相比較器２３ｂのＳ／Ｎは、５０［ｄＢ］＋２０
ｌｏｇ７７［ｄＢ］で、８７．８［ｄＢ］となり、ノイ
ズフロアのＳ／Ｎの９０［ｄＢ］より小さいから制限さ
れることなく、８７．８［ｄＢ］となる。第２ＰＬＬ回
路２０ｂの出力のＳ／Ｎは、８７．８［ｄＢ］−２０ｌ
ｏｇ４０［ｄＢ］で、５５．８［ｄＢ］となる。なお、
この周波数は、１３．５×１００×４０／（１３×７
７）＝５４／１．００１ＭＨｚとなり、所期の周波数の
クロック信号が出力される。
路２０ａから入力されるＳ／Ｎが５０［ｄＢ］であるか
ら、位相比較器２３ｂのＳ／Ｎは、５０［ｄＢ］＋２０
ｌｏｇ７７［ｄＢ］で、８７．８［ｄＢ］となり、ノイ
ズフロアのＳ／Ｎの９０［ｄＢ］より小さいから制限さ
れることなく、８７．８［ｄＢ］となる。第２ＰＬＬ回
路２０ｂの出力のＳ／Ｎは、８７．８［ｄＢ］−２０ｌ
ｏｇ４０［ｄＢ］で、５５．８［ｄＢ］となる。なお、
この周波数は、１３．５×１００×４０／（１３×７
７）＝５４／１．００１ＭＨｚとなり、所期の周波数の
クロック信号が出力される。
【００３６】以上のように、この第２の実施の形態で
は、第１、第２ＰＬＬ回路２０ａ、２０ｂを従属接続
し、４０００／１００１の分周率を各ＰＬＬ回路の分周
器に（１００／１３）×（４０／７７）に分散させてい
るから、初段である第１ＰＬＬ回路２０ａでノイズフロ
アの制限を受けて、Ｓ／Ｎは若干の損失（１２．３［ｄ
Ｂ］）が生じているが、従属する最終段の第２ＰＬＬ回
路２０ｂでは、ノイズフロアの制限を受けていない。こ
の結果、出力である第２基準クロックＦ２は、映像用ク
ロックとして満足できる、５５．８［ｄＢ］のＳ／Ｎが
得られ、対比のために記載した従来のものに比較して、
第２基準クロックＦ２のＳ／Ｎは３７．６［ｄＢ］（＝
５５．８［ｄＢ］−１８．２［ｄＢ］）向上している。
は、第１、第２ＰＬＬ回路２０ａ、２０ｂを従属接続
し、４０００／１００１の分周率を各ＰＬＬ回路の分周
器に（１００／１３）×（４０／７７）に分散させてい
るから、初段である第１ＰＬＬ回路２０ａでノイズフロ
アの制限を受けて、Ｓ／Ｎは若干の損失（１２．３［ｄ
Ｂ］）が生じているが、従属する最終段の第２ＰＬＬ回
路２０ｂでは、ノイズフロアの制限を受けていない。こ
の結果、出力である第２基準クロックＦ２は、映像用ク
ロックとして満足できる、５５．８［ｄＢ］のＳ／Ｎが
得られ、対比のために記載した従来のものに比較して、
第２基準クロックＦ２のＳ／Ｎは３７．６［ｄＢ］（＝
５５．８［ｄＢ］−１８．２［ｄＢ］）向上している。
【００３７】なお、図２の第２の実施の形態において
は、第１ＰＬＬ回路２０ａでノイズフロアの制限を受け
ているが、第１の実施の形態よりも回路規模を抑えるこ
とができるので、広く応用することができる。また、従
属されるＰＬＬ回路の段数を第１の実施の形態における
ように３段等に増加させ、第１ＰＬＬ回路の第１分周器
２１ａの分周率を低減することにより、ノイズフロアの
制限を回避することができる。この場合には、出力され
る第２基準クロックＦ２のＳ／Ｎは、理論限界値であ
る、８０［ｄＢ］−２０ｌｏｇ４［ｄＢ］で、約６８
［ｄＢ］を得ることができる。
は、第１ＰＬＬ回路２０ａでノイズフロアの制限を受け
ているが、第１の実施の形態よりも回路規模を抑えるこ
とができるので、広く応用することができる。また、従
属されるＰＬＬ回路の段数を第１の実施の形態における
ように３段等に増加させ、第１ＰＬＬ回路の第１分周器
２１ａの分周率を低減することにより、ノイズフロアの
制限を回避することができる。この場合には、出力され
る第２基準クロックＦ２のＳ／Ｎは、理論限界値であ
る、８０［ｄＢ］−２０ｌｏｇ４［ｄＢ］で、約６８
［ｄＢ］を得ることができる。
【００３８】なお、本発明の各実施の形態では、位相比
較器の比較出力をろ波するろ波器として、低域ろ波器を
使用する場合のみを示したが、低域ろ波器以外の他のろ
波器でもかまわない。
較器の比較出力をろ波するろ波器として、低域ろ波器を
使用する場合のみを示したが、低域ろ波器以外の他のろ
波器でもかまわない。
【００３９】
【発明の効果】請求項１記載のクロック生成システムに
よれば、複数のＰＬＬ回路を従属に接続し、各ＰＬＬ回
路の分周器に分周率を分散させているから、ノイズフロ
アのＳ／Ｎの制限を避ける、あるいは影響を小さくする
ことができ、ノイズフロアのＳ／Ｎの制限に関わらず、
十分なＳ／Ｎの第２クロックを得ることができる。
よれば、複数のＰＬＬ回路を従属に接続し、各ＰＬＬ回
路の分周器に分周率を分散させているから、ノイズフロ
アのＳ／Ｎの制限を避ける、あるいは影響を小さくする
ことができ、ノイズフロアのＳ／Ｎの制限に関わらず、
十分なＳ／Ｎの第２クロックを得ることができる。
【図１】本発明の第１の実施の形態にかかるクロック生
成システムの構成図。
成システムの構成図。
【図２】本発明の第２の実施の形態にかかるクロック生
成システムの構成図。
成システムの構成図。
【図３】従来のクロック生成システムの構成図。
１０ａ、１０ｂ、１０ｃ、２０ａ、２０ｂ ＰＬＬ回路 １１ａ、１１ｂ、１１ｃ、２１ａ、２１ｂ 第１分周器 １２ａ、１２ｂ、１２ｃ、２２ａ，２２ｂ 第２分周器 １３ａ、１３ｂ、１３ｃ、２３ａ、２３ｂ 位相比較器 １４ａ、１４ｂ、１４ｃ、２４ａ，２４ｂ 低域ろ波器 １５ａ、１５ｂ、１５ｃ、２５ａ、２５ｂ 電圧制御発
振器
振器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BA03 BB04 BC03 DD03 DD20 5J106 AA04 BB01 BB04 CC01 CC20 CC30 CC42 CC52 FF04 FF09 HH01 KK24
Claims (1)
- 【請求項１】 第１クロックを入力とし、この第１クロ
ックの周波数と所定比の関係にある周波数の第２クロッ
クを発生するクロック生成システムにおいて、 前記第１クロックが入力される初段のＰＬＬ回路から、
前記第２クロックが出力される最終段のＰＬＬ回路まで
複数のＰＬＬ回路を従属に接続したことを特徴とするク
ロック生成システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001048023A JP2002252559A (ja) | 2001-02-23 | 2001-02-23 | 基準クロック生成システム |
| US10/078,232 US6703876B2 (en) | 2001-02-23 | 2002-02-15 | Reference clock generation system and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001048023A JP2002252559A (ja) | 2001-02-23 | 2001-02-23 | 基準クロック生成システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002252559A true JP2002252559A (ja) | 2002-09-06 |
Family
ID=18909353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001048023A Pending JP2002252559A (ja) | 2001-02-23 | 2001-02-23 | 基準クロック生成システム |
Country Status (2)
| Country | Link |
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| US7071996B2 (en) * | 2002-07-19 | 2006-07-04 | Sun Microsystems, Inc. | Synchronizing video formats with dissimilar timing |
| US7013403B2 (en) * | 2002-07-19 | 2006-03-14 | Sun Microsystems, Inc. | Synthesizing a pixel clock with extremely close channel spacing |
| JP4660076B2 (ja) * | 2003-06-23 | 2011-03-30 | ルネサスエレクトロニクス株式会社 | クロック発生回路 |
| US6970030B1 (en) * | 2003-10-01 | 2005-11-29 | Silicon Laboratories, Inc. | Dual phased-locked loop structure having configurable intermediate frequency and reduced susceptibility to interference |
| US7374952B2 (en) * | 2004-06-17 | 2008-05-20 | Infineon Technologies Ag | Methods of patterning a magnetic stack of a magnetic memory cell and structures thereof |
| KR100622351B1 (ko) * | 2005-01-07 | 2006-09-19 | 삼성전자주식회사 | 비디오 화소 클록 생성방법 및 이를 이용한 비디오 화소클록 생성장치 |
| JP4463153B2 (ja) * | 2005-05-25 | 2010-05-12 | 日本電気通信システム株式会社 | 回路 |
| US7539278B2 (en) * | 2005-12-02 | 2009-05-26 | Altera Corporation | Programmable transceivers that are able to operate over wide frequency ranges |
| DE102006011682B4 (de) * | 2006-03-14 | 2015-04-09 | Intel Mobile Communications GmbH | Transceiver-Schaltungsanordnung |
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| CN104350681A (zh) * | 2012-04-12 | 2015-02-11 | 马维尔国际贸易有限公司 | 用于本地振荡器的方法和装置 |
| US8791734B1 (en) * | 2013-02-13 | 2014-07-29 | Silicon Laboratories Inc. | Cascaded PLL for reducing low-frequency drift in holdover mode |
| WO2017184966A1 (en) * | 2016-04-22 | 2017-10-26 | University Of Florida Research Foundation, Inc. | System and method for electronics timing delay calibration |
| KR102543233B1 (ko) * | 2020-05-19 | 2023-06-14 | 한국전자통신연구원 | 주파수 체배 장치 및 주파수 체배 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5339050A (en) * | 1993-04-27 | 1994-08-16 | National Semiconductor Corp. | Frequency synthesizing phase lock loop with unvarying loop parameters |
| JP3088233B2 (ja) * | 1993-06-17 | 2000-09-18 | 日本電気株式会社 | 再生クロック生成回路 |
| JP2000165905A (ja) * | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | クロック発生回路 |
| US6218876B1 (en) * | 1999-01-08 | 2001-04-17 | Altera Corporation | Phase-locked loop circuitry for programmable logic devices |
-
2001
- 2001-02-23 JP JP2001048023A patent/JP2002252559A/ja active Pending
-
2002
- 2002-02-15 US US10/078,232 patent/US6703876B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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