JP4410873B2 - クロック発生装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック発生装置に関する。
【０００２】
【従来の技術】
ＨＤＴＶ方式のスタジオ規格であるＳＭＰＴＥ２４０ＭやＢＴＡＳ−００１などには、１１２５／５９．９４システムが併記され、ＨＤＴＶの映像処理機器は、６０．００Ｈｚ及び５９．９４Ｈｚの両映像フィールド周波数Ｆｆで動作することが求められている。また、音声処理機能を併せ持つ映像処理機器においては、音声サンプリング周波数ＦｓａのＮ倍の音声処理用クロック周波数（例えばＮＦｓａ＝２５６Ｆｓａ）と、上記映像フィールド周波数Ｆｆとが同期していることがハードの小型化のためには望ましく、特に伝送機器では、複数の基準周波数を伝送する必要がないので有利である。
【０００３】
通常のＨＤＴＶ映像処理機器では、映像サンプリング周波数Ｆｓｖである７４．２５ＭＨｚ（Ｆｆ：６０Ｈｚ用）又は７４．２５／１．００１ＭＨｚ（Ｆｆ：５９．９４Ｈｚ用）を出力する電圧制御発振器を備え、外部から入力されるＨＤＴＶ同期信号に電圧制御発振器を同期させて、その出力を映像処理用クロックとして使用する。映像フレーム周波数は、Ｆｓｖを（２２００×１１２５）分周したもので、映像フィールド周波数Ｆｆはその２倍である。つまり、ＦｓｖとＮＦｓａとを同期させることによって、ＦｆとＦｓａとが同期することになる。
【０００４】
このような同期関係を得るための従来のフェイズロックドループ回路（ＰＬＬ回路）の構成例を図２に示す。ここでは、Ｆｓａ＝４８ＫＨｚ、音声処理用クロック周波数＝１２．２８８ＭＨｚ（２５６Ｆｓａ）としている。
図２において、Ｆｆ＝５９．９４Ｈｚの場合に入力されるＦｓｖ＝７４．２５／１．００１（＝７４．１８）ＭＨｚは、分周回路５２により１／１５４６８７５分周され、音声処理用クロックを発生する電圧制御発振器５５（以下、ＶＣＯ３という）の出力１２．２８８ＭＨｚ（２５６Ｆｓａ）は、分周回路５３により１／２５６２５６分周され、それぞれ比較周波数である４８／１．００１Ｈｚとなり、位相比較器５６に入力される。
【０００５】
位相比較器５６では、二つの比較周波数を１．００１／４８ｓｅｃ周期で位相誤差を検出し、位相誤差信号を周波数制御回路５７に出力する。周波数制御回路５７では、上記位相誤差信号を増幅し、ループフィルタ（ＬＰＦ）で平滑した後、上記ＶＣＯ３に帰還して発振周波数を制御することによりＰＬＬはロックする。
【０００６】
また、上記入力Ｆｓｖを分周回路５１で（２２００×１１２５／２）分周することにより、映像フィールド周波数Ｆｆ＝５９．９４Ｈｚが得られ、ＶＣＯ３出力を分周回路５４で２５６分周することにより、Ｆｓａ＝４８ＫＨｚを得ることができる。ここで、Ｆｓｖと２５６Ｆｓａ（ＶＣＯ３出力）とは、ＰＬＬによって同期しているので、ＦｆとＦｓａとは同期することになる。
【０００７】
【発明が解決しようとする課題】
図２において、Ｆｆ＝６０．００Ｈｚの場合は、入力Ｆｓｖとしての７４．２５ＭＨｚは、位相比較器５６に対してもう少し高い比較周波数を選択可能であるが、ＰＬＬ内の帰還ループ回路を共通化するためには、極端に高い比較周波数を選ぶことはできず、同じ分周比であれば、位相比較器５６への比較周波数は４８．００Ｈｚとなる。
【０００８】
しかしながら、ＰＬＬを安定に動作させるためには、周波数制御回路５７のループフィルタを４８Ｈｚで十分減衰するように設定し、ループ利得を持つ周波数域はさらに低周波域に設定する必要があり、上記の比較周波数では、短時間でＰＬＬが引き込むことを期待することはできない。
【０００９】
本発明は、上記の問題を解決するために成されたもので、ＰＬＬ回路により映像サンプリングクロックと音声処理用クロックとを短時間でロックさせることができるようにすることを目的としている。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明によるクロック発生装置は、６０．００Ｈｚ又は５９．９４Ｈｚのフィールド周波数Ｆｆを有する映像信号を処理するための映像信号サンプリングクロックに位相同期した出力クロックを生成する装置であって、Ｆｆが６０．００Ｈｚの映像信号処理用の７４．２５ＭＨｚの周波数を有する前記映像信号サンプリングクロックと、Ｆｆが５９．９４Ｈｚの映像信号処理用の７４．２５／１．００１ＭＨｚの周波数を有する前記映像信号サンプリングクロックとが選択的に供給される入力端子と、前記入力端子に供給された映像信号サンプリングクロックを所定の分周比で分周する第１の分周器と、前記７４．２５ＭＨｚの映像信号サンプリングクロックを前記第１の分周器で分周した出力の周波数のｎ（ｎは正の整数）倍で且つ前記出力クロックの周波数を１／１０００ｍ（ｍは正の整数）分周した周波数のｐ（ｐは正の整数）倍となり、且つ、前記７４．２５／１．００１ＭＨｚの映像信号サンプリングクロックを前記第１の分周器で分周した出力の出力周波数のｎ倍で且つ前記出力クロックの周波数を１／１００１ｍ分周した周波数のｐ倍となる周波数の信号を出力する第１の電圧制御発振器と、前記第１の電圧制御発振器の出力信号の周波数を１／ｎ分周する第２の分周器と、前記第１の分周器の出力信号の位相と前記第２の分周器の出力信号の位相を比較して第１の誤差信号を出力する第１の位相比較器と、前記第１の誤差信号を平滑し、その平滑出力により前記第１の電圧制御発振器の発振周波数を制御する第１の平滑手段と、前記第１の電圧制御発振器の出力信号を１／ｐ分周する第３の分周器と、音声処理用クロックの周波数を中心周波数として発振する第２の電圧制御発振器と、前記第２の電圧制御発振器の出力信号を分周する分周器であって、前記７４．２５ＭＨｚの映像信号サンプリングクロックが供給された場合に１／１０００ｍ分周し、前記７４．２５／１．００１ＭＨｚの映像信号サンプリングクロックが供給された場合に１／１００１ｍ分周する第４の分周器と、前記第３の分周器の出力信号の位相と前記第４の分周器の出力信号の位相とを比較して第２の誤差信号を出力する第２の位相比較器と、前記第２の誤差信号を平滑し、その平滑出力を用いて前記第２の電圧制御発振器の発振周波数を制御する第２の平滑手段と、前記第２の電圧制御発振器の出力信号を所定の分周比で分周して前記出力クロックを生成する第５の分周器とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面と共に説明する。
図１は、本発明の実施の形態による映像サンプリングクロックＦｓｖと音声処理用クロック（ＮＦｓａ）とを同期させると共に、フィールド周波数Ｆｆと音声サンプリング周波数Ｆｓａとを同期させるクロック同期装置を示すブロック図である。
図１において、１１は第１の分周回路で、Ｆｆ＝６０．００Ｈｚ又は５９．９４Ｈｚの場合に入力されるＦｓｖ＝７４．２５ＭＨｚ又は７４．２５／１．００１（＝７４．１８）ＭＨｚを分周して、適当な基準比較周波数Ｆｒｖ５９又はＦｒｖ６０を得る。ここでは分周比を、通常の映像処理に用いられる水平同期信号を得るために必要な１／２２００とする。
【００１５】
また、音声サンプリング周波数Ｆｓａを４８ＫＨｚとすると、比較的よく使用される音声処理用クロック周波数としてＮＦｓａ＝２５６Ｆｓａを使用する場合を例にとり、１２．２８８ＭＨｚを電圧制御発振器２０（以下、ＶＣＯ２という）の中心発振周波数とする。
【００１６】
ここで、電圧制御発振器１０（以下、ＶＣＯ１という）は、上記の周波数条件において、
（１）Ｆｆ＝６０．００Ｈｚの場合、Ｆｒｖ６０のｎ倍で、音声処理用クロック周波数２５６Ｆｓａを１０００ｍ分周した周波数のｐ倍
（２）Ｆｆ＝５９．９４Ｈｚの場合、Ｆｒｖ５９のｎ倍で、音声処理用クロック周波数２５６Ｆｓａを１００１ｍ分周した周波数のｐ倍
（ｎ，ｍ，ｐは正の整数）
の両方を満たす場合のなかで、ｎ＝２５６、ｍ＝８、ｐ＝５６２５を選択した場合について説明する。
【００１７】
映像処理用発振器から入力されたＦｓｖ＝７４．２５ＭＨｚ又は７４．２５／１．００１ＭＨｚのクロックは、第１の分周回路１１において１／２２００分周され、第１のＰＬＬ回路（ＰＬＬ１）の基準比較周波数Ｆｒｖ５９又はＦｒｖ６０となって第１の位相比較器１２に入力される。
【００１８】
このときＶＣＯ１は、上記第１のＰＬＬ回路の基準比較周波数の２５６（＝ｎ）倍の周波数である８．６４ＭＨｚ又は８．６４／１．００１ＭＨｚを出力し、この出力は第２の分周回路１３で１／２５６分周された後、第１の位相比較器１２に入力される。
【００１９】
第１の位相比較器１２は、二つの入力の位相誤差を検出し、この誤差信号は第１の周波数制御回路１４において増幅され、ループフィルタ（ＬＰＦ）を通過して平滑された後、ＶＣＯ１に帰還されて発振周波数を制御する。
【００２０】
ここで第１のＰＬＬ回路の比較周波数は、３３．７５ＫＨｚ又は３３．７５／１．００１ＫＨｚとなり、ループフィルタにより決められる利得周波数帯域限を高くすることができるので、第１のＰＬＬ回路は高速にロックし、ＶＣＯ１の出力周波数は安定する。
【００２１】
また、ＶＣＯ１の出力は、第３の分周回路２１で１／５６２５分周され、第２の位相比較器２２に入力される。ＶＣＯ２の出力は、第４の分周回路２３により、Ｆｆが６０．００Ｈｚの場合は８０００（ｍ＝８）分周され、５９．９４Ｈｚの場合は８００８分周されて、第２の位相比較器２２に入力される。
【００２２】
第２の位相比較器２２は、二つの入力の位相誤差を検出し、この誤差信号は第２の周波数制御回路２４において増幅され、ループフィルタを通過して平滑された後、ＶＣＯ２に帰還されて発振周波数を制御する。
【００２３】
ここで、第２のＰＬＬ回路（ＰＬＬ２）の比較周波数は、１．５３６ＫＨｚ又は１．５３６／１．００１ＫＨｚとなる。この比較周波数は、従来例における４８Ｈｚに比較して３２倍であり、ループフィルタを最適に設計したとすると、ＶＣＯ２の出力周波数、つまり音声処理用クロックの周波数が安定するまでの時間は、大幅に短縮されることになる。
【００２４】
従って、Ｆｓｖを第５の分周器１５により分周して得られるＦｆと、ＶＣＯ２を第６の分周器２５により分周して得ることができるＦｓａとを、高速に安定して同期させることができる。
【００２５】
本実施の形態によれば、二重ＰＬＬ構成をとることにより、映像フィールド周波数が５９．９４Ｈｚであるか６０．００Ｈｚであるかにかかわらず、ＶＣＯ１の発振周波数が前記条件内であれば、各位相比較器への比較周波数を高く設定することができるので、各ＰＬＬ回路の引き込みが速くなり、映像サンプリングクロックと音声処理用クロックとを高速に同期させることができる。
【００２６】
尚、本実施の形態では、Ｆｓａ＝４８ＫＨｚ、ＶＣＯ２の中心発振周波数＝１２．２８８ＭＨｚ（２５６Ｆｓａ）として説明したが、Ｆｓａが異なる場合、例えば３２ＫＨｚであれば、音声処理クロック（ＶＣＯ２）は、２５６Ｆｓａとして８．１９２ＭＨｚとなり、上述したＶＣＯ１の条件からｎ＝５１２、ｍ＝８、ｐ＝１６８７５と設定することができる。
【００２７】
このときの第２のＰＬＬ回路の比較周波数は１．０２４ＫＨｚ又は１．０２４／１．００１ＫＨｚとなる。この比較周波数でも、通常使用には問題ないロック時間の短縮が実現可能である。
【００２８】
また、さらなるロック時間の短縮を実現するためには、ｍが１となるようなｎとｐの値を選択すればよい。
このように本発明においては、先に示した条件を満たし、上記実施の形態が持つ機能が達成できれば、ＶＣＯ１、２の周波数、分周比を限定するものではないことは言うまでもない。
【００２９】
次に、本発明による記憶媒体について説明する。
上記図１に示す実施の形態は、ハードウェアで構成することもできるが、ＣＰＵとメモリを有するコンピュータシステムで構成することもできる。コンピュータシステムで構成する場合、上記メモリは本発明による記憶媒体を構成する。この記憶媒体媒体には、上記各実施の形態で説明した動作を実行するためのプログラムが記憶される。
【００３０】
また、この記憶媒体としては、ＲＯＭ、ＲＡＭ等の半導体メモリ、光ディスク、光磁気ディスク、磁気記憶媒体等を用いてよく、これらをＣＤ−ＲＯＭ、ＦＤ、磁気カード、磁気テープ、不揮発性メモリカード等に構成して用いてよい。
【００３１】
従って、この記憶媒体を上記図１によるシステム以外の他のシステムあるいは装置で用い、そのシステムあるいはコンピュータがこの記憶媒体に格納されたプログラムコードを読み出し、実行することによっても、上記実施の形態と同等の機能を実現できると共に、同等の効果を得ることができ、本発明の目的を達成することができる。
【００３２】
また、コンピュータ上で稼働しているＯＳ等が処理の一部又は全部を行う場合、あるいは記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された拡張機能ボードやコンピュータに接続された拡張機能ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づいて、上記拡張機能ボードや拡張機能ユニットに備わるＣＰＵ等が処理の一部又は全部を行う場合にも、上記実施の形態と同等の機能を実現できると共に、同等の効果を得ることができ、本発明の目的を達成することができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、フィールド周波数が５９．９４Ｈｚであるか６０．００Ｈｚであるかにかかわらず、比較的高い比較周波数を設定して映像サンプリングクロックと音声処理用クロックとを高速にロックすることができるＶＣＯを有する二重ＰＬＬ構成をとることによって、映像フィールド周波数と音声サンプリング周波数とを短時間で同期させることができる。
【００３４】
従って、本発明は、ＨＤＴＶ映像音声処理装置に適用した場合、システム立ち上げ時やフィールド周波数が切り替えられた場合に、ストレスを感じない程度の短い待ち時間で音声処理動作が可能な状態にすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるクロック同期装置を示すブロック図である。
【図２】従来のクロック同期装置を示すブロック図である。
【符号の説明】
１０ 電圧制御発振器（ＶＣＯ１）
１１ 第１の分周器
１２ 第１の位相比較器
１３ 第２の分周器
１４ 第１の周波数制御回路
１５ 第５の分周器
２０ 電圧制御発振器（ＶＣＯ２）
２１ 第３の分周器
２２ 第２の位相比較器
２３ 第４の分周器
２４ 第２の周波数制御回路
２５ 第６の分周器
【発明の属する技術分野】
本発明は、クロック発生装置に関する。
【０００２】
【従来の技術】
ＨＤＴＶ方式のスタジオ規格であるＳＭＰＴＥ２４０ＭやＢＴＡＳ−００１などには、１１２５／５９．９４システムが併記され、ＨＤＴＶの映像処理機器は、６０．００Ｈｚ及び５９．９４Ｈｚの両映像フィールド周波数Ｆｆで動作することが求められている。また、音声処理機能を併せ持つ映像処理機器においては、音声サンプリング周波数ＦｓａのＮ倍の音声処理用クロック周波数（例えばＮＦｓａ＝２５６Ｆｓａ）と、上記映像フィールド周波数Ｆｆとが同期していることがハードの小型化のためには望ましく、特に伝送機器では、複数の基準周波数を伝送する必要がないので有利である。
【０００３】
通常のＨＤＴＶ映像処理機器では、映像サンプリング周波数Ｆｓｖである７４．２５ＭＨｚ（Ｆｆ：６０Ｈｚ用）又は７４．２５／１．００１ＭＨｚ（Ｆｆ：５９．９４Ｈｚ用）を出力する電圧制御発振器を備え、外部から入力されるＨＤＴＶ同期信号に電圧制御発振器を同期させて、その出力を映像処理用クロックとして使用する。映像フレーム周波数は、Ｆｓｖを（２２００×１１２５）分周したもので、映像フィールド周波数Ｆｆはその２倍である。つまり、ＦｓｖとＮＦｓａとを同期させることによって、ＦｆとＦｓａとが同期することになる。
【０００４】
このような同期関係を得るための従来のフェイズロックドループ回路（ＰＬＬ回路）の構成例を図２に示す。ここでは、Ｆｓａ＝４８ＫＨｚ、音声処理用クロック周波数＝１２．２８８ＭＨｚ（２５６Ｆｓａ）としている。
図２において、Ｆｆ＝５９．９４Ｈｚの場合に入力されるＦｓｖ＝７４．２５／１．００１（＝７４．１８）ＭＨｚは、分周回路５２により１／１５４６８７５分周され、音声処理用クロックを発生する電圧制御発振器５５（以下、ＶＣＯ３という）の出力１２．２８８ＭＨｚ（２５６Ｆｓａ）は、分周回路５３により１／２５６２５６分周され、それぞれ比較周波数である４８／１．００１Ｈｚとなり、位相比較器５６に入力される。
【０００５】
位相比較器５６では、二つの比較周波数を１．００１／４８ｓｅｃ周期で位相誤差を検出し、位相誤差信号を周波数制御回路５７に出力する。周波数制御回路５７では、上記位相誤差信号を増幅し、ループフィルタ（ＬＰＦ）で平滑した後、上記ＶＣＯ３に帰還して発振周波数を制御することによりＰＬＬはロックする。
【０００６】
また、上記入力Ｆｓｖを分周回路５１で（２２００×１１２５／２）分周することにより、映像フィールド周波数Ｆｆ＝５９．９４Ｈｚが得られ、ＶＣＯ３出力を分周回路５４で２５６分周することにより、Ｆｓａ＝４８ＫＨｚを得ることができる。ここで、Ｆｓｖと２５６Ｆｓａ（ＶＣＯ３出力）とは、ＰＬＬによって同期しているので、ＦｆとＦｓａとは同期することになる。
【０００７】
【発明が解決しようとする課題】
図２において、Ｆｆ＝６０．００Ｈｚの場合は、入力Ｆｓｖとしての７４．２５ＭＨｚは、位相比較器５６に対してもう少し高い比較周波数を選択可能であるが、ＰＬＬ内の帰還ループ回路を共通化するためには、極端に高い比較周波数を選ぶことはできず、同じ分周比であれば、位相比較器５６への比較周波数は４８．００Ｈｚとなる。
【０００８】
しかしながら、ＰＬＬを安定に動作させるためには、周波数制御回路５７のループフィルタを４８Ｈｚで十分減衰するように設定し、ループ利得を持つ周波数域はさらに低周波域に設定する必要があり、上記の比較周波数では、短時間でＰＬＬが引き込むことを期待することはできない。
【０００９】
本発明は、上記の問題を解決するために成されたもので、ＰＬＬ回路により映像サンプリングクロックと音声処理用クロックとを短時間でロックさせることができるようにすることを目的としている。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明によるクロック発生装置は、６０．００Ｈｚ又は５９．９４Ｈｚのフィールド周波数Ｆｆを有する映像信号を処理するための映像信号サンプリングクロックに位相同期した出力クロックを生成する装置であって、Ｆｆが６０．００Ｈｚの映像信号処理用の７４．２５ＭＨｚの周波数を有する前記映像信号サンプリングクロックと、Ｆｆが５９．９４Ｈｚの映像信号処理用の７４．２５／１．００１ＭＨｚの周波数を有する前記映像信号サンプリングクロックとが選択的に供給される入力端子と、前記入力端子に供給された映像信号サンプリングクロックを所定の分周比で分周する第１の分周器と、前記７４．２５ＭＨｚの映像信号サンプリングクロックを前記第１の分周器で分周した出力の周波数のｎ（ｎは正の整数）倍で且つ前記出力クロックの周波数を１／１０００ｍ（ｍは正の整数）分周した周波数のｐ（ｐは正の整数）倍となり、且つ、前記７４．２５／１．００１ＭＨｚの映像信号サンプリングクロックを前記第１の分周器で分周した出力の出力周波数のｎ倍で且つ前記出力クロックの周波数を１／１００１ｍ分周した周波数のｐ倍となる周波数の信号を出力する第１の電圧制御発振器と、前記第１の電圧制御発振器の出力信号の周波数を１／ｎ分周する第２の分周器と、前記第１の分周器の出力信号の位相と前記第２の分周器の出力信号の位相を比較して第１の誤差信号を出力する第１の位相比較器と、前記第１の誤差信号を平滑し、その平滑出力により前記第１の電圧制御発振器の発振周波数を制御する第１の平滑手段と、前記第１の電圧制御発振器の出力信号を１／ｐ分周する第３の分周器と、音声処理用クロックの周波数を中心周波数として発振する第２の電圧制御発振器と、前記第２の電圧制御発振器の出力信号を分周する分周器であって、前記７４．２５ＭＨｚの映像信号サンプリングクロックが供給された場合に１／１０００ｍ分周し、前記７４．２５／１．００１ＭＨｚの映像信号サンプリングクロックが供給された場合に１／１００１ｍ分周する第４の分周器と、前記第３の分周器の出力信号の位相と前記第４の分周器の出力信号の位相とを比較して第２の誤差信号を出力する第２の位相比較器と、前記第２の誤差信号を平滑し、その平滑出力を用いて前記第２の電圧制御発振器の発振周波数を制御する第２の平滑手段と、前記第２の電圧制御発振器の出力信号を所定の分周比で分周して前記出力クロックを生成する第５の分周器とを備えることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面と共に説明する。
図１は、本発明の実施の形態による映像サンプリングクロックＦｓｖと音声処理用クロック（ＮＦｓａ）とを同期させると共に、フィールド周波数Ｆｆと音声サンプリング周波数Ｆｓａとを同期させるクロック同期装置を示すブロック図である。
図１において、１１は第１の分周回路で、Ｆｆ＝６０．００Ｈｚ又は５９．９４Ｈｚの場合に入力されるＦｓｖ＝７４．２５ＭＨｚ又は７４．２５／１．００１（＝７４．１８）ＭＨｚを分周して、適当な基準比較周波数Ｆｒｖ５９又はＦｒｖ６０を得る。ここでは分周比を、通常の映像処理に用いられる水平同期信号を得るために必要な１／２２００とする。
【００１５】
また、音声サンプリング周波数Ｆｓａを４８ＫＨｚとすると、比較的よく使用される音声処理用クロック周波数としてＮＦｓａ＝２５６Ｆｓａを使用する場合を例にとり、１２．２８８ＭＨｚを電圧制御発振器２０（以下、ＶＣＯ２という）の中心発振周波数とする。
【００１６】
ここで、電圧制御発振器１０（以下、ＶＣＯ１という）は、上記の周波数条件において、
（１）Ｆｆ＝６０．００Ｈｚの場合、Ｆｒｖ６０のｎ倍で、音声処理用クロック周波数２５６Ｆｓａを１０００ｍ分周した周波数のｐ倍
（２）Ｆｆ＝５９．９４Ｈｚの場合、Ｆｒｖ５９のｎ倍で、音声処理用クロック周波数２５６Ｆｓａを１００１ｍ分周した周波数のｐ倍
（ｎ，ｍ，ｐは正の整数）
の両方を満たす場合のなかで、ｎ＝２５６、ｍ＝８、ｐ＝５６２５を選択した場合について説明する。
【００１７】
映像処理用発振器から入力されたＦｓｖ＝７４．２５ＭＨｚ又は７４．２５／１．００１ＭＨｚのクロックは、第１の分周回路１１において１／２２００分周され、第１のＰＬＬ回路（ＰＬＬ１）の基準比較周波数Ｆｒｖ５９又はＦｒｖ６０となって第１の位相比較器１２に入力される。
【００１８】
このときＶＣＯ１は、上記第１のＰＬＬ回路の基準比較周波数の２５６（＝ｎ）倍の周波数である８．６４ＭＨｚ又は８．６４／１．００１ＭＨｚを出力し、この出力は第２の分周回路１３で１／２５６分周された後、第１の位相比較器１２に入力される。
【００１９】
第１の位相比較器１２は、二つの入力の位相誤差を検出し、この誤差信号は第１の周波数制御回路１４において増幅され、ループフィルタ（ＬＰＦ）を通過して平滑された後、ＶＣＯ１に帰還されて発振周波数を制御する。
【００２０】
ここで第１のＰＬＬ回路の比較周波数は、３３．７５ＫＨｚ又は３３．７５／１．００１ＫＨｚとなり、ループフィルタにより決められる利得周波数帯域限を高くすることができるので、第１のＰＬＬ回路は高速にロックし、ＶＣＯ１の出力周波数は安定する。
【００２１】
また、ＶＣＯ１の出力は、第３の分周回路２１で１／５６２５分周され、第２の位相比較器２２に入力される。ＶＣＯ２の出力は、第４の分周回路２３により、Ｆｆが６０．００Ｈｚの場合は８０００（ｍ＝８）分周され、５９．９４Ｈｚの場合は８００８分周されて、第２の位相比較器２２に入力される。
【００２２】
第２の位相比較器２２は、二つの入力の位相誤差を検出し、この誤差信号は第２の周波数制御回路２４において増幅され、ループフィルタを通過して平滑された後、ＶＣＯ２に帰還されて発振周波数を制御する。
【００２３】
ここで、第２のＰＬＬ回路（ＰＬＬ２）の比較周波数は、１．５３６ＫＨｚ又は１．５３６／１．００１ＫＨｚとなる。この比較周波数は、従来例における４８Ｈｚに比較して３２倍であり、ループフィルタを最適に設計したとすると、ＶＣＯ２の出力周波数、つまり音声処理用クロックの周波数が安定するまでの時間は、大幅に短縮されることになる。
【００２４】
従って、Ｆｓｖを第５の分周器１５により分周して得られるＦｆと、ＶＣＯ２を第６の分周器２５により分周して得ることができるＦｓａとを、高速に安定して同期させることができる。
【００２５】
本実施の形態によれば、二重ＰＬＬ構成をとることにより、映像フィールド周波数が５９．９４Ｈｚであるか６０．００Ｈｚであるかにかかわらず、ＶＣＯ１の発振周波数が前記条件内であれば、各位相比較器への比較周波数を高く設定することができるので、各ＰＬＬ回路の引き込みが速くなり、映像サンプリングクロックと音声処理用クロックとを高速に同期させることができる。
【００２６】
尚、本実施の形態では、Ｆｓａ＝４８ＫＨｚ、ＶＣＯ２の中心発振周波数＝１２．２８８ＭＨｚ（２５６Ｆｓａ）として説明したが、Ｆｓａが異なる場合、例えば３２ＫＨｚであれば、音声処理クロック（ＶＣＯ２）は、２５６Ｆｓａとして８．１９２ＭＨｚとなり、上述したＶＣＯ１の条件からｎ＝５１２、ｍ＝８、ｐ＝１６８７５と設定することができる。
【００２７】
このときの第２のＰＬＬ回路の比較周波数は１．０２４ＫＨｚ又は１．０２４／１．００１ＫＨｚとなる。この比較周波数でも、通常使用には問題ないロック時間の短縮が実現可能である。
【００２８】
また、さらなるロック時間の短縮を実現するためには、ｍが１となるようなｎとｐの値を選択すればよい。
このように本発明においては、先に示した条件を満たし、上記実施の形態が持つ機能が達成できれば、ＶＣＯ１、２の周波数、分周比を限定するものではないことは言うまでもない。
【００２９】
次に、本発明による記憶媒体について説明する。
上記図１に示す実施の形態は、ハードウェアで構成することもできるが、ＣＰＵとメモリを有するコンピュータシステムで構成することもできる。コンピュータシステムで構成する場合、上記メモリは本発明による記憶媒体を構成する。この記憶媒体媒体には、上記各実施の形態で説明した動作を実行するためのプログラムが記憶される。
【００３０】
また、この記憶媒体としては、ＲＯＭ、ＲＡＭ等の半導体メモリ、光ディスク、光磁気ディスク、磁気記憶媒体等を用いてよく、これらをＣＤ−ＲＯＭ、ＦＤ、磁気カード、磁気テープ、不揮発性メモリカード等に構成して用いてよい。
【００３１】
従って、この記憶媒体を上記図１によるシステム以外の他のシステムあるいは装置で用い、そのシステムあるいはコンピュータがこの記憶媒体に格納されたプログラムコードを読み出し、実行することによっても、上記実施の形態と同等の機能を実現できると共に、同等の効果を得ることができ、本発明の目的を達成することができる。
【００３２】
また、コンピュータ上で稼働しているＯＳ等が処理の一部又は全部を行う場合、あるいは記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された拡張機能ボードやコンピュータに接続された拡張機能ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づいて、上記拡張機能ボードや拡張機能ユニットに備わるＣＰＵ等が処理の一部又は全部を行う場合にも、上記実施の形態と同等の機能を実現できると共に、同等の効果を得ることができ、本発明の目的を達成することができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、フィールド周波数が５９．９４Ｈｚであるか６０．００Ｈｚであるかにかかわらず、比較的高い比較周波数を設定して映像サンプリングクロックと音声処理用クロックとを高速にロックすることができるＶＣＯを有する二重ＰＬＬ構成をとることによって、映像フィールド周波数と音声サンプリング周波数とを短時間で同期させることができる。
【００３４】
従って、本発明は、ＨＤＴＶ映像音声処理装置に適用した場合、システム立ち上げ時やフィールド周波数が切り替えられた場合に、ストレスを感じない程度の短い待ち時間で音声処理動作が可能な状態にすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるクロック同期装置を示すブロック図である。
【図２】従来のクロック同期装置を示すブロック図である。
【符号の説明】
１０ 電圧制御発振器（ＶＣＯ１）
１１ 第１の分周器
１２ 第１の位相比較器
１３ 第２の分周器
１４ 第１の周波数制御回路
１５ 第５の分周器
２０ 電圧制御発振器（ＶＣＯ２）
２１ 第３の分周器
２２ 第２の位相比較器
２３ 第４の分周器
２４ 第２の周波数制御回路
２５ 第６の分周器
Claims (2)
- ６０．００Ｈｚ又は５９．９４Ｈｚのフィールド周波数Ｆｆを有する映像信号を処理するための映像信号サンプリングクロックに位相同期した出力クロックを生成する装置であって、
Ｆｆが６０．００Ｈｚの映像信号処理用の７４．２５ＭＨｚの周波数を有する前記映像信号サンプリングクロックと、Ｆｆが５９．９４Ｈｚの映像信号処理用の７４．２５／１．００１ＭＨｚの周波数を有する前記映像信号サンプリングクロックとが選択的に供給される入力端子と、
前記入力端子に供給された映像信号サンプリングクロックを所定の分周比で分周する第１の分周器と、
前記７４．２５ＭＨｚの映像信号サンプリングクロックを前記第１の分周器で分周した出力の周波数のｎ（ｎは正の整数）倍で且つ前記出力クロックの周波数を１／１０００ｍ（ｍは正の整数）分周した周波数のｐ（ｐは正の整数）倍となり、且つ、前記７４．２５／１．００１ＭＨｚの映像信号サンプリングクロックを前記第１の分周器で分周した出力の出力周波数のｎ倍で且つ前記出力クロックの周波数を１／１００１ｍ分周した周波数のｐ倍となる周波数の信号を出力する第１の電圧制御発振器と、
前記第１の電圧制御発振器の出力信号の周波数を１／ｎ分周する第２の分周器と、
前記第１の分周器の出力信号の位相と前記第２の分周器の出力信号の位相を比較して第１の誤差信号を出力する第１の位相比較器と、
前記第１の誤差信号を平滑し、その平滑出力により前記第１の電圧制御発振器の発振周波数を制御する第１の平滑手段と、
前記第１の電圧制御発振器の出力信号を１／ｐ分周する第３の分周器と、
音声処理用クロックの周波数を中心周波数として発振する第２の電圧制御発振器と、
前記第２の電圧制御発振器の出力信号を分周する分周器であって、前記７４．２５ＭＨｚの映像信号サンプリングクロックが供給された場合に１／１０００ｍ分周し、前記７４．２５／１．００１ＭＨｚの映像信号サンプリングクロックが供給された場合に１／１００１ｍ分周する第４の分周器と、
前記第３の分周器の出力信号の位相と前記第４の分周器の出力信号の位相とを比較して第２の誤差信号を出力する第２の位相比較器と、
前記第２の誤差信号を平滑し、その平滑出力を用いて前記第２の電圧制御発振器の発振周波数を制御する第２の平滑手段と、
前記第２の電圧制御発振器の出力信号を所定の分周比で分周して前記出力クロックを生成する第５の分周器とを備えるクロック発生装置。 - 前記入力端子に供給された映像信号サンプリングクロックを所定の分周比で分周して前記６０．００Ｈｚ又は５９．９４Ｈｚのフィールド周波数を有するフィールドクロックを出力する第６の分周器とを備えたことを特徴とする請求項１記載のクロック発生装置。
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