JP2011172071A

JP2011172071A - Ｐｌｌ回路

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Publication number: JP2011172071A
Application number: JP2010034758A
Authority: JP
Inventors: Hiroki Kimura; 弘樹木村; Naoki Onishi; 直樹大西; Shoichi Tsuchiya; 昇一土屋
Original assignee: Nihon Dempa Kogyo Co Ltd
Current assignee: Nihon Dempa Kogyo Co Ltd
Priority date: 2010-02-19
Filing date: 2010-02-19
Publication date: 2011-09-01
Anticipated expiration: 2030-02-19
Also published as: US8125255B2; CN102163971A; US20110204935A1; TW201220700A; CN102163971B; JP4933635B2; TWI455486B

Abstract

【課題】ノイズ特性を劣化させることなく、消費電力を抑えて信頼性を向上できるＰＬＬ回路を提供する。
【解決手段】ＶＣＯ１からの出力周波数Ｆｏｕｔを分周して基準信号との位相を比較して位相差を制御電圧としてＶＣＯ１に帰還させるＰＬＬＩＣ２を備え、制御回路６が、基準周波数ＦｒｅｆとＤＤＳ回路５における出力周波数Ｆｄｄｓの双方の周波数を細かく設定可能とし、両者の組み合わせによって、Ｆｒｅｆ及びその逓倍周波数に対するＦｄｄｓの折り返し信号をＤＤＳ回路５で生成し、第１のＡＭＰ７で増幅し、可変フィルタ８によって所望のＦｄｄｓ（desired）を選択し、第２のＡＭＰ９で増幅して基準信号としてＰＬＬＩＣ２に供給し、制御回路６が、分周比ＮもＰＬＬＩＣ２に供給するＰＬＬ回路である。
【選択図】図１

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路に係り、特に、ノイズ特性を劣化させることなく、消費電力を抑えて信頼性を向上できるＰＬＬ回路に関する。

［従来のＰＬＬ回路：図９］
従来のＰＬＬ回路について図９を参照しながら説明する。図９は、従来のＰＬＬ回路の構成図である。
従来のＰＬＬ回路は、図９に示すように、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）１と、ＰＬＬＩＣ（PLL Integrated Circuit：位相比較手段）２と、アナログフィルタ３と、基準発振器４と、ＤＤＳ（Direct Digital Synthesizer）回路５と、制御回路６とから構成されている。

ＶＣＯ１は、アナログフィルタ３から出力される制御電圧によって所望の発振周波数Ｆｏｕｔを出力する。
ＰＬＬＩＣ２は、発振周波数Ｆｏｕｔを入力し、制御回路６から供給される分周比の設定値で、ＤＤＳ回路５からの出力周波数Ｆｄｄｓを基準信号（クロック）として分周を行い、分周周波数をアナログフィルタ３に出力する。

アナログフィルタ３は、ＰＬＬＩＣ２からの分周周波数を平滑化してＶＣＯ１の制御電圧として出力する。
基準発振器４は、ＶＣＸＯ（Voltage Controlled Crystal Oscillator）、ＴＣＸＯ（Temperature Compensated Crystal Oscillator）、ＯＣＸＯ（Oven Controlled Crystal Oscillator）等で構成され、制御回路６からの基準周波数選択信号に従って基準周波数ＦｒｅｆをＤＤＳ回路５に出力する。

ＤＤＳ回路５は、制御回路６からのＦｄｄｓ選択信号に従い、基準発振器４からの基準周波数Ｆｒｅｆを基に生成された出力周波数ＦｄｄｓをＰＬＬＩＣ２に出力する。
制御回路６は、基準発振器４に基準周波数選択信号を出力し、ＤＤＳ回路５にＦｄｄｓ選択信号を出力し、ＰＬＬＩＣ２に分周比の設定データを出力する。

［従来のＰＬＬ回路の動作］
従来のＰＬＬ回路において、制御回路６は、ＰＬＬＩＣ２とＤＤＳ回路５に対して、ＰＬＬ回路が発振器として使用されるシステムにおける規定のチャンネル（周波数）となるようなデータ（分周比の設定データ、Ｆｄｄｓ選択信号）を出力し、設定を行う。
ＰＬＬＩＣ２は、設定データに基づいて分周比、カウンタ値を決定し、ＤＤＳ回路５は、ＰＬＬＩＣ２の基準信号として使用される任意の出力周波数Ｆｄｄｓを決定する。これにより、ＶＣＯ出力は規定周波数Ｆｏｕｔとなるものである。

［関連技術］
尚、関連する先行技術として、特開平０７−１３１３４３号公報「周波数シンセサイザ」（出願人：アイコム株式会社）［特許文献１］、特開２００７−２０８３６７号公報「同期信号生成装置、送信機及び制御方法」（出願人：株式会社ケンウッド）［特許文献２］、特開２００２−１４１７９７号公報「周波数シンセサイザ」（出願人：三菱電機株式会社）［特許文献３］がある。

特許文献１には、周波数シンセサイザにおいて、メモリに出力周波数毎に基準周波数切換信号とＤＤＳ出力周波数切換信号との組が記憶され、ＰＬＬ回路がロックした時に不要波成分が通過帯域外に追いやられることが示されている。

特許文献２には、同期信号生成装置において、送信波が指示周波数となり、ＤＤＳにおける入力周波数と出力周波数との組み合わせがＤＤＳの出力におけるスプリアスを所定レベル以下にするよう、分周器（１／Ｎ）の分周比Ｎ、ＤＤＳの出力周波数／入力周波数、分周器（１／Ｍａ）の分周比Ｍａ、逓倍器（×Ｍｂ）の逓倍数Ｍｂを調整することが示されている。

特許文献３には、周波数シンセサイザにおいて、ＤＤＳの出力を位相同期ループに入力する前に、狭帯域の周波数可変型フィルタを通過させるようにし、当該フィルタにおける中心周波数を変化させてスプリアスを除去することが示されている。

特開平０７−１３１３４３号公報特開２００７−２０８３６７号公報特開２００２−１４１７９７号公報

従来のＰＬＬ回路では、シンセサイザとして使用される場合、ＤＤＳ回路出力周波数Ｆｄｄｓ、ＰＬＬＩＣの設定を変えることで、複数のチャンネル出力が可能となるが、ＤＤＳとして出力可能な周波数Ｆｄｄｓには上限があり、発振周波数Ｆｏｕｔを上げるためには、ＰＬＬＩＣ内での分周比を上げる必要がある。

しかしながら、ＰＬＬＩＣ内での分周比を上げることで、Ｆｄｄｓで得られたノイズ特性を劣化させてしまうという問題点があった。
例えば、分周比を１００とした場合、２０ｌｏｇ１００＝４０ｄＢの劣化を伴うことになる。

また、ｄｄｓ回路出力周波数自体を上げることは、回路としての消費電力を増大させることにもなり、ＰＬＬ回路の信頼性が低下するという問題点がある。

尚、特許文献１，２，３では、基準周波数とその逓倍周波数に対するＦｄｄｓの折り返し周波数を利用してＦｄｄｓ（desired）を生成して所望の周波数を選択する構成とはなっていない。

本発明は上記実状に鑑みて為されたもので、ノイズ特性を劣化させることなく、消費電力を抑えて信頼性を向上できるＰＬＬ回路を提供することを目的とする。

上記従来例の問題点を解決するための本発明は、電圧制御発振器と、電圧制御発振器の出力を分周して基準信号との位相を比較し、位相差に基づく信号を電圧制御発振器の制御電圧として出力する位相比較手段とを有するＰＬＬ回路であって、基準周波数選択信号によって基準周波数を可変として出力する基準発振器と、入力される基準周波数に基づいて外部からの出力指示信号に応じて出力信号を出力すると共に、基準周波数及び当該周波数の逓倍の周波数に対する出力信号の折り返し信号も出力するＤＤＳ回路と、ＤＤＳ回路からの出力信号を外部から入力される第１の増幅設定値で増幅する第１の増幅器と、第１の増幅器からの出力信号を外部から入力される可変周波数設定値に応じて周波数通過帯域を可変にして通過させる可変フィルタと、可変フィルタからの出力信号を外部から入力される第２の増幅設定値で増幅し、位相比較手段に基準信号として出力する第２の増幅器と、基準信号を希望する周波数にする指示信号が入力されると、基準発振器に当該指示信号に対応した基準周波数選択信号を出力し、ＤＤＳ回路に当該指示信号に対応した出力指示信号を出力し、第１の増幅器に当該指示信号に対応した第１の増幅設定値を出力し、可変フィルタに当該指示信号に対応した可変周波数設定値を出力し、第２の増幅器に当該指示信号に対応した第２の増幅設定値を出力し、位相比較手段に分周比を出力する制御回路とを有することを特徴とする。

本発明は、上記ＰＬＬ回路において、制御回路が、基準信号を希望する周波数にするために、基準発振器における基準周波数とＤＤＳ回路における出力信号の双方を可変とする基準周波数選択信号と出力指示信号を出力することを特徴とする。

本発明は、上記ＰＬＬ回路において、制御回路が、基準信号を希望する周波数にするために、基準周波数及び当該周波数の逓倍の周波数に対して出力信号の折り返しの周波数をＤＤＳ回路で生成させ、可変フィルタで希望する周波数を選択するよう可変周波数設定値を出力することを特徴とする。

本発明は、上記ＰＬＬ回路において、制御回路が、入力される指示信号に対応して基準周波数選択信号と出力指示信号を記憶する周波数テーブルと、指示信号に対応して第１の増幅設定値、第２の増幅設定値、可変周波数設定値、分周比を記憶する設定値対応テーブルと、指示信号の入力に対して周波数テーブルを参照して対応する基準周波数選択信号と出力指示信号を出力し、設定値対応テーブルを参照して対応する第１の増幅設定値、第２の増幅設定値、可変周波数設定値、分周比を出力する制御部とを有することを特徴とする。

本発明は、電圧制御発振器と、電圧制御発振器の出力を分周して基準信号との位相を比較し、位相差に基づく信号を前記電圧制御発振器の制御電圧として出力する位相比較手段とを有するＰＬＬ回路であって、基準周波数選択信号によって基準周波数を可変として出力する基準発振器と、入力される基準周波数に基づいて外部からの出力指示信号に応じて出力信号を出力すると共に、基準周波数及び当該周波数の逓倍の周波数に対する出力信号の折り返し信号も出力するＤＤＳ回路と、ＤＤＳ回路からの出力信号を外部から入力される第１の増幅設定値で増幅する第１の増幅器と、各々異なる周波数通過帯域特性を備える複数のフィルタと、外部から入力される選択信号により複数のフィルタを選択し、第１の増幅器からの出力信号を当該選択したフィルタに出力する第１のスイッチと、外部から入力される選択信号により選択したフィルタを選択し、当該フィルタからの出力信号を出力する第２のスイッチと、第２のスイッチからの出力信号を外部から入力される第２の増幅設定値で増幅し、位相比較手段に基準信号として出力する第２の増幅器と、基準信号を希望する周波数にする指示信号が入力されると、基準発振器に当該指示信号に対応した基準周波数選択信号を出力し、ＤＤＳ回路に当該指示信号に対応した出力指示信号を出力し、第１の増幅器に当該指示信号に対応した第１の増幅設定値を出力し、第２の増幅器に当該指示信号に対応した第２の増幅設定値を出力し、第１のスイッチと第２のスイッチに当該指示信号に対応した選択信号を出力し、位相比較手段に分周比を出力する制御回路とを有することを特徴とする。

本発明は、上記ＰＬＬ回路において、制御回路が、基準信号を希望する周波数にするために、基準周波数及び当該周波数の逓倍の周波数に対して出力信号の折り返しの周波数をＤＤＳ回路で生成させ、第１のスイッチ及び第２のスイッチで希望する周波数を選択するよう選択信号を出力することを特徴とする。

本発明は、上記ＰＬＬ回路において、制御回路が、入力される指示信号に対応して基準周波数選択信号と出力指示信号を記憶する周波数テーブルと、指示信号に対応して第１の増幅設定値、第２の増幅設定値、選択信号、分周比を記憶する設定値対応テーブルと、指示信号の入力に対して周波数テーブルを参照して対応する基準周波数選択信号と出力指示信号を出力し、設定値対応テーブルを参照して対応する第１の増幅設定値、第２の増幅設定値、選択信号、分周比を出力する制御部とを有することを特徴とする。

本発明によれば、基準発振器が、基準周波数選択信号によって基準周波数を可変として出力し、ＤＤＳ回路が、入力される基準周波数に基づいて外部からの出力指示信号に応じて出力信号を出力すると共に、基準周波数及び当該周波数の逓倍の周波数に対する出力信号の折り返し信号も出力し、第１の増幅器が、ＤＤＳ回路からの出力信号を外部から入力される第１の増幅設定値で増幅し、可変フィルタが、第１の増幅器からの出力信号を外部から入力される可変周波数設定値に応じて周波数通過帯域を可変にして通過させ、第２の増幅器が、可変フィルタからの出力信号を外部から入力される第２の増幅設定値で増幅し、位相比較手段に基準信号として出力し、制御回路が、基準信号を希望する周波数にする指示信号が入力されると、基準発振器に当該指示信号に対応した基準周波数選択信号を出力し、ＤＤＳ回路に当該指示信号に対応した出力指示信号を出力し、第１の増幅器に当該指示信号に対応した第１の増幅設定値を出力し、可変フィルタに当該指示信号に対応した可変周波数設定値を出力し、第２の増幅器に当該指示信号に対応した第２の増幅設定値を出力し、位相比較手段に分周比を出力するＰＬＬ回路としているので、希望する基準信号を微細かつ広範囲に渡って生成して選択でき、ノイズ特性を劣化させることなく、消費電力を抑えて回路の信頼性を向上させることができる効果がある。

本発明によれば、基準発振器が、基準周波数選択信号によって基準周波数を可変として出力し、ＤＤＳ回路が、入力される基準周波数に基づいて外部からの出力指示信号に応じて出力信号を出力すると共に、基準周波数及び当該周波数の逓倍の周波数に対する出力信号の折り返し信号も出力し、第１の増幅器が、ＤＤＳ回路からの出力信号を外部から入力される第１の増幅設定値で増幅し、複数のフィルタが、各々異なる周波数通過帯域特性を備え、第１のスイッチが、外部から入力される選択信号により複数のフィルタを選択し、第１の増幅器からの出力信号を当該選択したフィルタに出力し、第２のスイッチが、外部から入力される選択信号により選択したフィルタを選択し、当該フィルタからの出力信号を出力し、第２の増幅器が、第２のスイッチからの出力信号を外部から入力される第２の増幅設定値で増幅し、位相比較手段に基準信号として出力し、制御回路が、基準信号を希望する周波数にする指示信号が入力されると、基準発振器に当該指示信号に対応した基準周波数選択信号を出力し、ＤＤＳ回路に当該指示信号に対応した出力指示信号を出力し、第１の増幅器に当該指示信号に対応した第１の増幅設定値を出力し、第２の増幅器に当該指示信号に対応した第２の増幅設定値を出力し、第１のスイッチと第２のスイッチに当該指示信号に対応した選択信号を出力し、位相比較手段に分周比を出力するＰＬＬ回路としているので、希望する基準信号を微細かつ広範囲に渡って生成して選択でき、ノイズ特性を劣化させることなく、消費電力を抑えて回路の信頼性を向上させることができる効果がある。

第１のＰＬＬ回路の構成図である。ＤＤＳ回路の構成例を示す図である。可変フィルタの例１を示す図である。可変フィルタの例２を示す図である。得られるＦｄｄｓ（desired）の例を示す図である。制御回路の構成図である。制御部のフローチャートである。第２の実施の形態に係るＰＬＬ回路の構成図である。従来のＰＬＬ回路の構成図である。

本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＰＬＬ回路は、基準周波数Ｆｒｅｆに対してＤＤＳ回路の出力周波数Ｆｄｄｓを設定すると、Ｆｒｅｆ±Ｆｄｄｓ、Ｆｒｅｆ×２±Ｆｄｄｓ、Ｆｒｅｆ×３±Ｆｄｄｓ、・・・、といった折り返しの周波数成分が発生する。本ＰＬＬ回路では、これら折り返しの周波数成分を利用して、ＦｒｅｆとＦｄｄｓを可変にしてその組み合わせによって所望のＦｄｄｓ（desired）を得ることができるものである。

［第１のＰＬＬ回路：図１］
本発明の第１の実施の形態に係るＰＬＬ回路（第１のＰＬＬ回路）について図１を参照しながら説明する。図１は、第１のＰＬＬ回路の構成図である。
第１のＰＬＬ回路は、図１に示すように、ＶＣＯ１と、ＰＬＬＩＣ２と、アナログフィルタ３と、基準発振器４と、ＤＤＳ回路５と、制御回路６と、第１のアンプ（ＡＭＰ）７と、可変フィルタ（Filter）８と、第２のアンプ（ＡＭＰ）９とを有している。

［各部］
第１のＰＬＬ回路の各部を説明する。
ＶＣＯ１は、アナログフィルタ３から出力される制御電圧によって所望の発振周波数Ｆｏｕｔを出力する。
ＰＬＬＩＣ２は、発振周波数Ｆｏｕｔを入力し、制御回路６から供給される分周比の設定値で、ＤＤＳ回路５から第２のアンプ９を介して出力される出力周波数Ｆｄｄｓ（desired）を基準信号（クロック）として分周を行い、分周周波数をアナログフィルタ３に出力する位相比較器又は位相比較手段である。

アナログフィルタ３は、ＰＬＬＩＣ２からの分周周波数を平滑化してＶＣＯ１の制御電圧として出力する。
基準発振器４は、ＶＣＸＯ、ＴＣＸＯ、ＯＣＸＯ等で構成され、制御回路６からの基準周波数選択信号に従って基準周波数ＦｒｅｆをＤＤＳ回路５に出力する。

ＤＤＳ回路５は、制御回路６からのＦｄｄｓ選択信号に従い、基準発振器４からの基準周波数Ｆｒｅｆを基にＦｄｄｓを生成して第１のＡＭＰ７に出力する。
ここで、ＤＤＳ回路５では、Ｆｄｄｓだけでなく、基準周波数Ｆｒｅｆとその逓倍周波数Ｆｒｅｆ×ｎに±Ｆｄｄｓの折り返し周波数が発生するが、それらの周波数信号もＤＤＳ回路５から第１のＡＭＰ７に出力されることになる。

制御回路６は、基準発振器４に基準周波数Ｆｒｅｆ選択信号を出力し、ＤＤＳ回路５にＦｄｄｓ選択信号を出力し、第１のＡＭＰ７及び第２のＡＭＰ９に増幅設定値１，２を出力し、可変フィルタ８に可変周波数設定値を出力し、ＰＬＬＩＣ２に分周比の設定データを出力する。
制御回路６の内部構成、処理内容については後述する。

第１のアンプ（ＡＭＰ）７は、制御回路６からの増幅設定値１によりＤＤＳ回路５からの出力信号を選択する信号に対応して増幅する。
可変フィルタ８は、制御回路６からの可変周波数設定値により通過帯域を可変として、第１のＡＭＰ７からの信号（選択する信号）を通過させ、第２のＡＭＰ９に出力する。
第２のアンプ（ＡＭＰ）９は、制御回路６からの増幅設定値２により可変フィルタ８からの出力信号を選択する信号に対応して増幅する。

［ＤＳＳ回路：図２］
次に、ＤＤＳ回路５について図２を参照しながら説明する。図２は、ＤＤＳ回路の構成例を示す図である。
ＤＤＳ回路５は、図２に示すように、加算器５１と、フリップフロップ５２と、サインウェーブテーブル５３と、デジタル／アナログコンバータ（ＡＤＣ）５４と、フィルタ５５とから構成されている。
フリップフフロップ５２とＡＤＣ５４には、基準発振器４からの基準周波数Ｆｒｅｆに基づいたサンプリングクロックが入力される。

加算器５１は、制御回路６から入力される周波数設定値とフリップフフロップ５２からの出力値を加算してフリップフフロップ５２に出力する。
フリップフロップ５２は、加算器５１からの値をサンプリングクロックでサンプリングしてサンプル値を加算器５１とサインウェーブテーブル５３に出力する。

サインウェーブテーブル５３は、入力値に対するサインウェーブの出力値を記憶するテーブルであり、フリップフフロップ５２からの入力値をテーブルアドレスとして対応するサインウェーブのデータを読み取り、テーブルデータとしてＡＤＣ５４に出力する。

ＡＤＣ５４は、サインウェーブテーブル５３からのテーブルデータをサンプリングクロックを用いてアナログ変換してフィルタ５５に出力する。
フィルタ５５は、ＡＤＣ５４からの出力をフィルタリングしてアナログ・サインウェーブとして第１のＡＭＰ７に出力する。

［可変フィルタ：図３，４］
次に、可変フィルタ８について図３，４を参照しながら説明する。図３は、可変フィルタの例１を示す図であり、図４は、可変フィルタの例２を示す図である。
可変フィルタ１は、図３に示すように、入力端子と出力端子との間に、可変容量ダイオードＤ、コンデンサＣ、コイルＬを直列に接続し、可変容量ダイオードＤとコンデンサＣとの間に抵抗Ｒ１を介して電源Ｖｃが印加され、入力段には抵抗Ｒ２の一端が接続され、他端は接地されている。

また、可変フィルタ２は、図４に示すように、可変フィルタ１を基本に、入力段に、コイルＬ２の一端が接続されて他端が接続され、また、コンデンサＣ２の一端が接続されて他端がダイオードＤ２のカソード側に接続され、ダイオードＤ２のアノード側が接地され、コンデンサＣ２とダイオードＤ２との間には、抵抗Ｒ２を介して電圧Ｖｃ１が接続されている。また、出力段にも入力段と同様の構成を備えている。

［Ｆｄｄｓ（desired）の例：図５］
次に、ＦｒｅｆとＦｄｄｓの組み合わせによって得られるＦｄｄｓ（desired）の例について図５を用いて説明する。図５は、得られるＦｄｄｓ（desired）の例を示す図である。
図５では、Ｆｒｅｆを４０ＭＨｚ固定とし、Ｆｄｄｓを１０ＭＨｚから２０ＭＨｚまで１ＭＨｚステップに変化させた時に発生する折り返し周波数の例を示している。

従来では、Ｆｄｄｓのみを変化させた場合、１０〜２０ＭＨｚのみが得られていた。これに対して、図５の例では、４０ＭＨｚと４０ＭＨｚの逓倍の周波数に対する±Ｆｄｄｓの折り返し周波数を利用した場合、２０ＭＨｚ〜３０ＭＨｚ、５０ＭＨｚ〜７０ＭＨｚ等を１ＭＨｚステップにＦｄｄｓ（desired）の周波数を得ることができる。

更に、用途に応じて、Ｆｄｄｓの変化幅を１００ｋＨｚ、１０ｋＨｚ等変え、Ｆｒｅｆを変えることにより微細かつ広範囲に渡るＦｄｄｓ（desired）を得ることが可能となる。
尚、Ｆｄｄｓ（desired）の選択精度を上げるために可変フィルタ８が設けられ、ＰＬＬＩＣ２の入力レベルを上げるために第１のＡＭＰ７、第２のＡＭＰ９が設けられている。

［制御回路：図６］
次に、制御回路６について図６を参照しながら説明する。図６は、制御回路の構成図である。
制御回路６は、図６に示すように、制御部６１と、周波数テーブル６２と、設定値等対応テーブル６３とを基本的に有している。
制御部６１は、外部からのＦｄｄｓ（desired）指示信号を入力し、当該指示信号に対応して周波数テーブル６２と設定値等対応テーブル６３を参照して以下の信号、値を出力する。

尚、Ｆｄｄｓ（desired）指示信号とは、ＰＬＬ回路の設定者がＦｄｄｓ（desired）を得るための指示信号である。
Ｆｒｅｆ選択信号は、基準発振器４において発振される基準周波数Ｆｒｅｆを特定するための信号である。
Ｆｄｄｓ指示信号は、ＤＤＳ回路５におけるＦｄｄｓを指定する信号である。
増幅設定値１は、Ｆｄｄｓ（desired）に対応した第１のＡＭＰ７における増幅設定値を示し、増幅設定値２は、第２のＡＭＰ９における増幅設定値を示している。
可変周波数設定値は、Ｆｄｄｓ（desired）に対応した可変フィルタ８における可変周波数設定値である。
分周比Ｎは、Ｆｄｄｓ（desired）に対応したＰＬＬＩＣ２における分周比を示している。

周波数テーブル６２は、Ｆｄｄｓ（desired）指示信号に対応するＦｒｅｆ選択信号の値、Ｆｄｄｓ指示信号の値を記憶しており、具体的には、図５に示した対応関係が、Ｆｄｄｓ（desired）からＦｒｅｆとＦｄｄｓが得られるテーブルとなっている。上述したとおり、ＦｒｅｆもＦｄｄｓも、値を細かく設定可能となっている。
設定値等対応テーブル６３は、Ｆｄｄｓ（desired）指示信号に対して予め増幅設定値１，２、可変周波数設定値、分周比Ｎを記憶している。

［制御部フロー：図７］
次に、制御部６１における処理フローについて図７を参照しながら説明する。図７は、制御部のフローチャートである。
制御部６１は、外部（操作者又は設定者）からＦｄｄｓ（desired）指示信号が入力されると（Ｓ１）、周波数テーブル６２を参照し、Ｆｒｅｆ、Ｆｒｅｆ×ｎ、Ｆｄｄｓを特定し（Ｓ２）、Ｆｒｅｆ選択信号を基準発振器４に出し（Ｓ３）、Ｆｄｄｓ指示信号をＤＤＳ回路５に出力する（Ｓ４）。

また、制御部６１は、設定値等設定テーブル６３を参照し、Ｆｄｄｓ（desired）に対応するＡＭＰ７，９への増幅設定値をＡＭＰ７，９に出力する（Ｓ５）。
更に、制御部６は、設定値等設定対応テーブル６３を参照し、Ｆｄｄｓ（desired）に対応する可変周波数設定値を可変フィルタ８に出力し（Ｓ６）、Ｆｄｄｓ（desired）に対応する分周比ＮをＰＬＬＩＣ２に出力する（Ｓ７）。

［第２のＰＬＬ回路：図８］
次に、第２の実施の形態に係るＰＬＬ回路（第２のＰＬＬ回路）について図８を参照しながら説明する。図８は、第２の実施の形態に係るＰＬＬ回路の構成図である。
第２のＰＬＬ回路は、図８に示すように、図１に示す第１のＰＬＬ回路と相違する部分として、可変フィルタ８の代わりに複数のフィルタ８ａ，８ｂ，８ｃと、それらのフィルタを選択するための第１のスイッチ（ＳＷ（１））１０ａと、第２のスイッチ（ＳＷ（２））１０ｂが設けられている点である。

また、図１では、制御回路６が可変フィルタ８に対して可変周波数設定値を出力したが、図８では、制御回路６がＳＷ（１）１０ａとＳＷ（２）１０ｂに対してフィルタ選択の指示信号を出力している。
図８では、３つのフィルタ８ａ〜８ｃを示しているが、２つであってもよいし、４つ以上であってもよい。

［相違する各部］
第２のＰＬＬ回路において、第１のＰＬＬ回路と相違する各部について説明する。
第１のＡＭＰ７は、増幅出力をＳＷ（１）１０ａに出力する。
ＳＷ（１）１０ａは、制御回路６からのフィルタ選択信号に従って選択したフィルタに第１のＡＭＰ７からの増幅信号を出力する。

ＳＷ（２）１０ｂは、制御回路６からのフィルタ選択信号に従って選択したフィルタからの出力を選択し、第２のＡＭＰ９に出力する。
第２のＡＭＰ９は、ＳＷ（２）１０ｂからの出力を増幅してＰＬＬＩＣ２にＦｄｄｓ（desired）として出力する。

そして、制御回路６は、ＳＷ（１）１０ａとＳＷ（２）１０ｂに対して使用するフィルタを選択するフィルタ選択指示信号を出力する。
従って、制御部内の構成において、設定値等対応テーブル６３には可変周波数設定値の代わりに２つのスイッチを選択するためのフィルタ選択指示信号が記憶され、制御部６１は、Ｆｄｄｓ（desired）指示信号に対して設定値等対応テーブル６３を参照し、２つのＳＷにフィルタ選択指示信号を出力する。

［実施の形態の効果］
本発明の実施の形態に係るＰＬＬ回路は、ＦｒｅｆとＦｄｄｓの双方の値を細かく設定可能としたことにより、両者の組み合わせによって、微細かつ広範囲に渡るＦｄｄｓ（desired）を生成し、可変フィルタ８又は複数のフィルタ８ａ〜８ｃによって所望のＦｄｄｓ（desired）を選択し、ＰＬＬＩＣ２に供給するようにしているので、ノイズ特性を劣化させることなく、ＤＤＳ回路５の消費電力を抑えることで、ＰＬＬ回路の消費電力も抑えて回路の信頼性を向上させることができる効果がある。

本発明は、ノイズ特性を劣化させることなく、消費電力を抑えて信頼性を向上できるＰＬＬ回路に好適である。

１…ＶＣＯ、２…ＰＬＬＩＣ、３…アナログフィルタ、４…基準発振器、５…ＤＤＳ回路、６…制御回路、７…第１のアンプ（ＡＭＰ）、８…可変フィルタ、８ａ…フィルタ、８ｂ…フィルタ、８ｃ…フィルタ、９…第２のアンプ（ＡＭＰ）、１０ａ…第１のスイッチ（ＳＷ（１））、１０ｂ…第２のスイッチ（ＳＷ（２））、５１…加算器、５２…フリップフロップ、５３…サインウェーブテーブル、５４…デジタル／アナログコンバータ（ＡＤＣ）、５５…フィルタ、６１…制御部、６２…周波数テーブル、６３…設定値等対応テーブル

Claims

電圧制御発振器と、前記電圧制御発振器の出力を分周して基準信号との位相を比較し、位相差に基づく信号を前記電圧制御発振器の制御電圧として出力する位相比較手段とを有するＰＬＬ回路であって、
基準周波数選択信号によって基準周波数を可変として出力する基準発振器と、
入力される基準周波数に基づいて外部からの出力指示信号に応じて出力信号を出力すると共に、前記基準周波数及び当該周波数の逓倍の周波数に対する出力信号の折り返し信号も出力するＤＤＳ回路と、
前記ＤＤＳ回路からの出力信号を外部から入力される第１の増幅設定値で増幅する第１の増幅器と、
前記第１の増幅器からの出力信号を外部から入力される可変周波数設定値に応じて周波数通過帯域を可変にして通過させる可変フィルタと、
前記可変フィルタからの出力信号を外部から入力される第２の増幅設定値で増幅し、前記位相比較手段に基準信号として出力する第２の増幅器と、
前記基準信号を希望する周波数にする指示信号が入力されると、前記基準発振器に当該指示信号に対応した基準周波数選択信号を出力し、前記ＤＤＳ回路に当該指示信号に対応した出力指示信号を出力し、前記第１の増幅器に当該指示信号に対応した第１の増幅設定値を出力し、前記可変フィルタに当該指示信号に対応した可変周波数設定値を出力し、前記第２の増幅器に当該指示信号に対応した第２の増幅設定値を出力し、前記位相比較手段に分周比を出力する制御回路とを有することを特徴とするＰＬＬ回路。
制御回路は、基準信号を希望する周波数にするために、基準発振器における基準周波数とＤＤＳ回路における出力信号の双方を可変とする基準周波数選択信号と出力指示信号を出力することを特徴とする請求項１記載のＰＬＬ回路。
制御回路は、基準信号を希望する周波数にするために、基準周波数及び当該周波数の逓倍の周波数に対して出力信号の折り返しの周波数をＤＤＳ回路で生成させ、可変フィルタで希望する周波数を選択するよう可変周波数設定値を出力することを特徴とする請求項１又は２記載のＰＬＬ回路。
制御回路は、入力される指示信号に対応して基準周波数選択信号と出力指示信号を記憶する周波数テーブルと、前記指示信号に対応して第１の増幅設定値、第２の増幅設定値、可変周波数設定値、分周比を記憶する設定値対応テーブルと、前記指示信号の入力に対して前記周波数テーブルを参照して対応する基準周波数選択信号と出力指示信号を出力し、前記設定値対応テーブルを参照して対応する第１の増幅設定値、第２の増幅設定値、可変周波数設定値、分周比を出力する制御部とを有することを特徴とする請求項１乃至３のいずれか記載のＰＬＬ回路。
電圧制御発振器と、前記電圧制御発振器の出力を分周して基準信号との位相を比較し、位相差に基づく信号を前記電圧制御発振器の制御電圧として出力する位相比較手段とを有するＰＬＬ回路であって、
基準周波数選択信号によって基準周波数を可変として出力する基準発振器と、
入力される基準周波数に基づいて外部からの出力指示信号に応じて出力信号を出力すると共に、前記基準周波数及び当該周波数の逓倍の周波数に対する出力信号の折り返し信号も出力するＤＤＳ回路と、
前記ＤＤＳ回路からの出力信号を外部から入力される第１の増幅設定値で増幅する第１の増幅器と、
各々異なる周波数通過帯域特性を備える複数のフィルタと、
外部から入力される選択信号により前記複数のフィルタを選択し、前記第１の増幅器からの出力信号を当該選択したフィルタに出力する第１のスイッチと、
外部から入力される選択信号により前記選択したフィルタを選択し、当該フィルタからの出力信号を出力する第２のスイッチと、
前記第２のスイッチからの出力信号を外部から入力される第２の増幅設定値で増幅し、前記位相比較手段に基準信号として出力する第２の増幅器と、
前記基準信号を希望する周波数にする指示信号が入力されると、前記基準発振器に当該指示信号に対応した基準周波数選択信号を出力し、前記ＤＤＳ回路に当該指示信号に対応した出力指示信号を出力し、前記第１の増幅器に当該指示信号に対応した第１の増幅設定値を出力し、前記第２の増幅器に当該指示信号に対応した第２の増幅設定値を出力し、前記第１のスイッチと前記第２のスイッチに当該指示信号に対応した選択信号を出力し、前記位相比較手段に分周比を出力する制御回路とを有することを特徴とするＰＬＬ回路。
制御回路は、基準信号を希望する周波数にするために、基準発振器における基準周波数とＤＤＳ回路における出力信号の双方を可変とする基準周波数選択信号と出力指示信号を出力することを特徴とする請求項５記載のＰＬＬ回路。
制御回路は、基準信号を希望する周波数にするために、基準周波数及び当該周波数の逓倍の周波数に対して出力信号の折り返しの周波数をＤＤＳ回路で生成させ、第１のスイッチ及び第２のスイッチで希望する周波数を選択するよう選択信号を出力することを特徴とする請求項５又は６記載のＰＬＬ回路。
制御回路は、入力される指示信号に対応して基準周波数選択信号と出力指示信号を記憶する周波数テーブルと、前記指示信号に対応して第１の増幅設定値、第２の増幅設定値、選択信号、分周比を記憶する設定値対応テーブルと、前記指示信号の入力に対して前記周波数テーブルを参照して対応する基準周波数選択信号と出力指示信号を出力し、前記設定値対応テーブルを参照して対応する第１の増幅設定値、第２の増幅設定値、選択信号、分周比を出力する制御部とを有することを特徴とする請求項５乃至７のいずれか記載のＰＬＬ回路。