JP2009153009A - クロック発生回路 - Google Patents

Abstract

【課題】クロック発生回路において、コストの増大を回避すること。
【解決手段】ディジタル位相比較器１、ディジタルループフィルタ２、ＤＤＳ３、バンドパスフィルタ４、増幅器５、ＯＣＸＯ６および第１分周器７は、ディジタルＰＬＬを構成する。ＯＣＸＯ６から与えられるＤＤＳ３の動作周波数をｆ_Sとし、ＤＤＳ３の出力設定周波数をｆ_Oとし、ｎを自然数とすると、ＤＤＳ３からは、ディジタル／アナログ変換のイメージ成分として、［ｎ×ｆ_S±ｆ_O］の周波数の信号が出力される。バンドパスフィルタ４は、このイメージ成分の周波数を通過帯域とする特性を有する。
【選択図】図１

Description

この発明は、クロック発生回路に関する。

近年、クロック発生回路や周波数シンセサイザにおいて、ディジタルＰＬＬ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が用いられている。例えば、位相比較の際に基準位相を与える基準発振源と、その出力の基準位相と直接ディジタルシンセサイザ（ＤＤＳ：Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚｅｒ）の出力位相とを比較する位相比較器と、その出力の位相差を積分するループフィルタと、その積分出力のアナログの直流電圧をディジタル信号に変換するＡ／Ｄ変換器と、外部から発生周波数を位相インクリメント値として与え設定した周波数設定データを、発生周波数より高い周波数の基準入力クロックの１周期ごとに加算累積することにより、入力クロックの周波数の１／２以下の任意周波数の信号を直接ディジタル的に発生するＤＤＳとを具え、Ａ／Ｄ 変換器の出力をＤＤＳへ発生周波数の微調整用データとして与えて、ＤＤＳの出力信号をＮ分周する分周器を通し基準発振源の周波数と同一周波数としたのち位相比較器へ入力して位相同期ループＰＬＬを完成するように構成した周波数シンセサイザが公知である（例えば、特許文献１参照。）。

特開平８−３４０２５４号公報

しかしながら、近時、種々の装置の高速化に伴って動作周波数が高くなってきており、より周波数の高いクロック信号が必要となる。ＤＤＳを用いたディジタルＰＬＬにおいて、ＤＤＳの出力可能な最大出力周波数は、理論的にはサンプリング定理に従い、ＤＤＳの動作クロック周波数の１／２以下であるが、実際には動作クロック周波数の１／３〜１／４以下に制限される。ＤＤＳの動作クロックを高周波化すれば、ＤＤＳの出力周波数が高くなるので、クロック発生回路の出力周波数を高くすることができる。しかし、ＤＤＳに動作クロックを供給するＯＣＸＯ（Ｏｖｅｎ Ｃｏｎｔｒｏｌｌｅｄ Ｘｔａｌ Ｏｓｃｉｌｌａｔｏｒ、温度制御型水晶発振器）等の発振器を高周波化するのは困難であるため、高周波のＯＣＸＯ等の発振器を用いると、コストの増大を招くという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、コストの増大を回避することができるクロック発生回路を提供することを目的とする。

上述した課題を解決し、目的を達成するため、このクロック発生回路は、ディジタル位相比較器、ディジタルループフィルタ、ＤＤＳおよびバンドパスフィルタによりディジタルＰＬＬを構成し、ＤＤＳにおいてディジタル値をアナログの出力波形に変換する際に発生するイメージ成分を抽出可能なバンドパスフィルタを用いることを要件とする。

このクロック発生回路によれば、ＤＤＳからディジタル／アナログ変換のイメージ成分として、次の（１）式で表される周波数の信号が出力され、この信号がバンドパスフィルタを通過する。ただし、ｆ_Sは、ＯＣＸＯ等の発振器から与えられるＤＤＳの動作周波数であり、ｆ_OはＤＤＳの出力設定周波数であり、ｎは自然数である。従って、ＤＤＳの動作周波数を高周波化しなくても、ＤＤＳから従来よりも高周波の信号が出力される。
ｎ×ｆ_S±ｆ_O ・・・（１）

このクロック発生回路によれば、ＯＣＸＯ等の発振器を高周波化せずに済むので、コストの増大を回避することができるという効果を奏する。

以下に添付図面を参照して、このクロック発生回路の好適な実施の形態を詳細に説明する。

図１は、実施の形態にかかるクロック発生回路の構成を示すブロック図である。図２は、ＤＤＳの出力スペクトラムの一例を示すスペクトラム図である。図１に示すように、このクロック発生回路は、ディジタル位相比較器（ＤＰＤ）１、ディジタルループフィルタ２、ＤＤＳ３、バンドパスフィルタ（ＢＰＦ）４、増幅器５、ＯＣＸＯ６等の発振器および分周比Ｎの第１分周器７からなるディジタルＰＬＬと、分周比Ｍの第２分周器８を備えている。ここで、ＮおよびＭは２以上の自然数である。個々の詳細な構成および動作については、周知であるので、説明を省略する。

ディジタル位相比較器１は、第１分周器７の出力信号の位相と基準信号の位相を比較し、その位相差を図示省略した高速クロックでカウントした値を出力する。このクロック発生回路が、伝送装置や無線通信装置内で用いられるクロック信号を発生するシステムクロックモジュールとして用いられる場合には、基準信号は、例えば基地局からディジタル位相比較器１に与えられる。ディジタルループフィルタ２は、ディジタル位相比較器１から出力されたカウント値に基づいてＤＤＳ３に出力周波数設定データΔφを与える。

ＤＤＳ３とＯＣＸＯ６は、数値データで出力周波数を可変するＮＣＯ（Ｎｅｍｅｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を構成する。ＯＣＸＯ６は、ＤＤＳ３にＤＤＳ３の動作周波数ｆ_Sを与える。通常、この動作周波数ｆ_SはＤＤＳ３の出力設定周波数ｆ_Oよりも高い。

ＤＤＳ３は、ディジタルループフィルタ２から与えられた出力周波数設定データΔφと、ＯＣＸＯ６から与えられた動作周波数ｆ_Sとに応じて、次の（２）式で表される出力設定周波数ｆ_Oの発振信号を生成する。ただし、Ｋは前記出力周波数設定データΔφのビット数である。
ｆ_O＝（Δφ／２^K）×ｆ_S ・・・（２）

また、図２に示すように、ＤＤＳ３からは、出力設定周波数ｆ_O以外の周波数成分としてイメージ成分や高調波成分が発生する。これらの成分は、ＤＤＳ３の出力部に配置されているディジタル／アナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）においてディジタル値をアナログの出力波形に変換する際に発生する。イメージ成分は前記（１）式で表される。ｍ次の高調波成分は次の（３）式で表される。ただし、ｍは２以上の整数である。
ｎ×ｆ_S±ｍｆ_O ・・・（３）

図２に示すように、ｎ＝１の場合のイメージ成分の信号レベルはキャリア比、すなわちｆ_O成分の信号レベルに対して−１８ｄＢｃである。一方、高調波成分の信号レベルはキャリア比−５０ｄＢｃである。従って、高周波成分を利用する場合には、イメージ成分を利用する場合よりも増幅器５としてゲインの高い増幅器を用いるか、あるいは増幅器を多段に接続する必要がある。その分、高周波成分を利用する場合には、回路規模が大きくなり、消費電力が増大する。

そこで、本実施の形態では、イメージ成分を利用する。回路規模や消費電力の制約が緩い場合には、高周波成分を利用してもよい。なお、図２に示す例では、ｆ_Sが１７ＭＨｚであり、ｆ_Oが３ＭＨｚである。

バンドパスフィルタ４は、前記イメージ成分の信号を抽出する。つまり、バンドパスフィルタ４の通過帯域中心周波数ｆ_BPFは、前記（１）式で表される。増幅器５は、バンドパスフィルタ４を通過したイメージ成分の信号を増幅する。第１分周器７は、増幅器５の出力信号を１／Ｎに分周する。従って、ディジタル位相比較器１は、イメージ成分の信号を１／Ｎ分周した信号の位相と基準信号の位相とを比較する。このディジタルＰＬＬにより、増幅器５からは、基準信号に位相同期した、前記（１）式で表される周波数の信号が出力される。

第２分周器８は、増幅器５の出力信号を１／Ｍに分周する。第２分周器８で分周された信号は、クロック発生回路からクロック信号として出力される。クロック発生回路から出力されるクロック信号の周波数をｆ_CLKとすると、ｆ_CLK、Ｍ、前記ｆ_S、前記ｆ_O、前記ｎおよび前記ｆ_BPFの間には、次の（４）式の関係がある。
ｆ_CLK＝（ｎ×ｆ_S±ｆ_O）／Ｍ＝ｆ_BPF／Ｍ ・・・（４）

換言すれば、クロック発生回路は、上記（４）式を満足するように、出力周波数ｆ_Oおよび動作周波数ｆ_Sが設定されたＤＤＳ３およびＯＣＸＯ６、通過帯域中心周波数ｆ_BPFのバンドパスフィルタ４、並びに分周比Ｍの第２分周器８を用いて構成される。ｎについては、その値が大きくなるほど、前記（４）式で決まるｆ_CLKの信号レベルが低くなるので、小さい値であるのが好ましい。例えば、ｎは１であるのが好ましい。

例えば、ｎを１とし、ｆ_Sを１７ＭＨｚとし、ＤＤＳ３に出力設定周波数ｆ_Oとして３ＭＨｚを設定し、バンドパスフィルタ４の通過帯域中心周波数ｆ_BPFを２０ＭＨｚとすると、増幅器５、すなわちバンドパスフィルタ４から周波数２０ＭＨｚの信号が出力される（図２において、２０ＭＨｚに出現しているＤＡＣイメージ成分のスペクトラム）。第２分周器８の分周比を２とすると、クロック発生回路からは出力周波数ｆ_CLKが１０ＭＨｚのクロック信号が出力される。

伝送装置や無線通信装置内で用いられるクロック信号として、例えば１０ＭＨｚ程度の周波数が望まれている。従って、上述した例のように１０ＭＨｚのクロック信号を出力する構成は、伝送装置や無線通信装置用のシステムクロックモジュールとして有用である。

以上説明したように、本実施の形態によれば、ＤＤＳ３で発生するＤＡＣイメージ成分を利用することにより、ＤＤＳ３の動作周波数ｆ_Sを高周波化しなくても、ＤＤＳ３から従来よりも高周波の信号が出力される。従って、ＯＣＸＯ６を高周波化せずに済むので、コストの増大を回避することができる。また、ｆ_O、ｆ_S、ｆ_BPFおよびＭの組み合わせを選択することによって、例えば各種通信装置において要望される周波数のクロック信号を発生させることができる。

ところで、バンドパスフィルタ４の通過帯域中心周波数ｆ_BPFをＤＤＳ３の出力設定周波数ｆ_Oとし、バンドパスフィルタ４の出力信号（例えば、３ＭＨｚ）をアナログＰＬＬで周波数変換して高周波化するようにしても、ＯＣＸＯ６を高周波化しないで例えば１０ＭＨｚのクロック信号を発生させることができる。しかし、この場合には、次のような欠点がある。

第１に、クロック発生回路がディジタルＰＬＬとアナログＰＬＬの二段構成となるため、モジュール面積が拡大し、大型化してしまうという欠点がある。また、ディジタルＰＬＬ用の部材とアナログＰＬＬ用の部材が必要であるため、モジュール構成部材が増加し、特にそれぞれに高額な発振器が必要であるため、コストが増大するという欠点がある。第２に、ディジタルＰＬＬの後段にアナログＰＬＬが従属接続される構成であるため、ＤＤＳの出力位相雑音にアナログＰＬＬの位相比較器のフロアノイズが加算されてしまう。その結果、最終的に出力されるクロック信号の出力位相雑音がＤＤＳの出力位相雑音よりも劣化するという欠点がある。本実施の形態にかかるクロック発生回路には、これらの欠点がない。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、ｆ_O、ｆ_S、ｆ_BPFおよびＭの組み合わせは、種々、選択可能である。また、第２分周器８を設けずに、増幅器５の出力信号をそのままクロック信号として出力してもよい。また、ＤＤＳ３に動作周波数を与える発振器はＯＣＸＯ６に限らない。また、高調波成分を利用する場合、例えばｆ_Sを１７ＭＨｚとし、ｆ_Oを５ＭＨｚとすると、ＤＤＳ３において１０ＭＨｚの高調波成分が発生する。従って、この組み合わせでｆ_BPFを１０ＭＨｚとし、第２分周器８を設けない構成とすることによっても、１０ＭＨｚのクロック信号を発生させることができる。

（付記１）出力周波数設定データおよび動作周波数に応じた周波数の信号を生成する直接ディジタルシンセサイザと、前記直接ディジタルシンセサイザの出力信号のうち、前記直接ディジタルシンセサイザの出力設定周波数以外の成分の信号を抽出するバンドパスフィルタと、前記バンドパスフィルタの出力信号を分周する第１分周器と、前記第１分周器の出力信号の位相と基準信号の位相の差に基づく値を出力するディジタル位相比較器と、前記ディジタル位相比較器の出力値に基づいて前記直接ディジタルシンセサイザに前記出力周波数設定データを与えるディジタルループフィルタと、前記直接ディジタルシンセサイザに前記動作周波数として前記直接ディジタルシンセサイザの前記出力設定周波数よりも高い周波数の信号を与える発振器と、前記バンドパスフィルタの出力信号を分周する第２分周器と、を備え、前記第２分周器の出力信号をクロック信号として出力することを特徴とするクロック発生回路。

（付記２）前記バンドパスフィルタは、前記直接ディジタルシンセサイザにおいてディジタル値をアナログの出力波形に変換する際に発生するイメージ成分を抽出することを特徴とする付記１に記載のクロック発生回路。

（付記３）前記バンドパスフィルタの通過帯域中心周波数をｆ_BPFとし、前記第２分周器の分周比をＭとし、前記第２分周器の出力信号の周波数をｆ_CLKとし、前記発振器から与えられる前記直接ディジタルシンセサイザの前記動作周波数をｆ_Sとし、前記直接ディジタルシンセサイザの出力設定周波数をｆ_Oとし、ｎを自然数とするとき、次の関係式が成り立つことを特徴とする付記２または３に記載のクロック発生回路。
ｆ_CLK＝（ｎ×ｆ_S±ｆ_O）／Ｍ＝ｆ_BPF／Ｍ

（付記４）出力周波数設定データおよび動作周波数に応じた周波数の信号を生成する直接ディジタルシンセサイザと、前記直接ディジタルシンセサイザの出力信号のうち、前記直接ディジタルシンセサイザの出力設定周波数以外の成分の信号を抽出するバンドパスフィルタと、前記バンドパスフィルタの出力信号を分周する分周器と、前記分周器の出力信号の位相と基準信号の位相の差に基づく値を出力するディジタル位相比較器と、前記ディジタル位相比較器の出力値に基づいて前記直接ディジタルシンセサイザに前記出力周波数設定データを与えるディジタルループフィルタと、前記直接ディジタルシンセサイザに前記動作周波数として前記直接ディジタルシンセサイザの前記出力設定周波数よりも高い周波数の信号を与える発振器と、を備え、前記バンドパスフィルタの出力信号をクロック信号として出力することを特徴とするクロック発生回路。

（付記５）前記バンドパスフィルタは、前記直接ディジタルシンセサイザにおいてディジタル値をアナログの出力波形に変換する際に発生するイメージ成分を抽出することを特徴とする付記４に記載のクロック発生回路。

（付記６）前記バンドパスフィルタの通過帯域中心周波数をｆ_BPFとし、前記分周器の出力信号の周波数をｆ_CLKとし、前記発振器から与えられる前記直接ディジタルシンセサイザの前記動作周波数をｆ_Sとし、前記直接ディジタルシンセサイザの出力設定周波数をｆ_Oとし、ｎを自然数とするとき、次の関係式が成り立つことを特徴とする付記４または５に記載のクロック発生回路。
ｆ_CLK＝ｎ×ｆ_S±ｆ_O＝ｆ_BPF

実施の形態にかかるクロック発生回路の構成を示すブロック図である。 ＤＤＳの出力スペクトラムの一例を示すスペクトラム図である。

符号の説明

１ ディジタル位相比較器
２ ディジタルループフィルタ
３ ＤＤＳ
４ バンドパスフィルタ
６ ＯＣＸＯ
７ 第１分周器
８ 第２分周器

Claims (2)

1. 出力周波数設定データおよび動作周波数に応じた周波数の信号を生成する直接ディジタルシンセサイザと、
   前記直接ディジタルシンセサイザの出力信号のうち、前記直接ディジタルシンセサイザの出力設定周波数以外の成分の信号を抽出するバンドパスフィルタと、
   前記バンドパスフィルタの出力信号を分周する第１分周器と、
   前記第１分周器の出力信号の位相と基準信号の位相の差に基づく値を出力するディジタル位相比較器と、
   前記ディジタル位相比較器の出力値に基づいて前記直接ディジタルシンセサイザに前記出力周波数設定データを与えるディジタルループフィルタと、
   前記直接ディジタルシンセサイザに前記動作周波数として前記直接ディジタルシンセサイザの前記出力設定周波数よりも高い周波数の信号を与える発振器と、
   前記バンドパスフィルタの出力信号を分周する第２分周器と、
   を備え、
   前記第２分周器の出力信号をクロック信号として出力することを特徴とするクロック発生回路。
2. 出力周波数設定データおよび動作周波数に応じた周波数の信号を生成する直接ディジタルシンセサイザと、
   前記直接ディジタルシンセサイザの出力信号のうち、前記直接ディジタルシンセサイザの出力設定周波数以外の成分の信号を抽出するバンドパスフィルタと、
   前記バンドパスフィルタの出力信号を分周する分周器と、
   前記分周器の出力信号の位相と基準信号の位相の差に基づく値を出力するディジタル位相比較器と、
   前記ディジタル位相比較器の出力値に基づいて前記直接ディジタルシンセサイザに前記出力周波数設定データを与えるディジタルループフィルタと、
   前記直接ディジタルシンセサイザに前記動作周波数として前記直接ディジタルシンセサイザの前記出力設定周波数よりも高い周波数の信号を与える発振器と、
   を備え、
   前記バンドパスフィルタの出力信号をクロック信号として出力することを特徴とするクロック発生回路。

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