JPH01151824A - 周波数シンセサイザー - Google Patents
周波数シンセサイザーInfo
- Publication number
- JPH01151824A JPH01151824A JP62311320A JP31132087A JPH01151824A JP H01151824 A JPH01151824 A JP H01151824A JP 62311320 A JP62311320 A JP 62311320A JP 31132087 A JP31132087 A JP 31132087A JP H01151824 A JPH01151824 A JP H01151824A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- waveform data
- storage means
- signal
- reference frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003860 storage Methods 0.000 claims abstract description 14
- 230000010355 oscillation Effects 0.000 claims description 3
- 238000001228 spectrum Methods 0.000 abstract description 9
- 239000002131 composite material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003595 spectral effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＬＬ方式の周波数シンセサイザーに関する
。
。
従来のＰＬＬ周波数シンセサイザーは、位相比較器とル
ープフィルターと電圧制御発振器と分周器とからなるル
ープにおいて、分周器における分周比Ｎを変えることに
よって、様々な周波数を得ていた。
ープフィルターと電圧制御発振器と分周器とからなるル
ープにおいて、分周器における分周比Ｎを変えることに
よって、様々な周波数を得ていた。
即ち、前記位相比較器に入力する基準周波数の整数（Ｎ
）倍の周波数の出力信号を得ていた。
）倍の周波数の出力信号を得ていた。
特に、微小ステップの周波数出力を得たい時は、前記基
準周波数を低い周波数としていた。
準周波数を低い周波数としていた。
上記の従来の方法では、基準周波数の整数倍の周波数し
か得られないので、微小ステップの周波数出力を得るこ
とは、ステップ／Ｎで表現されるように極端に微小ステ
ップの周波数制御が必要であるように、困難であるとい
う問題点がある。
か得られないので、微小ステップの周波数出力を得るこ
とは、ステップ／Ｎで表現されるように極端に微小ステ
ップの周波数制御が必要であるように、困難であるとい
う問題点がある。
上記問題点を解決するために、前記基準周波数を充分低
い周波数とすれば、確かに、微小ステップの周波数出力
が得られるが、周波数を大きく変化させる場合には、該
ＰＬＬループのロックに時間を要し、応答性が悪いとい
う問題点がある。
い周波数とすれば、確かに、微小ステップの周波数出力
が得られるが、周波数を大きく変化させる場合には、該
ＰＬＬループのロックに時間を要し、応答性が悪いとい
う問題点がある。
また、これらの問題点を解決するために、二重または三
重ループ等の多重ループのＰＬＬを備えて、微小ステッ
プの周波数出力を得られるＰＬＬ回路を構成することも
あるが、この場合は、回路構成部品の数を多く必要とし
、調整箇所も多くなるので、コスト高になるとともに、
製作工程が複雑になるという問題点がある。
重ループ等の多重ループのＰＬＬを備えて、微小ステッ
プの周波数出力を得られるＰＬＬ回路を構成することも
あるが、この場合は、回路構成部品の数を多く必要とし
、調整箇所も多くなるので、コスト高になるとともに、
製作工程が複雑になるという問題点がある。
本発明は上記の問題点に鑑みなされたものであって、本
発明にかかる周波数シンセサイザーでは、波形データを
記憶させた記憶手段と、前記記憶手段を読み出すアドレ
ス初期値を設定する設定手段と、内部基準周波数発振器
の発振周波数に同期して前記アドレス初期値から前記記
憶手段をアクセスして所定の波形データを読みだす波形
データ読み出し手段と、前記記憶手段から読み出された
データに基づいてＰＬＬの基準周波数を生成するＰＬＬ
基準周波数生成手段と、前記ＰＬＬ基準周波数を使用す
るＰＬＬ回路とから構成するという手段を講じた。
発明にかかる周波数シンセサイザーでは、波形データを
記憶させた記憶手段と、前記記憶手段を読み出すアドレ
ス初期値を設定する設定手段と、内部基準周波数発振器
の発振周波数に同期して前記アドレス初期値から前記記
憶手段をアクセスして所定の波形データを読みだす波形
データ読み出し手段と、前記記憶手段から読み出された
データに基づいてＰＬＬの基準周波数を生成するＰＬＬ
基準周波数生成手段と、前記ＰＬＬ基準周波数を使用す
るＰＬＬ回路とから構成するという手段を講じた。
本発明にかかる周波数シンセサイザーでは、設定手段に
て設定されたアドレス初期値から、読み出し手段により
記憶手段をアクセスして、周波数ｆ１の波形データをデ
ジタル信号として得る。
て設定されたアドレス初期値から、読み出し手段により
記憶手段をアクセスして、周波数ｆ１の波形データをデ
ジタル信号として得る。
このデジタル信号をＰＬＬ基準周波数生成手段にて、ま
ず、アナログ信号に変換すると、基本波ｆ１とｎ−ｆｃ
＋ｆｌ（ｎは自然数、ｆｃは内部基準周波数発振器の発
振周波数）の周波数スペクトル（第３図参照）が発生す
る。
ず、アナログ信号に変換すると、基本波ｆ１とｎ−ｆｃ
＋ｆｌ（ｎは自然数、ｆｃは内部基準周波数発振器の発
振周波数）の周波数スペクトル（第３図参照）が発生す
る。
このとき各スペクトル成分には原則波数の持つ情報が含
まれている。
まれている。
そして次に、ろ波器により所定の周波数帯域のみ選択通
過させると、前記各スペクトル成分の内所定の高次スペ
クトル成分の出力周波数を得ることができる。
過させると、前記各スペクトル成分の内所定の高次スペ
クトル成分の出力周波数を得ることができる。
即ち、波形データを整数倍し、帯域の広い周波数として
処理し、十分高い出力周波数を得ることができるのであ
る。
処理し、十分高い出力周波数を得ることができるのであ
る。
ここで、前記記憶手段の前記波形データを読み出すアド
レスを変えることにより、または、前記ＰＬＬ基準周波
数生成手段にて選択通過させる周波数を変えることによ
り、周波数の異なる基準周波数を得ることができる。
レスを変えることにより、または、前記ＰＬＬ基準周波
数生成手段にて選択通過させる周波数を変えることによ
り、周波数の異なる基準周波数を得ることができる。
前記基準周波数をＰＬＬ回路の位相比較器の基準周波数
として入力すると、該ＰＬＬ回路の分周器の分周比Ｎに
よって前記出力周波数が整数（Ｎ）倍にされた周波数が
、該ＰＬＬ回路から得られる。
として入力すると、該ＰＬＬ回路の分周器の分周比Ｎに
よって前記出力周波数が整数（Ｎ）倍にされた周波数が
、該ＰＬＬ回路から得られる。
このとき、基準周波数が高速に切り換えられ、且つ出力
周波数が高くとれることにより、前記ＰＬＬ回路から出
力される合成周波数も極めて高速で切り変わる。
周波数が高くとれることにより、前記ＰＬＬ回路から出
力される合成周波数も極めて高速で切り変わる。
このようにして、本発明にかかる周波数シンセサイザー
によれば、種々の周波数が合成されて出力されるのであ
る。
によれば、種々の周波数が合成されて出力されるのであ
る。
以下に、本発明の一実施例を図面に基づいて説□明する
。
。
第１図は本発明にかかる周波数シンセサイザーの一実施
例のブロック図、第２図は前記実施例のＤ／Ａコンバー
ター出力の周波数スペクトル分布図である。
例のブロック図、第２図は前記実施例のＤ／Ａコンバー
ター出力の周波数スペクトル分布図である。
図面に於いて、基準周波数発振器１は、所定の波形デー
タを記憶させてお（メモリ装置２、該メモリ装置２の所
定の波形データを読みだすためのアドレス信号を、内部
基準周波数発振器１３の発振周波数であるクロックパル
ス（周波数ｆｃ（Ｈｚ））に同期して発生するアドレス
信号発生器３、該アドレス信号発生器３のアドレス初期
値りをセットするための初期値設定器４、前記メモリ装
置２から読みだされた波形データをアナログ信号に変換
するＤ／Ａコンバーター５、ろ波器６に所定の通過周波
数を決定する制御信号を出力する出力周波数設定器７、
および前記制御信号により所定の周波数スペクトル成分
のみを通過させるる波器６から構成されている。
タを記憶させてお（メモリ装置２、該メモリ装置２の所
定の波形データを読みだすためのアドレス信号を、内部
基準周波数発振器１３の発振周波数であるクロックパル
ス（周波数ｆｃ（Ｈｚ））に同期して発生するアドレス
信号発生器３、該アドレス信号発生器３のアドレス初期
値りをセットするための初期値設定器４、前記メモリ装
置２から読みだされた波形データをアナログ信号に変換
するＤ／Ａコンバーター５、ろ波器６に所定の通過周波
数を決定する制御信号を出力する出力周波数設定器７、
および前記制御信号により所定の周波数スペクトル成分
のみを通過させるる波器６から構成されている。
前記Ｄ／Ａコンバーター５、前記ろ波器６、および前記
出力周波数設定器７からＰＬＬ基準周波数生成手段は構
成されている。
出力周波数設定器７からＰＬＬ基準周波数生成手段は構
成されている。
ここで、前記メモリ装置２のアドレスＭｌ、Ｍ２、Ｍ３
． ・・・、にはそれぞれ周波数Ｆｌ、Ｆ２．Ｆ３．
・・・、の波形データＤＩ、Ｄ２．Ｄ３、・・・、
が格納されているので前記初期値設定器４で例えば第２
番目のアドレスＭ２を設定すると、前記アドレス信号発
生器３は前記クロックパルス（ｆ ｃ）に同期して前記
アドレスＭ２から始まるアドレス信号を前記メモリ装置
２に繰り返し送るので、波形データＤ２を表すデジタル
信号が前記Ｄ／Ａコンバーター５に入力され、アナログ
信号に変換される。しかし、このアナログ信号には、第
２図に示すように基本波以外にｎＸｆｃ±Ｆ２ （Ｈｚ
）（ｎは自然数）の周波数スペクトル成分が含まれてい
るので、ろ波器６に入力する。
． ・・・、にはそれぞれ周波数Ｆｌ、Ｆ２．Ｆ３．
・・・、の波形データＤＩ、Ｄ２．Ｄ３、・・・、
が格納されているので前記初期値設定器４で例えば第２
番目のアドレスＭ２を設定すると、前記アドレス信号発
生器３は前記クロックパルス（ｆ ｃ）に同期して前記
アドレスＭ２から始まるアドレス信号を前記メモリ装置
２に繰り返し送るので、波形データＤ２を表すデジタル
信号が前記Ｄ／Ａコンバーター５に入力され、アナログ
信号に変換される。しかし、このアナログ信号には、第
２図に示すように基本波以外にｎＸｆｃ±Ｆ２ （Ｈｚ
）（ｎは自然数）の周波数スペクトル成分が含まれてい
るので、ろ波器６に入力する。
ここで例えば、出力周波数設定器７でｎ＝７と上側波を
選択するよう設定すると、ろ波器６は、７ｘｆ ｃ十Ｆ
２ （Ｈｚ）の周波数の信号のみを通過させる。この信
号は基準周波数発振器１より出力される。また、前記出
力周波数設定器７でｎ＝８と上側波を選択するよう設定
すると、３Ｘｆｃ＋Ｆ２ （Ｈｚｌの周波数の信号が得
られる。
選択するよう設定すると、ろ波器６は、７ｘｆ ｃ十Ｆ
２ （Ｈｚ）の周波数の信号のみを通過させる。この信
号は基準周波数発振器１より出力される。また、前記出
力周波数設定器７でｎ＝８と上側波を選択するよう設定
すると、３Ｘｆｃ＋Ｆ２ （Ｈｚｌの周波数の信号が得
られる。
このように、前記出力周波数設定器７の設定値を変える
ことにより同一の波形データから複数の周波数の信号を
基準周波数ｆｒとして得ることができる。
ことにより同一の波形データから複数の周波数の信号を
基準周波数ｆｒとして得ることができる。
または、前記初期値設定器４で例えば第３番目のアドレ
スＭ３を設定すると、前記アドレス信号発生器３は前記
クロックパルス（ｆ ｃ）に同期して前記アドレスＭ３
から始まるアドレス信号を前記メモリ装置２に送るので
、波形データＤ３を表すデジタル信号が前記Ｄ／Ａコン
バーター５に入力され、アナログ信号に変換される。
スＭ３を設定すると、前記アドレス信号発生器３は前記
クロックパルス（ｆ ｃ）に同期して前記アドレスＭ３
から始まるアドレス信号を前記メモリ装置２に送るので
、波形データＤ３を表すデジタル信号が前記Ｄ／Ａコン
バーター５に入力され、アナログ信号に変換される。
このとき、前記メモリ装置２の動作周波数以上の周波数
の信号を得る事ができる。
の信号を得る事ができる。
なお、上記のろ波器６は、通過周波数を任意に設定でき
る電圧制御帯域通過ろ波器が適切であり、低域通過ろ波
器でも可能である。
る電圧制御帯域通過ろ波器が適切であり、低域通過ろ波
器でも可能である。
このとき、前記出力周波数設定器７を省略できる。
上記基準周波数発振器１の詳細は特願昭６１−２５４４
８３に記載した。
８３に記載した。
このようにして得られた基準周波数ｆｒをＰＬＬ回路８
に人力すると、このＰＬＬ回路８は、位相比較器９．低
域通過ろ波器１０．電圧制御発振器１１．および分周器
１２から構成されているので、前記分周器１２の分周比
Ｎに応じて、前記基準周波数はＮ倍の周波数に変換され
、合成周波数ｆｏｕｔが得られる。
に人力すると、このＰＬＬ回路８は、位相比較器９．低
域通過ろ波器１０．電圧制御発振器１１．および分周器
１２から構成されているので、前記分周器１２の分周比
Ｎに応じて、前記基準周波数はＮ倍の周波数に変換され
、合成周波数ｆｏｕｔが得られる。
前記初期値設定器４に微小ステップの周波数データを入
力させると、微小ステップの周波数の基準周波数ｆｒを
切り換えることが高速にできる。
力させると、微小ステップの周波数の基準周波数ｆｒを
切り換えることが高速にできる。
このようにして、周波数設定器７若しくは初期値設定器
４の設定値を変えることにより微小ステップの合成周波
数ｒｏｕｔを得ることができる。
４の設定値を変えることにより微小ステップの合成周波
数ｒｏｕｔを得ることができる。
また、前記ＰＬＬ回路８の分周器１２の分周比Ｎを変え
ることにより、前記基準周波数をステップとする合成周
波数ｆｏｎｔを得ることができるのである。
ることにより、前記基準周波数をステップとする合成周
波数ｆｏｎｔを得ることができるのである。
〔効果］
上述したように、本発明による周波数シンセサイザーに
よれば、所望の周波数の波形データを記憶させた記憶手
段をアクセスする信号を設定することにより、多種の微
小ステップの周波数を高速に切り換えて得ることができ
るので、高度な機能の周波数シンセサイザーをシンプル
な、低コストで実現できるという効果が得られる。
よれば、所望の周波数の波形データを記憶させた記憶手
段をアクセスする信号を設定することにより、多種の微
小ステップの周波数を高速に切り換えて得ることができ
るので、高度な機能の周波数シンセサイザーをシンプル
な、低コストで実現できるという効果が得られる。
そして、上記効果を奏するＰＬＬ回路はシングルループ
で構成でき、水晶発振器も１個で良いのである。
で構成でき、水晶発振器も１個で良いのである。
第１図は本発明にかかる周波数シンセサイザーの一実施
例のブロック図、第２図は前記実施例のＤ／Ａコンバー
ター出力の周波数スペクトル分布図、第３図は本発明の
詳細な説明するために示したＰＬＬ基準周波数生成手段
出力の周波数スペクトル分布図である。 ｌ・・・基準周波数発振器１． ２・・・メモリ装置、 ３・・・アドレス信号発生器、 ４・・・初期値設定器、 ５・・・Ｄ／Ａコンバーター、 ６・・・ろ波器、 ７・・・出力周波数設定器、 ８・・・ＰＬＬ回路、 ９・・・位相比較器、 ＩＯ・・・低域通過ろ波器、 １１・・・電圧制御発振器、 １２・・・分周器、 １３・・・内部基準周波数発振器、 ｆｃ・・クロック周波数、 ｆｒ・・基準周波数、 ｆ ｏｕｔ・・・合成周波数。
例のブロック図、第２図は前記実施例のＤ／Ａコンバー
ター出力の周波数スペクトル分布図、第３図は本発明の
詳細な説明するために示したＰＬＬ基準周波数生成手段
出力の周波数スペクトル分布図である。 ｌ・・・基準周波数発振器１． ２・・・メモリ装置、 ３・・・アドレス信号発生器、 ４・・・初期値設定器、 ５・・・Ｄ／Ａコンバーター、 ６・・・ろ波器、 ７・・・出力周波数設定器、 ８・・・ＰＬＬ回路、 ９・・・位相比較器、 ＩＯ・・・低域通過ろ波器、 １１・・・電圧制御発振器、 １２・・・分周器、 １３・・・内部基準周波数発振器、 ｆｃ・・クロック周波数、 ｆｒ・・基準周波数、 ｆ ｏｕｔ・・・合成周波数。
Claims (1)
- （１）波形データを記憶させた記憶手段と、前記記憶手
段を読み出すアドレス初期値を設定する設定手段と、内
部基準周波数発振器の発振周波数に同期して前記アドレ
ス初期値から前記記憶手段をアクセスして所定の波形デ
ータを読みだす波形データ読み出し手段と、前記記憶手
段から読み出されたデータに基づいてＰＬＬの基準周波
数を生成するＰＬＬ基準周波数生成手段と、前記ＰＬＬ
基準周波数を使用するＰＬＬ回路とからなることを特徴
とする周波数シンセサイザー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311320A JPH01151824A (ja) | 1987-12-09 | 1987-12-09 | 周波数シンセサイザー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62311320A JPH01151824A (ja) | 1987-12-09 | 1987-12-09 | 周波数シンセサイザー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01151824A true JPH01151824A (ja) | 1989-06-14 |
Family
ID=18015714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62311320A Pending JPH01151824A (ja) | 1987-12-09 | 1987-12-09 | 周波数シンセサイザー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01151824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406229A (en) * | 1993-03-30 | 1995-04-11 | Nec Corporation | Phase locked loop frequency synthesizer with fast frequency switching |
| JP2009153009A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Ltd | クロック発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296522A (ja) * | 1987-05-28 | 1988-12-02 | Yokogawa Electric Corp | デジタル形信号発生装置 |
-
1987
- 1987-12-09 JP JP62311320A patent/JPH01151824A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296522A (ja) * | 1987-05-28 | 1988-12-02 | Yokogawa Electric Corp | デジタル形信号発生装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406229A (en) * | 1993-03-30 | 1995-04-11 | Nec Corporation | Phase locked loop frequency synthesizer with fast frequency switching |
| JP2009153009A (ja) * | 2007-12-21 | 2009-07-09 | Fujitsu Ltd | クロック発生回路 |
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