CN103023507A - Dac的采样时钟生成方法及装置 - Google Patents
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Abstract
本发明公开了一种DAC的采样时钟生成方法及装置。该方法包括：时钟选择单元通过现场可编程门阵列FPGA内部的多路选择器选择需要输入的参考时钟；锁相倍频单元通过直接数字控制DDS芯片内部的锁相环PLL电路对参考时钟进行锁相倍频，将参考时钟的频率扩大到预定频率；采样时钟生成单元通过DDS芯片内部的数字控制振荡器NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元通过低通滤波器对可变采样时钟信号进行滤波，并输出滤波后的可变采样时钟信号，作为DAC的采样时钟。
Description
技术领域
本发明涉及信号处理技术领域，特别是涉及一种数模转换器（Digital toAnalog Convorter，简称为DAC）的采样时钟生成方法及装置。
背景技术
随着技术的发展，测试装备正朝向小型化、智能化发展，要求测试的功能不断增多，体积尽可能小。在测试装备中信号发生器类仪器占有非常重要的地位，为了解决复杂的信号发生技术，需要引入变采样率架构，为高性能数模转换（Digital to Analog，简称为DA）类产品提供了技术保障。
在许多信号处理系统中，经常会遇到采样率可变问题，即要求一个数字系统能工作在多采样率状态下，以解决软件无线电技术中的任意采样应用。在不同需求时为DAC提供不同频率的采样时钟，尤其在百兆量级的高速采样的应用中，对采样时钟的质量要求较高，而一般由逻辑门电路分频或倍频产生的时钟抖动特性较差，有必要优化低相噪的可变采样时钟电路。
发明内容
本发明提供一种DAC的采样时钟生成方法及装置，以解决现有技术中的上述的问题。
本发明提供一种DAC的采样时钟生成方法，包括：时钟选择单元通过现场可编程门阵列（Field－Programmable Gate Array，简称为FPGA）内部的多路选择器选择需要输入的参考时钟；锁相倍频单元通过直接数字式频率合成器（Direct Digital Synthesizer，简称为DDS）芯片内部的锁相环（Phase LockedLoop，简称为PLL）电路对参考时钟进行锁相倍频，将参考时钟的频率扩大到预定频率；采样时钟生成单元通过DDS芯片内部的数字控制振荡器（NumericalControlled Oscillator，简称为NCO）将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元通过低通滤波器对可变采样时钟信号进行滤波，并输出滤波后的可变采样时钟信号，作为DAC的采样时钟。
优选地，上述方法还包括：时钟同步单元通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向DDS芯片发送DDS同步控制信号；采样时钟生成单元通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号具体包括：根据DDS同步控制信号，采样时钟生成单元通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元通过低通滤波器对可变采样时钟信号进行滤波，并输出滤波后的可变采样时钟信号具体包括：滤波单元通过低通滤波器对可变采样时钟信号进行滤波，将滤波后的可变采样时钟信号输出到FPGA内部的PLL电路，通过PLL电路对可变采样时钟信号进行板内相位补偿，将相位补偿后的可变采样时钟信号通过FPGA内部的选择器输出。
优选地，参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。
优选地，低通滤波器为：5阶椭圆滤波器。
优选地，滤波单元通过低通滤波器对可变采样时钟信号进行滤波具体包括：滤波单元通过低通滤波器滤除可变采样时钟信号中的高阶分量。
本发明还提供了一种DAC的采样时钟生成装置，包括：时钟选择单元，用于通过现场可编程门阵列FPGA内部的多路选择器选择需要输入的参考时钟；锁相倍频单元，用于通过直接数字控制DDS芯片内部的锁相环PLL电路对参考时钟进行锁相倍频，将参考时钟的频率扩大到预定频率；采样时钟生成单元，用于通过DDS芯片内部的数字控制振荡器NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元，用于通过低通滤波器对可变采样时钟信号进行滤波，并输出滤波后的可变采样时钟信号，作为DAC的采样时钟；
优选地，装置还包括：
时钟同步单元，用于通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向DDS芯片发送DDS同步控制信号；采样时钟生成单元进一步用于：根据DDS同步控制信号，通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元进一步用于：通过低通滤波器对可变采样时钟信号进行滤波，将滤波后的可变采样时钟信号输出到FPGA内部的PLL电路；装置还包括：板内相位补偿单元，用于通过FPGA内部的PLL电路对可变采样时钟信号进行板内相位补偿，将相位补偿后的可变采样时钟信号通过FPGA内部的选择器输出。
优选地，参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。
优选地，低通滤波器为：5阶椭圆滤波器。
优选地，滤波单元具体用于：通过低通滤波器滤除可变采样时钟信号中的高阶分量。
本发明有益效果如下：
通过DDS技术及PLL技术实现16bit分辨率，-120dBc/Hz低相噪的同时实现可变的采样率时钟；采用温补晶振提供高稳时钟基准，并将该时钟基准经由锁相环搬移至预定频率，作为DDS电路的参考时钟，DDS电路以预定步进为DA提供可变的采样率时钟；同时，本发明实施例通过FPGA内部PLL对外部同步信号的相位补偿，可实现多板之间的时钟同步。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是本发明实施例的DAC的采样时钟生成方法的流程图；
图2是本发明实施例的DAC的采样时钟生成方法的硬件结构示意图；
图3是本发明实施例的DDS工作示意图；
图4是本发明实施例的时钟同步工作示意图；
图5是本发明实施例的系统整体工作流程示意图；
图6是本发明实施例的DAC的采样时钟生成装置的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了解决现有技术中的上述问题，本发明提供了一种DAC的采样时钟生成方法及装置，以下结合附图以及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不限定本发明。
方法实施例
根据本发明的实施例，提供了一种DAC的采样时钟生成方法，图1是本发明实施例的DAC的采样时钟生成方法的流程图，如图1所示，根据本发明实施例的DAC的采样时钟生成方法包括如下处理：
步骤101，时钟选择单元通过现场可编程门阵列FPGA内部的多路选择器选择需要输入的参考时钟；参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。
步骤102，锁相倍频单元通过直接数字控制DDS芯片内部的锁相环PLL电路对参考时钟进行锁相倍频，将参考时钟的频率扩大到预定频率；
步骤103，采样时钟生成单元通过DDS芯片内部的数字控制振荡器NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；
步骤104，滤波单元通过低通滤波器对可变采样时钟信号进行滤波，并输出滤波后的可变采样时钟信号，作为DAC的采样时钟。低通滤波器为：5阶椭圆滤波器。
在步骤104中，滤波单元通过低通滤波器滤除可变采样时钟信号中的高阶分量。
为了使板卡间的DAC采样时钟同步，时钟同步单元通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向DDS芯片发送DDS同步控制信号；根据DDS同步控制信号，采样时钟生成单元通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元通过低通滤波器对所述可变采样时钟信号进行滤波，将滤波后的可变采样时钟信号输出到FPGA内部的PLL电路，通过PLL电路对可变采样时钟信号进行板内相位补偿，将相位补偿后的可变采样时钟信号通过FPGA内部的选择器输出。
需要说明的是，上述各个单元可以通过软件配置相应寄存器实现控制操作。
以下结合附图，对本发明实施例的上述技术方案进行详细的说明。
图2是本发明实施例的DAC的采样时钟生成方法的硬件结构示意图，如图2所示，本发明实施例的DAC的采样时钟生成方法硬件由FPGA、DDS和滤波器组成，可为DA提供1kHz~200MHz可变的采样率时钟。
具体地，时钟输入包括外部参考时钟、本地参考时钟及高稳定度的恒温晶振等共三种时钟，时钟选择单元通过FPGA内部的多路选择器可以根据需求在性能和成本方面灵活选择。
在参考时钟为10MHz的条件下，为使DDS输出最高达200MHz的采样时钟，要求DDS工作的采样频率为1GHz，而实际的参考时钟很难达到这么高的频率。锁相倍频单元利用DDS内部的PLL电路，将10MHz时钟锁相倍频100倍后，可到达1GHz时钟。
图3是本发明实施例的DDS工作示意图，如图3所示，根据采样定理，为产生1kHz~200MHz可变的采样率时钟，如上所述，应将10MHz参考时钟送给DDS内部的PLL产生1000MHz时钟，该时钟做为DDS芯片NCO的工作参考时钟，DDS电路以1Hz步进为DA提供1kHz~200MHz的可变采样率时钟，本发明实施例的可变采样率时钟具有以下特点：
1、低相噪：本发明实施例可以选择采用-140dBc/Hz低相噪、高稳定度的恒温晶振为参考时钟，经倍频后做为DDS的时钟参考，保障了DDS输出信号的低相噪特性，考虑到倍频损耗、传输干扰等因素，仍可以实现-120dBc/Hz的信号输出。
2、小步进的可变采样率：由DDS原理，在1GHz时钟工作下，32位字长NCO的分辨率为1/2^32×10e9=0.23Hz，可以实现1Hz小步进的信号输出，为1kHz~200MHz之间变采样的灵活设计提供了保障。
DDS电路输出1kHz~200MHz的可变采样率时钟到滤波单元，滤波单元以DDS产生的时钟信号为阶梯波，要经过低通滤波器后，滤除高阶分量，才能做为DA的参考时钟。其中，上述低通滤波器可以为5阶椭圆滤波器。
时钟与同步控制的目的是配置参考与采样时钟、进行多板卡之间的同步，图4是本发明实施例的时钟同步工作示意图，如图4所示，通过锁相环的工作原理可知，只要2个时钟的频率相同、相位相同，多个锁相环的输出就可以达到同频同相，因此时基同步的关键为DDS芯片的同步，为了让DDS芯片达到同步，必须使用DDS参考时钟产生同步更新信号（IO_update），但是DDS参考时钟频率较高，考虑控制总线的时延和缓冲器的时延之和较大，因此通过FPGA的PLL对外部同步时钟实现相位补偿，产生DDS的同步更新信号，即可实现多板间的时钟同步。
具体地，外部同步时钟由EPLL向时钟同步单元反馈同步信息，时钟同步单元通过FPGA内部的EPLL电路对外部同步时钟进行相位补偿，向DDS芯片发送DDS同步控制信号；根据DDS同步控制信号，采样时钟生成单元通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元通过低通滤波器对可变采样时钟信号进行滤波，并将滤波后的所述可变采样时钟信号输出到FPGA内部的PLL电路，通过所述PLL电路对所述可变采样时钟信号进行板内相位补偿，将相位补偿后的所述可变采样时钟信号通过所述FPGA内部的选择器输出，进而实现多板间的时钟同步。
图5是本发明实施例的系统整体工作流程示意图，如图5所示，上电开机后，启动自检操作，自检操作完成对硬件的验证操作，对重要的部件进行检验，如果工作正常，则开始进入下一步操作流程，否则发出报警信号，表示异常。正常操作流程时，硬件等待用户的命令，收到命令后，通过FPGA完成各种时序的转化工作，最后产生相应的信号。上位机主要提供硬件参数配置，接口函数遵循IVI信号源规范。为实现DDS、PLL等属性设定，寄存器配置函数如下：
ViStatus IviFgen_ConfigureSampleRate(ViSession vi,ViReal64sampleRate)
//set_dds_sample_rate(freq)
//Step1：复位
//复位DDS
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x00000000);
Delay(0.1)
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE，DDS_config_addr,0x00000001);
//Step2：设置工作模式
//CFR1，设置DDS工作模式-位宽32、地址00，可从寄存器设置
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x00000003);
//CFR1，设置DDS工作模式-数据01
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_data_low32_addr,0x01000000);
//启动寄存器配置状态机（含位宽32、地址00）
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x00000007);
Delay(0.1)
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x00000003);
//Step3：设置PLL（10M-1GHz，100倍）
//Profile0，设置DDS的CFR3-位宽32、地址02
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x02000003);
//Profile0，设置DDS频率控制字-数据ftw
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_data_low32_addr，0x1E3F4164);
//CFR3<26:24>：101b，VCO SEL；CFR3<8>：1，PLL Enable；CFR3<7:1>:64h，N=100
//启动寄存器配置状态机（含位宽32、地址0e）
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x02000005);
Delay(0.1)
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x02000001);
//Step4：设置DDS（1k-200MHz）
//Profile0，设置DDS频率控制字-位宽64、地址0e
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x0e000001);
//Profile0，设置DDS频率控制字-数据ftw
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_data_low32_addr,00400000);
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_data_hi32_addr，0x08b50000);
//0x0E：0x08b50000..ftw[31:0]（ftw=取整[freq/clk*2^32]）400000,1/1024
//启动寄存器配置状态机（含位宽64、地址0e）
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x0e000005);
Delay(0.1)
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x0e000001)。
综上所述，本发明实施例的技术方案通过DDS技术及PLL技术实现16bit分辨率，-120dBc/Hz低相噪的同时实现可变的采样率时钟；采用温补晶振提供高稳时钟基准，并将该时钟基准经由锁相环搬移至预定频率，作为DDS电路的参考时钟，DDS电路以预定步进为DA提供可变的采样率时钟；同时，本发明实施例通过FPGA内部EPLL对外部同步信号的相位补偿，可实现多板之间的时钟同步。
装置实施例
根据本发明的实施例，提供了一种DAC的采样时钟生成装置，图6是本发明实施例的DAC的采样时钟生成装置的结构示意图，如图6所示，根据本发明实施例的DAC的采样时钟生成装置包括：时钟选择单元60、锁相倍频单元61、采样时钟生成单元62、滤波单元63、以及时钟同步单元64，以下对本发明实施例的各个模块进行详细的说明。
时钟选择单元60，用于通过现场可编程门阵列FPGA内部的多路选择器选择需要输入的参考时钟；参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。
锁相倍频单元61，用于通过直接数字控制DDS芯片内部的锁相环PLL电路对参考时钟进行锁相倍频，将参考时钟的频率扩大到预定频率；
采样时钟生成单元62，用于通过DDS芯片内部的数字控制振荡器NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；
滤波单元63，用于通过低通滤波器对可变采样时钟信号进行滤波，并输出滤波后的可变采样时钟信号，作为DAC的采样时钟；低通滤波器为：5阶椭圆滤波器。
滤波单元63具体用于：通过低通滤波器滤除可变采样时钟信号中的高阶分量。
优选地，上述装置进一步包括：时钟同步单元64，用于通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向所述DDS芯片发送DDS同步控制信号；
采样时钟生成单元62进一步用于：根据DDS同步控制信号，通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；
所述滤波单元进一步用于：通过所述低通滤波器对所述可变采样时钟信号进行滤波，将滤波后的所述可变采样时钟信号输出到FPGA内部的PLL电路；
所述装置还包括：板内相位补偿单元，用于通过所述FPGA内部的PLL电路对所述可变采样时钟信号进行板内相位补偿，将相位补偿后的所述可变采样时钟信号通过所述FPGA内部的选择器输出。
以下结合附图，对本发明实施例的上述技术方案进行详细的说明。
图2是本发明实施例的DAC的采样时钟生成方法的硬件结构示意图，如图2所示，本发明实施例的DAC的采样时钟生成方法硬件由FPGA、DDS和滤波器组成，可为DA提供1kHz~200MHz可变的采样率时钟。
具体地，时钟输入包括外部参考时钟、本地参考时钟及高稳定度的恒温晶振等共三种时钟，时钟选择单元通过FPGA内部的多路选择器可以根据需求在性能和成本方面灵活选择。
在参考时钟为10MHz的条件下，为使DDS输出最高达200MHz的采样时钟，要求DDS工作的采样频率为1GHz，而实际的参考时钟很难达到这么高的频率。锁相倍频单元利用DDS内部的PLL电路，将10MHz时钟锁相倍频100倍后，可到达1GHz时钟。
图3是本发明实施例的DDS工作示意图，如图3所示，根据采样定理，为产生1kHz~200MHz可变的采样率时钟，如上所述，应将10MHz参考时钟送给DDS内部的PLL产生1000MHz时钟，该时钟做为DDS芯片NCO的工作参考时钟，DDS电路以1Hz步进为DA提供1kHz~200MHz的可变采样率时钟，本发明实施例的可变采样率时钟具有以下特点：
1、低相噪：本发明实施例可以选择采用-140dBc/Hz低相噪、高稳定度的恒温晶振为参考时钟，经倍频后做为DDS的时钟参考，保障了DDS输出信号的低相噪特性，考虑到倍频损耗、传输干扰等因素，仍可以实现-120dBc/Hz的信号输出。
2、小步进的可变采样率：由DDS原理，在1GHz时钟工作下，32位字长NCO的分辨率为1/2^32×10e9=0.23Hz，可以实现1Hz小步进的信号输出，为1kHz~200MHz之间变采样的灵活设计提供了保障。
DDS电路输出1kHz~200MHz的可变采样率时钟到滤波单元，滤波单元以DDS产生的时钟信号为阶梯波，要经过低通滤波器后，滤除高阶分量，才能做为DA的参考时钟。其中，上述低通滤波器可以为5阶椭圆滤波器。
时钟与同步控制的目的是配置参考与采样时钟、进行多板卡之间的同步，图4是本发明实施例的时钟同步工作示意图，如图4所示，通过锁相环的工作原理可知，只要2个时钟的频率相同、相位相同，多个锁相环的输出就可以达到同频同相，因此时基同步的关键为DDS芯片的同步，为了让DDS芯片达到同步，必须使用DDS参考时钟产生同步更新信号（IO_update），但是DDS参考时钟频率较高，考虑控制总线的时延和缓冲器的时延之和较大，因此通过FPGA的PLL对外部同步时钟实现相位补偿，产生DDS的同步更新信号，即可实现多板间的时钟同步。
具体地，外部同步时钟由EPLL向时钟同步单元反馈同步信息，时钟同步单元通过FPGA内部的EPLL电路对外部同步时钟进行相位补偿，向DDS芯片发送DDS同步控制信号；根据DDS同步控制信号，采样时钟生成单元通过DDS芯片内部的NCO将预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；滤波单元通过低通滤波器对可变采样时钟信号进行滤波，并将滤波后的所述可变采样时钟信号输出到FPGA内部的PLL电路，通过所述PLL电路对所述可变采样时钟信号进行板内相位补偿，将相位补偿后的所述可变采样时钟信号通过所述FPGA内部的选择器输出，进而实现多板间的时钟同步。
图5是本发明实施例的系统整体工作流程示意图，如图5所示，上电开机后，启动自检操作，自检操作完成对硬件的验证操作，对重要的部件进行检验，如果工作正常，则开始进入下一步操作流程，否则发出报警信号，表示异常。正常操作流程时，硬件等待用户的命令，收到命令后，通过FPGA完成各种时序的转化工作，最后产生相应的信号。上位机主要提供硬件参数配置，接口函数遵循IVI信号源规范。为实现DDS、PLL等属性设定，寄存器配置函数如下：
ViStatus IviFgen_ConfigureSampleRate(ViSession vi,ViReal64sampleRate)
//set_dds_sample_rate(freq)
//Step1：复位
//复位DDS
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x00000000);
Delay(0.1)
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x00000001);
//Step2：设置工作模式
//CFR1，设置DDS工作模式-位宽32、地址00，可从寄存器设置
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x00000003);
//CFR1，设置DDS工作模式-数据01
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_data_low32_addr,0x01000000);
//启动寄存器配置状态机（含位宽32、地址00）
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x00000007);
Delay(0.1)
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x00000003);
//Step3：设置PLL（10M-1GHz，100倍）
//Profile0，设置DDS的CFR3-位宽32、地址02
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x02000003);
//Profile0，设置DDS频率控制字-数据ftw
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_data_low32_addr,0x1E3F4164);
//CFR3<26:24>：101b，VCO SEL；CFR3<8>：1，PLL Enable；CFR3<7:1>:64h，N=100
//启动寄存器配置状态机（含位宽32、地址0e）
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x02000005);
Delay(0.1)
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x02000001);
//Step4：设置DDS（1k-200MHz）
//Profile0，设置DDS频率控制字-位宽64、地址0e
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DD S_config_addr,0x0e000001);
//Profile0，设置DDS频率控制字-数据ftw
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_data_low32_addr,00400000);
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_data_hi32_addr，0x08b50000);
//0x0E：0x08b50000..ftw[31:0]（ftw=取整[freq/clk*2^32]）400000,1/1024
//启动寄存器配置状态机（含位宽64、地址0e）
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DDS_config_addr,0x0e000005);
Delay(0.1)
AMC3220B_status=viOut16(instrSession,VI_A24_SPACE,DD S_config_addr,0x0e000001)。
综上所述，本发明实施例的技术方案通过DDS技术及PLL技术实现16bit分辨率，-120dBc/Hz低相噪的同时实现可变的采样率时钟；采用温补晶振提供高稳时钟基准，并将该时钟基准经由锁相环搬移至预定频率，作为DDS电路的参考时钟，DDS电路以预定步进为DA提供可变的采样率时钟；同时，本发明实施例通过FPGA内部EPLL对外部同步信号的相位补偿，可实现多板之间的时钟同步。
在此提供的算法和显示不与任何特定计算机、虚拟系统或者其它设备固有相关。各种通用系统也可以与基于在此的示教一起使用。根据上面的描述，构造这类系统所要求的结构是显而易见的。此外，本发明也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本发明的内容，并且上面对特定语言所做的描述是为了披露本发明的最佳实施方式。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书（包括伴随的权利要求、摘要和附图）中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书（包括伴随的权利要求、摘要和附图）中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
本发明的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器（DSP）来实现根据本发明实施例的DAC的采样时钟生成装置中的一些或者全部部件的一些或者全部功能。本发明还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序（例如，计算机程序和计算机程序产品）。这样的实现本发明的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
Claims (10)
1.一种数模转换器DAC的采样时钟生成方法，其特征在于，包括：
时钟选择单元通过现场可编程门阵列FPGA内部的多路选择器选择需要输入的参考时钟；
锁相倍频单元通过直接数字控制DDS芯片内部的锁相环PLL电路对所述参考时钟进行锁相倍频，将所述参考时钟的频率扩大到预定频率；
采样时钟生成单元通过DDS芯片内部的数字控制振荡器NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；
滤波单元通过低通滤波器对所述可变采样时钟信号进行滤波，并输出滤波后的所述可变采样时钟信号，作为所述DAC的采样时钟。
2.如权利要求1所述的方法，其特征在于，所述方法还包括：所述时钟同步单元通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向所述DDS芯片发送DDS同步控制信号；
采样时钟生成单元通过DDS芯片内部的NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号具体包括：
根据所述DDS同步控制信号，所述采样时钟生成单元通过所述DDS芯片内部的NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；
所述滤波单元通过低通滤波器对所述可变采样时钟信号进行滤波，并输出滤波后的所述可变采样时钟信号具体包括：
所述滤波单元通过所述低通滤波器对所述可变采样时钟信号进行滤波，将滤波后的所述可变采样时钟信号输出到FPGA内部的PLL电路，通过所述PLL电路对所述可变采样时钟信号进行板内相位补偿，将相位补偿后的所述可变采样时钟信号通过所述FPGA内部的选择器输出。
3.如权利要求1或2所述的方法，其特征在于，所述参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。
4.如权利要求1或2所述的方法，其特征在于，所述低通滤波器为：5阶椭圆滤波器。
5.如权利要求1或2所述的方法，其特征在于，滤波单元通过低通滤波器对所述可变采样时钟信号进行滤波具体包括：
所述滤波单元通过低通滤波器滤除所述可变采样时钟信号中的高阶分量。
6.一种数模转换器DAC的采样时钟生成装置，其特征在于，包括：
时钟选择单元，用于通过现场可编程门阵列FPGA内部的多路选择器选择需要输入的参考时钟；
锁相倍频单元，用于通过直接数字控制DDS芯片内部的锁相环PLL电路对所述参考时钟进行锁相倍频，将所述参考时钟的频率扩大到预定频率；
采样时钟生成单元，用于通过DDS芯片内部的数字控制振荡器NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；
滤波单元，用于通过低通滤波器对所述可变采样时钟信号进行滤波，并输出滤波后的所述可变采样时钟信号，作为所述DAC的采样时钟。
7.如权利要求6所述的装置，其特征在于，所述装置还包括：
所述时钟同步单元，用于通过FPGA内部的EPLL电路对接收到的外部同步时钟进行相位补偿，并向所述DDS芯片发送DDS同步控制信号；
所述采样时钟生成单元进一步用于：根据所述DDS同步控制信号，通过所述DDS芯片内部的NCO将所述预定频率的参考时钟作为工作参考时钟，生成预定范围内的可变采样时钟信号；
所述滤波单元进一步用于：通过所述低通滤波器对所述可变采样时钟信号进行滤波，将滤波后的所述可变采样时钟信号输出到FPGA内部的PLL电路；
所述装置还包括：
板内相位补偿单元，用于通过所述FPGA内部的PLL电路对所述可变采样时钟信号进行板内相位补偿，将相位补偿后的所述可变采样时钟信号通过所述FPGA内部的选择器输出。
8.如权利要求6或7所述的装置，其特征在于，所述参考时钟包括以下至少之一：外部参考时钟、本地参考时钟、恒温晶振。
9.如权利要求6或7所述的装置，其特征在于，所述低通滤波器为：5阶椭圆滤波器。
10.如权利要求6或7所述的装置，其特征在于，所述滤波单元具体用于：通过所述低通滤波器滤除所述可变采样时钟信号中的高阶分量。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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| CN201210519472.9A CN103023507B (zh) | 2012-12-06 | 2012-12-06 | Dac的采样时钟生成方法及装置 |
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| CN103023507A true CN103023507A (zh) | 2013-04-03 |
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Family
ID=47971686
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210519472.9A Active CN103023507B (zh) | 2012-12-06 | 2012-12-06 | Dac的采样时钟生成方法及装置 |
Country Status (1)
| Country | Link |
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