KR101994847B1 - 위상 고정 루프, 이를 포함하는 집적회로 칩 및 테스트 시스템 - Google Patents

위상 고정 루프, 이를 포함하는 집적회로 칩 및 테스트 시스템 Download PDF

Info

Publication number
KR101994847B1
KR101994847B1 KR1020120046468A KR20120046468A KR101994847B1 KR 101994847 B1 KR101994847 B1 KR 101994847B1 KR 1020120046468 A KR1020120046468 A KR 1020120046468A KR 20120046468 A KR20120046468 A KR 20120046468A KR 101994847 B1 KR101994847 B1 KR 101994847B1
Authority
KR
South Korea
Prior art keywords
clock
data clock
frequency
memory chip
test
Prior art date
Application number
KR1020120046468A
Other languages
English (en)
Other versions
KR20130123204A (ko
Inventor
최해랑
조주환
나광진
김관동
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120046468A priority Critical patent/KR101994847B1/ko
Priority to US13/714,357 priority patent/US9496878B2/en
Publication of KR20130123204A publication Critical patent/KR20130123204A/ko
Application granted granted Critical
Publication of KR101994847B1 publication Critical patent/KR101994847B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H03K21/023—Input circuits comprising pulse shaping or differentiating circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Abstract

위상 고정 루프는, 피드백 클럭과 입력 클럭의 위상을 비교하는 위상 검출부; 상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부; 테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 출력클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 출력클럭을 생성하는 제1분주부; 및 상기 출력클럭을 분주해 상기 피드백 클럭을 생성하는 제2분주부를 포함한다.

Description

위상 고정 루프, 이를 포함하는 집적회로 칩 및 테스트 시스템{PHASE LOCKED LOOP, INTEGRATED CIRCUIT CHIP AND TEST SYSTEM INCLUDING THE SAME}
본 발명은 외부에서 클럭을 입력받아 동작하는 클럭 동기 시스템의 테스트 기술에 관한 것이다.
집적회로의 설계 기술 및 인프라의 발달로 인하여 집적회로의 설계 과정에서 소요되는 시간은 점점 짧아지고 있다. 하지만, 집적회로가 구현하는 기능의 복잡성은 점점 증대되고 있으므로, 이를 테스트하고 검증하는데 소요되는 시간은 급격히 증가하고 있다. 집적회로의 설계에 필요한 시간은 개발 초기에만 필요하지만 집적회로의 테스트에 필요한 시간은 생산 과정에서 지속적으로 필요하다. 테스트 시간의 증가는 곧 생산비용의 증가와도 직결되는 문제이다.
한편, 테스트 장비의 발전 속도는 집적회로 칩의 발전속도를 따라가지 못하고 있다. 예를 들어, 집적회로 칩은 200Mhz로 동작하는데 반하여, 테스트 장비는 40Mhz의 동작까지만 지원한다. 또한, 집적회로 칩의 속도와 동일한 테스트 장비가 존재한다고 하더라도, 테스트 장비는 매우 고가이기 때문에 집적회로 칩의 발전속도에 맞추어 테스트 장비를 주기적으로 교체하는 데에는 매우 많은 비용이 소모된다. 이러한 테스트 장비의 한계로 인해, 대부분의 경우에 집적회로 칩은 노멀 동작시보다 테스트 동작시에 저속으로 동작한다.
도 1은 종래의 위상 고정 루프를 포함하는 집적회로 칩(100)의 구성도이다.
도 1을 참조하면, 집적회로 칩(100)은, 위상 고정 루프(110), 제어회로(120), 내부회로(130), 및 데이터 송/수신회로(140)를 포함한다.
위상 고정 루프(110)는 집적회로 칩(100) 외부에서 입력된 입력 클럭(CLK_IN)을 이용해 출력 클럭(CLK_OUT)을 생성한다. 위상 고정 루프(110)에서 생성된 출력 클럭(CLK_OUT)은 집적회로 칩(100)이 사용하는 내부 클럭(internal clock)이 된다. 입력 클럭(CLK_IN)과 출력 클럭(CLK_OUT)은 서로 동일한 주파수를 가질 수도 있으며, 서로 다른 주파수를 가질 수도 있다.
제어회로(120)는 집적회로 칩(100) 외부로부터 입력되는 제어신호들(CONTROL SIGNALS)에 응답해 집적회로 칩(100)의 구성들에 대한 제어동작을 수행한다. 집적회로 칩(100)이 메모리인 경우 제어신호들(CONTROL SIGNALS)은 커맨드(commnad)와 어드레스(address)에 대응하며, 제어회로(120)는 커맨드 디코더와 어드레스 디코더 등 커맨드와 어드레스에 대응하는 제어동작을 수행하는 회로가 된다. 제어회로(120)는 위상 고정 루프(110)에서 생성된 출력 클럭(CLK_OUT)에 동기해 동작한다.
내부회로(130)는 집적회로 칩(100) 고유의 기능을 수행하는 회로이다. 집적회로 칩(100)이 메모리라면 내부회로(130)는 제어회로(120)의 명령에 따라 데이터를 저장하거나 독출하는 메모리 뱅크(memory bank)가 된다. 또한, 집적회로 칩(100)이 CPU라면 내부회로(130)는 제어회로(120)의 명령에 따라 각종 연산동작을 수행하는 연산회로가 된다. 내부회로(130)도 위상 고정 루프(110)에서 생성된 출력 클럭(CLK_OUT)에 동기해 동작할 수 있다.
데이터 송/수신회로(140)는 위상 고정 루프(110)에서 생성된 출력 클럭(CLK_OUT)에 동기해, 집적회로 칩(100) 외부로부터 입력되는 데이터를 수신해 내부회로(130)로 전달하고 내부회로(130)로부터 출력되는 데이터를 집적회로 칩(100) 외부로 송신한다.
도 2는 도 1의 위상 고정 루프(110)의 구성도이다.
도 2를 참조하면, 위상 고정 루프(110)는, 위상 검출부(210), 클럭 생성부(220), 분주부(230)를 포함한다.
위상 검출부(210)는 피드백 클럭(CLK_FB)과 입력 클럭(CLK_IN)의 위상을 비교해, 두 클럭(CLK_FB, CLK_IN) 중 어느 클럭의 위상이 앞서는지를 나타내는 업/다운 신호(UP/DN)를 생성한다.
클럭 생성부(220)는 업/다운 신호(UP/DN)에 응답해 출력 클럭(CLK_OUT)의 주파수를 높이거나 낮춘다. 클럭 생성부(220)는 업/다운 신호에 응답해 충전전류(charging current)/방전전류(discharging current)를 생성하는 차지펌프(221), 충전전류/방전전류에 의해 충/방전되며 제어전압(VCTRL)을 생성하는 루프 필터(222, loop filter(low pass filter)), 제어전압(VCTRL)에 대응하는 출력클럭(CLK_OUT)을 생성하는 전압제어발진기(223, VCO: Voltage Controlled Oscillator)를 포함해 구성된다.
분주부(230)는 출력 클럭(CLK_OUT)을 분주해 피드백 클럭(CLK_FB)을 생성한다. 분주부(230)의 분주비(dividing ratio) N은 [(CLK_FB의 주파수) X (분주비 N) = (CLK_OUT의 주파수)]로 정의된다. 위상 고정 루프(110)의 출력 클럭(CLK_OUT)의 주파수는 (입력 클럭(CLK_IN)의 주파수) X (분주부(230)의 분주비 N)가 된다.
앞서 설명한 바와 같이, 테스트 장비의 한계로 인하여 테스트 동작시에는 집적회로 칩(100)으로 낮은 주파수의 입력 클럭(CLK_IN)이 인가된다. 예를 들어, 노멀 동작시에는 집적회로 칩(100)으로 500Mhz의 입력 클럭(CLK_IN)이 인가되다면, 테스트 동작시에는 집적회로 칩(100)으로 20Mhz의 입력 클럭(CLK_IN)이 인가된다. 이러한 상황에서, 분주부(230)의 분주비가 1인 경우에, 클럭 생성부(220)는 노멀 동작시에는 500Mhz의 출력 클럭(CLK_OUT)을 생성해야 하고, 테스트 동작시에는 20Mhz의 출력 클럭(CLK_OUT)을 생성해야 한다. 그렇다면, 노멀 동작과 테스트 동작을 지원하기 위해, 클럭 생성부(220)의 동작 범위(operation range, or locking range)가 20~500Mhz가 되어야 한다.
이와 같이, 노멀 동작과 테스트 동작시의 동작 속도 차이로 인하여, 수십~수백배의 차이의 동작 범위를 지원하도록 클럭 생성부(220)를 설계하는 것은 대단히 힘들며, 설계가 가능하다고 하더라도 클럭 생성부(220)의 면적이 크게 늘어나게 된다는 문제점이 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 노멀 동작시와 테스트 동작시의 동작 주파수가 다르더라도 문제 없이 동작하는 지연 고정 루프 및 이를 포함하는 집적회로 칩과 테스트 시스템을 제공하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 위상 고정 루프는, 피드백 클럭과 입력 클럭의 위상을 비교하는 위상 검출부; 상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부; 테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 출력클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 출력클럭을 생성하는 제1분주부; 및 상기 출력클럭을 분주해 상기 피드백 클럭을 생성하는 제2분주부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 위상 고정 루프는, 출력 클럭과 입력 클럭의 위상을 비교하는 위상 검출부; 상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부; 및 테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 출력 클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 출력 클럭을 생성하는 분주부를 포함한다.
또한, 본 발명의 일실시예에 따른 집적회로 칩은, 피드백 클럭과 입력 클럭의 위상을 비교하는 위상 검출부; 상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부; 테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 출력 클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 출력 클럭을 생성하는 제1분주부; 상기 출력 클럭을 분주해 상기 피드백 클럭을 생성하는 제2분주부; 및 상기 출력 클럭에 동기해 데이터를 송/수신하기 위한 데이터 송/수신회로를 포함한다.
또한, 본 발명의 다른 실시예에 따른 집적회로 칩은, 출력 클럭과 입력 클럭의 위상을 비교하는 위상 검출부; 상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부; 테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 상기 출력 클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 출력 클럭을 생성하는 분주부; 및 상기 출력 클럭에 동기해 데이터를 송/수신하기 위한 데이터 송/수신회로를 포함한다.
또한, 본 발명의 일실시예에 따른 테스트 시스템은, 테스트 장비와 집적회로 칩을 포함하는 테스트 시스템에 있어서, 상기 테스트 장비는 상기 집적회로 칩으로 입력클럭을 전달하고 상기 집적회로 칩과 데이터를 송/수신하며, 상기 집적회로 칩은 피드백 클럭과 상기 입력 클럭의 위상을 비교하는 위상 검출부; 상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부; 상기 테스트 장비와 동작하는 테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 상기 출력 클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 출력 클럭을 생성하는 제1분주부; 상기 출력 클럭을 분주해 상기 피드백 클럭을 생성하는 제2분주부; 및 상기 출력 클럭에 동기해 상기 테스트 장비와 데이터를 송수신하기 위한 데이터 송/수신회로를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 테스트 시스템은, 테스트 장비와 집적회로 칩을 포함하는 테스트 시스템에 있어서, 상기 테스트 장비는 상기 집적회로 칩으로 입력클럭을 전달하고 상기 집적회로 칩과 데이터를 송/수신하며, 상기 집적회로 칩은 출력 클럭과 상기 입력 클럭의 위상을 비교하는 위상 검출부; 상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부; 상기 테스트 장비와 동작하는 테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 상기 출력 클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 출력 클럭을 생성하는 분주부; 및 상기 출력 클럭에 동기해 상기 테스트 장비와 데이터를 송수신하기 위한 데이터 송/수신회로를 포함하는 것을 특징으로 한다.
또한, 본 발명의 일실시예에 따른 메모리 테스트 시스템은, 제어 클럭과 데이터 클럭을 사용하는 메모리 테스트 시스템에 있어서, 상기 제어 클럭과 데이터 클럭을 동일한 주파수로 상기 메모리 칩으로 인가하는 테스트 장비; 및 상기 테스트 장비로부터 전달받은 제어 클럭에 동기해 제어 동작을 수행하는 제어회로와, 상기 테스트 장비로부터 전달받은 상기 데이터 클럭을 이용해 더 높은 주파수의 내부 데이터 클럭을 생성하는 위상 고정 루프와, 상기 내부 데이터 클럭에 동기해 상기 테스트 장비와 데이터를 주고받는 데이터 송/수신회로를 포함하는 메모리 칩을 포함한다.
본 발명에 따르면, 테스트 동작시에 위상 고정 루프로부터 출력되는 출력 클럭은 낮은 주파수로 유지하면서 위상 고정 루프 내부적으로 생성되는 클럭은 높은 주파수로 유지하는 것이 가능해진다. 따라서, 위상 고정 루프가 노멀 동작 및 테스트 동작에서의 동작 주파수를 쉽게 지원할 수 있다.
도 1은 종래의 위상 고정 루프를 포함하는 집적회로 칩(100)의 구성도.
도 2는 도 1의 위상 고정 루프(110)의 구성도.
도 3은 본 발명의 일실시예에 따른 위상 고정 루프(300_A)의 구성도.
도 4는 본 발명의 다른 실시예에 따른 위상 고정 루프(300_B)의 구성도.
도 5는 도 3과 도 4의 분주부(330)의 일실시예 구성도.
도 6은 본 발명에 따른 위상 고정 루프(300_A, 300_B)를 포함하는 테스트 시스템의 일실시예 구성도.
도 7은 본 발명에 따른 메모리 테스트 시스템의 일실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 위상 고정 루프(300_A)의 구성도이다.
도 3을 참조하면, 위상 고정 루프(300_A)는 위상 검출부(310), 클럭 생성부(320), 제1분주부(330), 및 제2분주부(340)를 포함한다.
위상 검출부(310)는 피드백 클럭(CLK_FB)과 입력 클럭(CLK_IN)의 위상을 비교해, 두 클럭(CLK_FB, CLK_IN) 중 어느 클럭의 위상이 앞서는지를 나타내는 업/다운 신호(UP/DN)를 생성한다.
클럭 생성부(320)는 업/다운 신호에 응답해 제1클럭(CLK_1)의 주파수를 높이거나 낮춘다. 클럭 생성부(320)는 업/다운 신호(UP/DN)에 응답해 충전전류/방전전류를 생성하는 차지펌프(321), 충전전류/방전전류에 의해 충/방전되며 제어전압(VCTRL)을 생성하는 루프 필터(322), 제어전압(VCTRL)에 대응하는 제1클럭(CLK_1)을 생성하는 전압제어발진기(323)를 포함해 구성될 수 있다. 여기서는 클럭 생성부(320)가 아날로그(analog) 방식으로 설계된 것을 예시하였지만, 클럭 생성부(320)는 디지털(digital) 방식으로 설계될 수도 있다. 클럭 생성부(320)가 디지털 방식으로 설계되는 경우에 클럭 생성부(320)는 업/다운 신호(UP/DN)에 응답해 디지털 코드를 생성하는 제어회로와 디지털 코드에 대응하는 제1클럭(CLK_1)을 생성하는 디지털 제어 오실레이터(DCO: Digitally Controlled Oscillator)가 사용될 수 있다.
제1분주부(330)는 테스트 모드에서는 높은 분주비로 제1클럭(CLK_1)을 분주해 출력 클럭(CLK_OUT)을 생성하고, 노멀 모드에서는 낮은 분주비로 제1클럭(CLK_1)을 분주해 출력 클럭(CLK_OUT)을 생성한다. 여기서 낮은 분주비는 제1클럭(CLK_1)을 그대로 출력 클럭(CLK_OUT)으로 전달하는 것, 즉 분주비가 1인 경우를 포함한다. 예를 들어, 제1분주부(330)는 테스트 모드에서는 분주비 10으로 제1클럭(CLK_1)을 분주해 출력 클럭(CLK_OUT)을 생성하고, 노멀 모드에서는 제1클럭(CLK_1)을 그대로 출력 클럭(CLK_OUT)으로 전달할 수 있다. 제1분주부(330)로 입력되는 테스트 모드 신호(TM)는 테스트 동작시에 활성화되고 노멀 동작시에 비활성화되는 신호이다.
제2분주부(340)는 출력 클럭(CLK_OUT)을 분주해 피드백 클럭(CLK_FB)을 생성한다.
도 3의 위상 고정 루프(300_A)에서는 출력 클럭(CLK_OUT)의 주파수는 (제2분주부(340)의 분주비) X (입력 클럭(CLK_IN)의 주파수)가 된다. 그러나, 클럭 생성부가 생성하는 제1클럭(CLK_1)의 주파수는 (제2분주부(340)의 분주비) X (제1분주부(330)의 분주비) X (입력클럭(CLK_IN)의 주파수)가 된다. 노멀 동작시에 입력 클럭(CLK_IN)의 주파수가 250Mhz, 제1분주부(330)의 분주비 1, 제2분주부(340)의 분주비가 2라고 가정하고, 테스트 동작시에 입력 클럭(CLK_IN)의 주파수가 25Mhz, 제1분주부(330)의 분주비 10, 제2분주부(340)의 분주비가 2라고 가정하자. 그러면, 노멀 동작시에 클럭 생성부(320)가 생성하는 제1클럭(CLK_1)의 주파수는 500Mhz가 되고 출력 클럭(CLK_OUT)의 주파수는 500Mhz가 된다. 또한, 테스트 동작시에 클럭 생성부(320)가 생성하는 제1클럭(CLK_1)의 주파수는 500Mhz가 되고 출력 클럭(CLK_OUT)의 주파수는 50Mhz가 된다. 도 3의 위상 고정 루프(300_A)는 테스트 동작시에는 낮아진 입력 클럭(CLK_IN)의 주파수(25Mhz)에 따라 낮은 주파수(50Mhz)의 출력 클럭(CLK_OUT)을 생성하지만, 실질적으로 클럭 생성부(320)가 생성하는 제1클럭(CLK_1)의 주파수는 노멀 동작시와 동일하게(500Mhz) 유지하는 것이 가능하다.
결과적으로, 위상 고정 루프(300_A)를 도 3과 같이 설계하면, 노멀 동작시에 입력 클럭(CLK_IN)이 높은 주파수로 입력되고, 테스트 동작시에 입력 클럭(CLK_IN)이 낮은 주파수로 입력되더라도, 클럭 생성부(320)의 동작 범위를 좁게 설계하는 것이 가능해진다.
도 4는 본 발명의 다른 실시예에 따른 위상 고정 루프(300_B)의 구성도이다.
도 4를 참조하면, 위상 고정 루프(300_B)는, 위상 검출부(310), 클럭 생성부(320), 및 분주부(330)를 포함한다. 위상 고정 루프(300_B)는 도 3의 위상 고정 루프(300_A)에서 피드백 루프의 분주부(340)가 생략된 구성을 갖는다. 따라서, 출력 클럭(CLK_OUT)이 그대로 위상 검출부(310)로 입력되는 피드백 클럭으로 사용된다.
위상 고정 루프(300_B)는 피드백 루프의 분주부(340)가 생략되었지만, 노멀 동작시에 입력 클럭(CLK_IN)이 높은 주파수로 입력되고, 테스트 동작시에 입력 클럭(CLK_IN)이 낮은 주파수로 입력되더라도, 두 경우 모두다 클럭 생성부(320)에서는 높은 주파수의 제1클럭(CLK_1)이 생성된다는 점에서 위상 고정 루프(300_A)와 동일하게 동작한다.
도 5는 도 3과 도 4의 분주부(330)의 일실시예 구성도이다.
도 5를 참조하면, 분주부(330)는 분주기(331)와 선택부(332)를 포함한다.
분주기(331)는 미리 설정된 분주비(예, 분주비 10)로 제1클럭(CLK_1)을 분주해 분주 클럭(CLK_DIV)을 생성한다.
선택부(332)는 테스트 모드 신호(TM)의 활성화시, 즉 테스트 모드시, 에는 분주 클럭(CLK_DIV)을 선택해 출력 클럭(CLK_OUT)으로 전달한다. 또한, 테스트 신호(TM)의 비활성화시, 즉 노멀 모드시, 에는 제1클럭(CLK_1)을 선택해 출력 클럭(CLK_OUT)으로 전달한다.
따라서, 분주부(330)는 노멀 모드에서는 제1클럭(CLK_1)을 그대로 출력 클럭(CLK_OUT)으로 전달하고, 테스트 모드에서는 제1클럭(CLK_1)을 분주비 10으로 분주해 출력 클럭(CLK_OUT)으로 전달한다.
분주부(330)는 도 5와 다르게 선택부(332) 없이 하나의 분주기만을 포함하여 구성될 수도 있다. 이 경우에, 분주기는 테스트 모드 신호(TM)의 레벨에 따라 분주비의 변경이 가능하도록 설계하면 된다. 예를 들어, 테스트 모드 신호(TM)가 활성화되면 분주기의 분주비가 10으로 설정되고, 테스트 모드 신호(TM)가 비활성화되면 분주기의 분주비가 1로 설정되도록 설계할 수 있다.
도 6은 본 발명에 따른 위상 고정 루프(300_A, 300_B)를 포함하는 테스트 시스템의 일실시예 구성도이다.
도 6을 참조하면, 테스트 시스템은 테스트 장비(500)와 집적회로 칩(600)을 포함한다.
테스트 장비(500)는 집적회로 칩(600)을 테스트한다. 집적회로 칩(600)이 테스트 장비(500)의 DUT(Device Under Test)가 된다. 테스트 장비(500)는 집적회로 칩(600)으로 제어신호들(CONTROL SIGNALS)과 클럭(CLK_IN)을 전송하고, 집적회로 칩(600)과 데이터(DATA)를 송/수신하며 집적회로 칩(600)이 정상적으로 동작하는지를 확인한다. 도면에는 테스트 장비(500)에 하나의 집적회로 칩(600)이 연결된 것을 도시하였지만, 실제의 테스트시에 테스트 장비(500) 하나에는 수십~수백개의 집적회로 칩(600)이 연결되어 동시에 테스트될 수 있다. 앞서 설명한 바와 같이, 테스트 장비(500)는 장비 및 비용의 한계로 인해 대부분의 경우에 집적회로 칩보(600)다 느린 속도로 동작하는 것이 사용된다. 예를 들어, 집적회로 칩(600)은 노멀 동작시에 250Mhz의 입력 클럭(CLK_IN)을 입력받아 동작하지만, 테스트 장비(500)와 동작하는 테스트 동작시에는 25Mhz의 입력 클럭(CLK_IN)을 입력받을 수 있다.
집적회로 칩(600)은 위상 고정 루프(300_A or 300_B), 제어회로(620), 내부회로(630), 및 데이터 송/수신회로(640)를 포함한다.
위상 고정 루프(300_A or 300_B)는 테스트 장비(500)로부터 입력된 입력 클럭(CLK_IN)을 이용해 출력 클럭(CLK_OUT)을 생성한다. 위상 고정 루프(300_A or 300_B)에서 생성된 출력 클럭(CLK_OUT)은 집적회로 칩(600)이 사용하는 내부 클럭이 된다. 입력 클럭(CLK_IN)과 출력 클럭(CLK_OUT)은 서로 동일한 주파수를 가질 수도 있으며(예, 분주부의 분주비가 1인 경우), 서로 다른 주파수를 가질 수도 있다(예, 분주부의 분주비가 1이 아닌 경우). 앞서 설명한 바와 같이, 테스트 장비(500)가 노멀 동작시보다 낮은 주파수를 가지는 입력 클럭(CLK_IN)을 위상 고정 루프(300_A or 300_B)에 전달하더라도 위상 고정 루프(300_A or 300_B) 내부의 클럭 생성부(320)에서는 노멀 동작시와 동일한 높은 주파수의 제1클럭(CLK_1)이 생성된다.
제어회로(620)는 테스트 장비(500)로부터 전달되는 제어신호들(CONTROL SIGNALS)에 응답해 집적회로 칩(600) 내부의 구성들에 대한 제어 동작을 수행한다. 위상 고정 루프(300_A or 300_B)로 공급되는 테스트 모드 신호(TM)도 제어회로(620)로부터 생성될 수 있다. 집적회로 칩(600)이 메모리인 경우 제어신호들(CONTROL SIGNALS)은 커맨드와 어드레스에 대응하며, 제어회로(620)는 커맨드 디코더와 어드레스 디코더 등 커맨드와 어드레스에 대응하는 제어동작을 수행하는 회로가 된다. 제어회로(620)는 위상 고정 루프(300_A or 300_B)에서 생성된 출력 클럭(CLK_OUT)에 동기해 동작한다.
내부회로(630)는 집적회로 칩(600) 고유의 기능을 수행하는 회로이다. 집적회로 칩이 메모리라면 내부회로(630)는 제어회로(620)의 명령에 따라 데이터를 저장하거나 독출하는 메모리 뱅크가 된다. 또한, 집적회로 칩(600)이 CPU라면 내부회로(630)는 제어회로(620)의 명령에 따라 각종 연산동작을 수행하는 연산회로가 된다. 내부회로(630)도 위상 고정 루프(300_A or 300_B)에서 생성된 출력 클럭(CLK_OUT)에 동기해 동작할 수 있다.
데이터 송/수신회로(640)는 위상 고정 루프(300_A, 300_B)에서 생성된 출력 클럭(CLK_OUT)에 동기해, 테스트 장비(500)로부터 입력되는 데이터를 수신해 내부회로(630)로 전달하고 내부회로(630)로부터 출력되는 데이터를 테스트 장비(500)로 송신한다.
집적회로 칩(600)은 테스트 시에는 느린 테스트 장비(500)와 동작하지만, 이 경우에도 위상 고정 루프(300_A, 300_B)의 클럭 생성부(320)에서는 노멀 동작시(테스트 장비가 아닌, 어플리케이션 기판상의 다른 칩들과 동작시)와 동일한 주파수의 제1클럭(CLK_1)이 생성된다. 따라서, 테스트시에도 위상 고정 루프(300_A or 300_B)의 정상적인 동작을 보장할 수 있다.
도 7은 본 발명에 따른 메모리 테스트 시스템의 일실시예 구성도이다.
도 7을 참조하면, 메모리 테스트 시스템은, 테스트 장비(700)와 메모리 칩(800)을 포함한다.
하기의 설명에서는 제어 클럭(HCK)과 데이터 클럭(WCK)의 2가지 클럭이 언급되는데, 먼저 이들 클럭에 대해 알아보기로 한다. 제어 클럭(HCK)은 메모리 칩(800)의 커맨드(CMD)와 어드레스 관련 제어를 위해 사용되는 클럭이며, 데이터 클럭(WCK)은 메모리 칩(800)에서 송/수신되는 데이터(DATA)를 동기화하기 위한 클럭이다. 메모리 칩(800)은 어드레스(ADD)와 커맨드(CMD)는 낮은 주파수로 인가받지만 데이터(DATA)는 높은 주파수로 인가받는데, 이러한 이유로 데이터 클럭(WCK)은 제어 클럭(HCK) 대비 2배의 주파수를 갖는다. 예를 들어, 노멀 동작시에 데이터 클럭(WCK)의 주파수가 400Mhz라면 제어 클럭(HCK)의 주파수는 200Mhz가 된다.
테스트 장비(700)는 메모리 칩(800)을 테스트한다. 메모리 칩(800)이 테스트 장비의 DUT가 된다. 테스트 장비(700)는 메모리 칩(800)으로 커맨드(CMD), 어드레스(ADD), 제어 클럭(HCK) 및 데이터 클럭(WCK)을 전송하고, 메모리 칩(800)과 데이터(DATA)를 송/수신하며 메모리 칩(800)이 정상적으로 동작하는지를 확인한다. 테스트 장비(700)는 자신의 한계 주파수, 즉 자신이 생성할 수 있는 최대 주파수로 제어 클럭(HCK)과 데이터 클럭(WCK)을 생성해 메모리 칩(800)으로 전달한다. 만약, 테스트 장비(700)가 생성할 수 있는 클럭의 최대 주파수가 40Mhz라면 테스트 장비(700)는 제어 클럭(HCK)과 데이터 클럭(WCK)을 모두 40Mhz로 생성해 메모리 칩(800)으로 전달한다. 이 점은 노멀 동작시에 서로 다른 주파수를 갖는 제어 클럭(HCK)과 데이터 클럭(WCK)이 메모리 칩(800)에 인가된다는 점과 다르다.
메모리 칩(800)은 위상 고정 루프(300_A), 제어회로(820), 메모리 뱅크(830), 및 데이터 송/수신회로(840)를 포함한다.
위상 고정 루프(300_A)는 테스트 장비로부터 인가된 데이터 클럭(WCK)을 이용해 출력 클럭(CLK_OUT)을 생성한다. 테스트 장비(700)가 데이터 클럭(WCK)을 제어 클럭(HCK)과 동일한 주파수로 인가했으므로, 메모리 내부적으로 사용되는 데이터 클럭(CLK_OUT)의 주파수가 제어 클럭(HCK)의 주파수의 2배가 되도록 제어될 필요가 있다. 따라서, 위상 고정 루프(300_A)는 출력 클럭(CLK_OUT)의 주파수가 입력된 데이터 클럭(WCK)의 2배가 되도록 생성한다. 이는 메모리 칩(800)이 테스트 장비(700)와 동작하는 테스트 모드시에 위상 고정 루프(300_A)의 피드백 루프 상의 제2분주부(340)의 분주비를 2로 설정하는 것에 의해 가능하다.
제어회로(820)는 테스트 장비(700)로부터 전달된 커맨드(CMD)와 어드레스(ADD)를 이용해 메모리 칩(800) 내부의 메모리 뱅크(830), 데이터 송/수신회로(840) 및 위상 고정 루프(300_A)가 리드 및 라이트 등의 동작을 수행하도록 제어한다. 제어회로(820)의 제어 동작은 제어클럭(HCK)에 동기되어 수행된다.
데이터 송/수신회로(840)는 라이트 동작시에는 위상 고정 루프(300_A)의 출력 클럭(CLK_OUT)에 동기해 테스트 장비(700)로부터 전달되는 데이터를 수신해 메모리 뱅크(830)로 전달하고, 리드 동작시에는 출력 클럭(CLK_OUT)에 동기해 메모리 뱅크(830)로부터 출력되는 데이터를 테스트 장비로 송신한다.
메모리 뱅크(830)는 제어회로(820)의 제어에 따라 데이터 송/수신회로(840)로부터 전달된 데이터를 저장하거나, 저장된 데이터를 데이터 송/수신회로(840)로 전달한다.
메모리 칩(800) 내부의 위상 고정 루프(300_A)에 의해 입력된 데이터 클럭(WCK)보다 2배의 주파수를 갖는 내부 데이터 클럭(CLK_OUT)을 생성하는 것이 가능하다. 따라서, 테스트 장비(700)가 생성할 수 있는 최대 주파수의 클럭보다 더 높은 주파수를 갖는 클럭을 이용하여 메모리 칩(800)을 테스트하는 것이 가능해진다. 또한, 노멀 동작시와 테스트 동작시에 위상 고정 루프(300_A) 내부적으로는 동일한 주파수의 제1클럭(CLK_1)이 생성되므로, 테스트시에도 위상 고정 루프(300_A)의 정상적인 동작을 보장할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
300_A: 위상 고정 루프 310: 위상 검출부
320: 클럭 생성부 330: 제1분주부
340: 제2분주부

Claims (17)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 메모리 칩에 있어서,
    외부로부터 입력된 제어 클럭에 동기해 제어 동작을 수행하는 제어 회로;
    외부로부터 입력된 데이터 클럭을 이용해 내부 데이터 클럭을 생성하는 위상 고정 루프; 및
    상기 내부 데이터 클럭에 동기해 외부 장치와 데이터를 주고받는 데이터 송/수신 회로를 포함하고,
    상기 위상 고정 루프는
    피드백 클럭과 상기 데이터 클럭의 위상을 비교하는 위상 검출부;
    상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부;
    테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 상기 내부 데이터 클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 내부 데이터 클럭을 생성하는 제1분주부; 및
    상기 내부 데이터 클럭을 분주해 상기 피드백 클럭을 생성하는 제2분주부를 포함하고,
    상기 테스트 모드에서 상기 메모리 칩 외부의 테스트 장비는 상기 제어 클럭과 상기 데이터 클럭을 동일한 주파수로 상기 메모리 칩으로 인가하고, 상기 노멀 모드에서 상기 메모리 칩 외부의 메모리 콘트롤러는 상기 제어 클럭과 상기 데이터 클럭을 서로 다른 주파수로 상기 메모리 칩으로 인가하고,
    상기 위상 고정 루프는 상기 테스트 모드에서는 상기 데이터 클럭보다 더 높은 주파수를 가지는 상기 내부 데이터 클럭을 생성하고, 상기 노멀 모드에서는 상기 데이터 클럭과 동일한 주파수로 상기 내부 데이터 클럭을 생성하는
    메모리 칩.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 제1분주부는
    상기 테스트 모드를 나타내는 테스트 모드 신호에 따라 분주비가 변경되는 분주기를 포함하는
    메모리 칩.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서,
    상기 제1분주부는
    설정된 분주비로 상기 제1클럭을 분주해 분주클럭을 생성하는 분주기; 및
    상기 테스트 모드를 나타내는 테스트 모드 신호에 따라 상기 분주클럭 또는 상기 제1클럭을 상기 내부 데이터 클럭으로 전달하는 선택부를 포함하는
    메모리 칩.
  11. 메모리 칩에 있어서,
    외부로부터 입력된 제어 클럭에 동기해 제어 동작을 수행하는 제어 회로;
    외부로부터 입력된 데이터 클럭을 이용해 내부 데이터 클럭을 생성하는 위상 고정 루프; 및
    상기 내부 데이터 클럭에 동기해 외부 장치와 데이터를 주고받는 데이터 송/수신 회로를 포함하고,
    상기 위상 고정 루프는
    상기 내부 데이터 클럭과 상기 데이터 클럭의 위상을 비교하는 위상 검출부;
    상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부; 및
    테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 상기 내부 데이터 클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 내부 데이터 클럭을 생성하는 분주부를 포함하고,
    상기 테스트 모드에서 상기 메모리 칩 외부의 테스트 장비는 상기 제어 클럭과 상기 데이터 클럭을 동일한 주파수로 상기 메모리 칩으로 인가하고, 상기 노멀 모드에서 상기 메모리 칩 외부의 메모리 콘트롤러는 상기 제어 클럭과 상기 데이터 클럭을 서로 다른 주파수로 상기 메모리 칩으로 인가하고,
    상기 위상 고정 루프는 상기 테스트 모드에서는 상기 데이터 클럭보다 더 높은 주파수를 가지는 상기 내부 데이터 클럭을 생성하고, 상기 노멀 모드에서는 상기 데이터 클럭과 동일한 주파수로 상기 내부 데이터 클럭을 생성하는
    메모리 칩.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 분주부는
    상기 테스트 모드를 나타내는 테스트 모드 신호에 따라 분주비가 변경되는 분주기를 포함하는
    메모리 칩.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 분주부는
    설정된 분주비로 상기 제1클럭을 분주해 분주클럭을 생성하는 분주기; 및
    상기 테스트 모드를 나타내는 테스트 모드 신호에 따라 상기 분주클럭 또는 상기 제1클럭을 상기 내부 데이터 클럭으로 전달하는 선택부를 포함하는
    메모리 칩.
  14. 테스트 장비와 메모리 칩을 포함하고, 제어 클럭과 데이터 클럭을 사용하는 테스트 시스템에 있어서,
    상기 테스트 장비는 상기 제어 클럭과 상기 데이터 클럭을 동일한 주파수로 상기 메모리 칩으로 인가하고,
    상기 메모리 칩은
    상기 제어 클럭에 동기해 제어 동작을 수행하는 제어 회로;
    상기 테스트 장비로부터 전달받은 상기 데이터 클럭을 이용해 내부 데이터 클럭을 생성하는 위상 고정 루프; 및
    상기 내부 데이터 클럭에 동기해 상기 테스트 장비와 데이터를 주고받는 데이터 송/수신회로를 포함하고,
    상기 위상 고정 루프는
    피드백 클럭과 상기 테스트 장비로부터 전달받은 데이터 클럭의 위상을 비교하는 위상 검출부;
    상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부;
    상기 테스트 장비와 동작하는 테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 상기 내부 데이터 클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 내부 데이터 클럭을 생성하는 제1분주부; 및
    상기 내부 데이터 클럭을 분주해 상기 피드백 클럭을 생성하는 제2분주부를 포함하고,
    상기 메모리 칩이 상기 테스트 장비가 아닌 메모리 콘트롤러와 동작하는 상기 노멀 모드에서는, 상기 메모리 칩으로 상기 제어 클럭과 상기 데이터 클럭이 서로 다른 주파수로 인가되고,
    상기 위상 고정 루프는 상기 테스트 모드에서는 상기 데이터 클럭보다 더 높은 주파수를 가지는 상기 내부 데이터 클럭을 생성하고, 상기 노멀 모드에서는 상기 데이터 클럭과 동일한 주파수로 상기 내부 데이터 클럭을 생성하는
    메모리 테스트 시스템.
  15. 테스트 장비와 메모리 칩을 포함하고, 제어 클럭과 데이터 클럭을 사용하는 테스트 시스템에 있어서,
    상기 테스트 장비는 상기 제어 클럭과 상기 데이터 클럭을 동일한 주파수로 상기 메모리 칩으로 인가하고,
    상기 메모리 칩은
    상기 제어 클럭에 동기해 제어 동작을 수행하는 제어 회로;
    상기 테스트 장비로부터 전달받은 상기 데이터 클럭을 이용해 내부 데이터 클럭을 생성하는 위상 고정 루프; 및
    상기 내부 데이터 클럭에 동기해 상기 테스트 장비와 데이터를 주고받는 데이터 송/수신회로를 포함하고,
    상기 위상 고정 루프는
    상기 내부 데이터 클럭과 상기 테스트 장비로부터 전달받은 데이터 클럭의 위상을 비교하는 위상 검출부;
    상기 위상 검출부의 검출결과에 따라 제1클럭의 주파수를 높이거나 낮추는 클럭 생성부; 및
    상기 테스트 장비와 동작하는 테스트 모드에서 높은 분주비로 상기 제1클럭을 분주해 상기 내부 데이터 클럭을 생성하고, 노멀 모드에서는 낮은 분주비로 상기 제1클럭을 분주해 상기 내부 데이터 클럭을 생성하는 분주부를 포함하고,
    상기 메모리 칩이 상기 테스트 장비가 아닌 메모리 콘트롤러와 동작하는 상기 노멀 모드에서는, 상기 메모리 칩으로 상기 제어 클럭과 상기 데이터 클럭이 서로 다른 주파수로 인가되고,
    상기 위상 고정 루프는 상기 테스트 모드에서는 상기 데이터 클럭보다 더 높은 주파수를 가지는 상기 내부 데이터 클럭을 생성하고, 상기 노멀 모드에서는 상기 데이터 클럭과 동일한 주파수로 상기 내부 데이터 클럭을 생성하는
    메모리 테스트 시스템.
  16. 제어 클럭과 데이터 클럭을 사용하는 메모리 테스트 시스템에 있어서,
    상기 제어 클럭과 데이터 클럭을 동일한 주파수로 메모리 칩으로 인가하는 테스트 장비; 및
    상기 테스트 장비로부터 전달받은 제어 클럭에 동기해 제어 동작을 수행하는 제어회로와, 상기 테스트 장비로부터 전달받은 상기 데이터 클럭을 이용해 더 높은 주파수의 내부 데이터 클럭을 생성하는 위상 고정 루프와, 상기 내부 데이터 클럭에 동기해 상기 테스트 장비와 데이터를 주고받는 데이터 송/수신회로를 포함하는 메모리 칩을 포함하고,
    상기 메모리 칩이 상기 테스트 장비가 아닌 메모리 콘트롤러와 동작하는 노멀 동작시에는, 상기 메모리 칩으로 상기 제어 클럭과 상기 데이터 클럭이 서로 다른 주파수로 인가되고,
    상기 위상 고정 루프는 상기 데이터 클럭과 동일한 주파수로 상기 내부 데이터 클럭을 생성하는
    메모리 테스트 시스템.
  17. 삭제
KR1020120046468A 2012-05-02 2012-05-02 위상 고정 루프, 이를 포함하는 집적회로 칩 및 테스트 시스템 KR101994847B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120046468A KR101994847B1 (ko) 2012-05-02 2012-05-02 위상 고정 루프, 이를 포함하는 집적회로 칩 및 테스트 시스템
US13/714,357 US9496878B2 (en) 2012-05-02 2012-12-13 Phase-locked loop and integrated circuit chip including the same, and test system including the integrated circuit chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120046468A KR101994847B1 (ko) 2012-05-02 2012-05-02 위상 고정 루프, 이를 포함하는 집적회로 칩 및 테스트 시스템

Publications (2)

Publication Number Publication Date
KR20130123204A KR20130123204A (ko) 2013-11-12
KR101994847B1 true KR101994847B1 (ko) 2019-07-01

Family

ID=49512416

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120046468A KR101994847B1 (ko) 2012-05-02 2012-05-02 위상 고정 루프, 이를 포함하는 집적회로 칩 및 테스트 시스템

Country Status (2)

Country Link
US (1) US9496878B2 (ko)
KR (1) KR101994847B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10295580B2 (en) * 2016-10-03 2019-05-21 Analog Devices Global On-chip measurement for phase-locked loop
KR102434989B1 (ko) * 2017-12-05 2022-08-22 삼성전자주식회사 클록간 정렬을 위한 트레이닝을 수행하는 메모리 장치, 메모리 시스템 및 이의 동작 방법
KR20190068890A (ko) * 2017-12-11 2019-06-19 삼성전자주식회사 클럭 주파수를 조정하기 위한 메모리 시스템
CN110830041B (zh) * 2019-11-25 2023-09-15 上海华力微电子有限公司 占空比50%的连续整数分频器及包括其的锁相环电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US6441660B1 (en) * 2001-02-02 2002-08-27 Broadcom Corporation High speed, wide bandwidth phase locked loop
US6744323B1 (en) * 2001-08-30 2004-06-01 Cypress Semiconductor Corp. Method for phase locking in a phase lock loop
JP2003248037A (ja) * 2002-02-27 2003-09-05 Kawasaki Microelectronics Kk Ｐｌｌテスト回路
KR100541372B1 (ko) * 2003-07-25 2006-01-11 주식회사 하이닉스반도체 지연고정루프의 클럭분주기
KR100657830B1 (ko) * 2005-01-24 2006-12-14 삼성전자주식회사 반도체 메모리 장치의 테스트 장치 및 방법
JP2007053685A (ja) * 2005-08-19 2007-03-01 Nec Electronics Corp 半導体集積回路装置
KR100884587B1 (ko) * 2006-09-21 2009-02-19 주식회사 하이닉스반도체 멀티포트 메모리 장치
US7619451B1 (en) * 2007-02-03 2009-11-17 Altera Corporation Techniques for compensating delays in clock signals on integrated circuits
KR100865739B1 (ko) * 2007-03-31 2008-10-29 주식회사 하이닉스반도체 위상 고정 루프
KR101048303B1 (ko) 2009-01-08 2011-07-13 주식회사 코아로직 Ｄｔｖ 수신기용 주파수 합성기, 그 합성기를 포함하는 ｄｔｖ 수신장치, 및 ｄｔｖ 수신용 국부 발진기 신호 생성방법
JP2011107750A (ja) * 2009-11-12 2011-06-02 Renesas Electronics Corp 半導体集積回路装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JEDEC, "JEDEC Standard, GDDR5 SGRAM, JESD212," JEDEC Solid State Technology Association, 2009. 12.*
K.-H. Kim 외, "A 20-Gb/s 256-Mb DRAM With an Inductorless Quadrature PLL and a Cascaded Pre-emphasis Transmitter," IEEE Journal of Solid-State Circuits, vol. 41, no. 1, pp. 127-134, 2006. 01.*

Also Published As

Publication number Publication date
US9496878B2 (en) 2016-11-15
KR20130123204A (ko) 2013-11-12
US20130294186A1 (en) 2013-11-07

Similar Documents

Publication Publication Date Title
US11709525B2 (en) Drift detection in timing signal forwarded from memory controller to memory device
KR101994847B1 (ko) 위상 고정 루프, 이를 포함하는 집적회로 칩 및 테스트 시스템
US8143926B2 (en) Data signal generating apparatus
KR101950320B1 (ko) 위상 검출 회로 및 이를 이용한 동기 회로
KR100865739B1 (ko) 위상 고정 루프
KR100331561B1 (ko) 번-인 테스트시 고주파로 동작 가능한 지연동기회로를갖는 반도체 메모리 장치 및 이 지연동기회로의 동작방법
CN108063618B (zh) 一种vco自动校准电路和方法
KR20080029241A (ko) 반도체 메모리장치 및 이에 대한 웨이퍼 레벨 테스트 방법
US8165258B2 (en) Clock generating device and method thereof
US7187705B1 (en) Analog spread spectrum signal generation circuit
US8135968B2 (en) Semiconductor apparatus including power management integrated circuit
US7986177B2 (en) Semiconductor device
US8526559B2 (en) Communication systems and clock generation circuits thereof with reference source switching
US6646937B2 (en) Integrated clock generator, particularly for driving a semiconductor memory with a test signal
US8063708B2 (en) Phase locked loop and method for operating the same
US10097341B1 (en) Testing of clock and data recovery circuits
KR101082426B1 (ko) 클럭 생성 회로 및 클럭 생성 회로를 포함하는 테스트 시스템
KR20010035839A (ko) 지연동기루프 회로를 구비하는 반도체 메모리장치
US7804727B2 (en) Semiconductor device having multiple I/O modes
KR102135426B1 (ko) 반도체 장치의 동작 모드 설정 회로 및 이를 이용한 데이터 처리 시스템
US10523215B2 (en) Semiconductor apparatus for performing clock phase synchronization, and an operating method thereof and semiconductor system using the same
KR100636329B1 (ko) 통합 네트워크 인터페이스 장치 및 그 운용 방법
KR20070077699A (ko) 웨이퍼 상태에서 고주파 회로를 테스트할 수 있는 반도체메모리 장치
JP2001186005A (ja) 半導体装置
JP2009077018A (ja) ジッタ検出回路及びジッタ検出方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant