JP2001186005A

JP2001186005A - 半導体装置

Info

Publication number: JP2001186005A
Application number: JP36573099A
Authority: JP
Inventors: Kazuhiro Watada; 和浩綿田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2001-07-06

Abstract

(57)【要約】【課題】システム上でのバス衝突や他回路の誤動作な
どの不具合を防止することができ、外部への情報出力
を、そのシステムに適合した形態で行うことができる半
導体装置を提供する。【解決手段】入出力端子部ＮＴ１において、入出力回
路Ｎ１の外部回路側出力端子に接続された出力トライス
テートバッファ１０５とレベルシフタ１０１との間に、
２入力のＡＮＤ回路１０３と２入力のＯＲ回路１０４と
を挿入し、それらＡＮＤ回路１０３とＯＲ回路１０４の
各１入力に、外部電源で動作する出力制御回路１０２か
らの制御信号ＣＮＴを入力して、出力トライステートバ
ッファ１０５の制御を行い、入出力回路Ｎ１の出力を確
定させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部電源で動作す
る内部回路とその外部との間で、外部電源で動作する入
出力回路を介して情報信号を入出力する半導体装置に関
するものである。

【０００２】

【従来の技術】従来から、例えばコンピュータシステム
において、演算や情報表示や情報入出力などの各種処理
を実行するための多くの集積回路チップが搭載されてお
り、それらの集積回路チップは、それぞれシステムバス
を介して、ＣＰＵやメモリなどに接続され、それらとの
間で情報等のデータ信号を入出力している。

【０００３】このような集積回路チップとしては、一般
的に、内部電源で動作する内部回路と、システムバスを
介して、ＣＰＵやメモリなどの外部回路との間で、外部
電源で動作する入出力回路を介して情報信号を入出力す
る半導体装置が、広く使用されている。この半導体装置
は、通常、情報信号の入出力に対して、入出力回路への
信号印加により入出力回路での情報信号に対する入出力
を切り換えるように構成されている。

【０００４】以上のように、内部電源および外部電源な
ど複数の電源および入出力回路を備えた一般的な半導体
装置について、以下に説明する。図８は一般的な複数電
源及び入出力回路を備えた半導体装置の構成を示すブロ
ック図である。図８において、８０１は外部電源と内部
電源という異なる動作電源電圧回路の間に挿入されるレ
ベルシフタ、８０２は外部からのＩ／Ｏ信号を受ける入
力バッファ、８０３は内部回路８０５からの信号をＩ／
Ｏ信号として外部に出力する出力トライステートバッフ
ァ、８０４は内部電源を生成する内部電源生成回路、８
０５は内部電源生成回路８０４で生成された内部電源で
動作する内部回路である。そして、入力バッファ８０２
と出力トライステートバッファ８０３とで、入出力回路
Ｎ８が構成され、さらに、入出力回路Ｎ８とレベルシフ
タ８０１とで、Ｉ／Ｏ信号の内部回路８０５への入出力
端となる入出力端子部ＮＴ８が構成されている。

【０００５】上記構成において、外部からＩ／Ｏ信号を
内部回路８０５へ入力する場合には、外部からのＩ／Ｏ
信号を入力バッファ８０２で受け、レベルシフタ８０１
により一旦内部電源への電圧変換を行った後、その信号
を内部回路８０５へ送っていた。また、内部回路８０５
からの出力信号を外部にＩ／Ｏ信号として出力する場合
には、まずレベルシフタ８０１を介して一旦外部電源へ
の電圧変換を行い、出力トライステートバッファ８０３
より外部にＩ／Ｏ信号として出力していた。その際の出
力トライステートバッファ８０３の制御信号としては、
内部回路８０５にて内部電源を元にして生成され、レベ
ルシフタ８０１により上記の電圧変換が行われた後の信
号が用いられていた。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体装置では、内部電源生成回路８０４に
より内部電源を停止または動作させるタイミングで、入
出力端子部ＮＴ８において、入出力回路Ｎ８内の出力ト
ライステートバッファ８０３の制御が不能となるため、
入出力回路Ｎ８の外部への出力状態が不定となり、シス
テム上でバスが衝突したり他回路が誤動作し得るなどの
問題点を有していた。

【０００７】本発明は、上記従来の問題点を解決するも
ので、トライステート出力状態が制御不能となることか
ら起こる外部出力の不定によるシステム上でのバス衝突
や他回路の誤動作などの不具合を防止することができ、
外部への情報出力を、そのシステムに適合した形態で行
うことができる半導体装置を提供する。

【０００８】

【課題を解決するための手段】上記の課題を解決するた
めに本発明の半導体装置は、トライステート出力状態を
定位させるために、入出力回路への印加信号を制御し、
例えば内部電源が停止となった場合にはそのタイミング
で、入出力回路への印加信号をトライステート出力状態
がローレベル出力状態となる信号とすることにより、内
部電源のオン／オフによる遷移状態での外部出力を確定
することを特徴とする。

【０００９】以上により、トライステート出力状態が制
御不能となることから起こる外部出力の不定によるシス
テム上でのバス衝突や他回路の誤動作などの不具合を防
止することができるとともに、入出力端子部における貫
通電流を抑制することができ、外部への情報出力を、そ
のシステムに適合した形態で行うことができる。

【００１０】

【発明の実施の形態】本発明の請求項１に記載の半導体
装置は、内部電源で動作する内部回路とその外部との間
で、外部電源で動作する入出力回路を介して情報信号を
入出力し、その入出力に対して、前記入出力回路への信
号印加により前記入出力回路での前記情報信号に対する
入出力を切り換える半導体装置において、前記内部電源
を停止または動作させるタイミングで、前記入出力回路
に、その印加信号として、トライステート出力状態がハ
イレベル出力状態またはローレベル出力状態またはハイ
インピーダンス出力状態となる信号を印加するよう構成
する。

【００１１】請求項２に記載の半導体装置は、請求項１
記載の入出力回路への印加信号を外部からの信号により
制御する出力制御回路を備えた構成とする。請求項３に
記載の半導体装置は、請求項１または請求項２記載の入
出力回路への印加信号を制御する出力制御回路を、外部
電源で動作し、前記印加信号の制御のために入力された
外部からのクロックをカウントするカウンタ回路とした
構成とする。

【００１２】請求項４に記載の半導体装置は、請求項１
または請求項２記載の入出力回路への印加信号を制御す
る出力制御回路を、外部電源で動作し、前記印加信号の
制御のために入力された前記外部電源で外部クロックに
より動作するＰＬＬ回路からのクロックを、カウントす
るカウンタ回路とした構成とする。請求項５に記載のシ
ステム構成方法は、請求項１から請求項４のいずれかに
記載の半導体装置を複数接続し、内部電源を停止または
動作させるタイミングで、入出力回路への印加信号を生
成して、前記入出力回路に印加する方法とする。

【００１３】これらの構成および方法によると、トライ
ステート出力状態を定位させるために、入出力回路への
印加信号を制御し、例えば内部電源が停止となった場合
にはそのタイミングで、入出力回路への印加信号をトラ
イステート出力状態がローレベル出力状態となる信号と
することにより、内部電源のオン／オフによる遷移状態
での外部出力を確定する。

【００１４】以下、本発明の実施の形態を示す半導体装
置について、図面を参照しながら具体的に説明する。図
１は本実施の形態の半導体装置の一構成例を示すブロッ
ク図であり、内部電源で動作する領域と外部電源で動作
する領域とを有している。図１において、１０１は内部
電源と外部電源との間でレベル変換するレベルシフタ、
１０２は内部電源を停止または動作させるタイミング
で、入出力回路Ｎ１の出力方向を切り換えるための制御
信号ＣＮＴを生成する出力制御回路、１０３はレベルシ
フタ１０１の出力と出力制御回路１０２の制御信号ＣＮ
Ｔとを入力とする２入力型のＡＮＤ回路、１０４はレベ
ルシフタ１０１の出力と出力制御回路１０２の制御信号
ＣＮＴとを入力とする２入力型のＯＲ回路、１０５は入
出力回路Ｎ１の出力方向を切り換え制御する出力トライ
ステートバッファ、１０６は外部からのＩ／Ｏ信号を受
ける入力バッファ、１０７は外部から供給される信号Ｄ
ＥＴにより停止または動作する機能を有する内部電源を
生成する内部電源生成回路、１０８は内部電源生成回路
１０７により生成される内部電源で動作する内部回路で
ある。

【００１５】以上のように構成された半導体装置の入出
力端子部ＮＴ１において、レベルシフタ１０１は、外部
からの信号ＤＥＴにより、内部電源を停止または動作さ
せるタイミングで、ローレベル信号を出力する機能を有
する。ここで、内部電源と外部電源が共に動作している
場合は、レベルシフタ１０１を介して内部回路１０８の
信号が出力される。次に内部電源を動作した状態から停
止させた時には、レベルシフタ１０１はローレベル信号
を出力し、出力制御回路１０２の出力信号ＣＮＴは即座
にハイレベルとなる。よってＡＮＤ回路１０３の出力は
ローレベル信号となり、ＯＲ回路１０４の出力はハイレ
ベル信号となる。そのため、図１の半導体装置では、内
部電源を停止した時には、出力トライステートバッファ
１０５は、その制御信号がローレベルとなり、ハイレベ
ル信号を出力する（ハイレベル信号出力回路）。

【００１６】次に内部電源を停止した状態から動作させ
る場合について説明する。内部電源を停止状態から動作
させる場合は、内部電源が安定に動作するまでの間、レ
ベルシフタ１０１はローレベル信号を出力し、出力制御
回路１０２の出力信号ＣＮＴはハイレベルとなることに
より、図１の半導体装置は、出力トライステートバッフ
ァ１０５からハイレベル信号を出力する（ハイレベル信
号出力回路）。ただし、内部電源が安定に動作するよう
になった時点で、上記の制御は解除される。

【００１７】図２は本実施の形態の半導体装置の他の構
成例を示すブロック図であり、内部電源で動作する領域
と外部電源で動作する領域とを有している。図２におい
て、２０１は内部電源と外部電源との間でレベル変換す
るレベルシフタ、２０２は内部電源を停止または動作さ
せるタイミングで、入出力回路Ｎ２の出力方向を切り換
えるための制御信号ＣＮＴを生成する出力制御回路、２
０３はレベルシフタ２０１の出力と出力制御回路２０２
からの制御信号ＣＮＴとを入力とする２入力のＡＮＤ回
路、２０４はレベルシフタ２０１の出力と出力制御回路
２０２からの制御信号ＣＮＴを入力とする２入力のＡＮ
Ｄ回路、２０５は入出力回路Ｎ２の出力方向を切り換え
制御する出力トライステートバッファ、２０６は外部か
らのＩ／Ｏ信号を受ける入力バッファ、２０７は外部か
ら供給される信号ＤＥＴにより停止または動作する機能
を有する内部電源を生成する内部電源生成回路、２０８
は内部電源生成回路２０７により生成される内部電源で
動作する内部回路である。

【００１８】以上のように構成された半導体装置の入出
力端子部ＮＴ２において、レベルシフタ２０１は、外部
からの信号ＤＥＴにより内部電源を停止または動作させ
るタイミングで、ローレベル信号を出力する機能を有す
る。ここで、内部電源と外部電源が共に動作している場
合は、レベルシフタ２０１を介して内部回路２０８の信
号が出力される。次に内部電源を動作した状態から停止
させた時には、レベルシフタ２０１はローレベル信号を
出力し、出力制御回路２０２の出力信号ＣＮＴは即座に
ハイレベルとなる。よってＡＮＤ回路２０３の出力はロ
ーレベル信号となり、ＡＮＤ回路２０４の出力もローレ
ベル信号となる。そのため、図２の半導体装置では、内
部電源を停止した時、出力トライステートバッファ２０
５は、その制御信号がローレベルとなり、ローレベル信
号を出力する（ローレベル信号出力回路）。

【００１９】次に内部電源を停止した状態から動作させ
る場合について説明する。内部電源を停止状態から動作
させる場合は、内部電源が安定に動作するようになるま
での間、レベルシフタ２０１はローレベル信号を出力
し、出力制御回路２０２の出力信号ＣＮＴはハイレベル
信号を出力し、図２の半導体装置は、出力トライステー
トバッファ１０５からローレベル信号を出力する（ロー
レベル信号出力回路）。ただし、内部電源が安定に動作
するようになった時点で制御は解除される。

【００２０】図３は本実施の形態の半導体装置のさらに
他の構成例を示すブロック図であり、内部電源で動作す
る領域と外部電源で動作する領域とを有している。図３
において、３０１は内部電源と外部電源との間でレベル
変換するレベルシフタ、３０２は内部電源を停止または
動作させるタイミングで、入出力回路Ｎ３の出力方向を
切り換えるための制御信号ＣＮＴを生成する出力制御回
路、３０３はレベルシフタ３０１の出力と出力制御回路
３０２の制御信号ＣＮＴとを入力とする２入力のＡＮＤ
回路、３０４はレベルシフタ３０１の出力と出力制御回
路３０２の制御信号ＣＮＴとを入力とする２入力のＡＮ
Ｄ回路、３０５は入出力回路Ｎ３の出力方向を切り換え
制御する出力トライステートバッファ、３０６は外部か
らのＩ／Ｏ信号を受ける入力バッファ、３０７は外部か
ら供給される信号ＤＥＴにより停止または動作する機能
を有する内部電源を生成する内部電源生成回路、３０８
は内部電源生成回路３０７により生成される内部電源で
動作する内部回路である。

【００２１】以上のように構成された半導体装置の入出
力端子部ＮＴ３において、レベルシフタ３０１は、外部
からの信号ＤＥＴにより、内部電源を停止または動作さ
せるタイミングで、ローレベル信号を出力する機能を有
する。ここで、内部電源と外部電源が共に動作している
場合は、レベルシフタ３０１を介して内部回路３０８の
信号が出力される。次に内部電源を動作した状態から停
止させた時には、レベルシフタ３０１はローレベル信号
を出力し、出力制御回路３０２の出力信号ＣＮＴは即座
にハイレベルとなる。よってＡＮＤ回路３０３の出力は
ローレベル信号となり、ＡＮＤ回路３０４の出力もロー
レベル信号となる。そのため、図３の半導体装置では、
内部電源を停止した時、出力トライステートバッファ３
０５は、その制御信号がローレベルとなり、ハイインピ
ーダンス信号を出力する（ハイインピーダンス信号出力
回路）。

【００２２】次に内部電源を停止した状態から動作させ
る場合について説明する。内部電源を停止状態から動作
させる場合は、内部電源が安定に動作するまでの間、レ
ベルシフタ３０１はローレベル信号を出力し、出力制御
回路３０２の出力信号ＣＮＴはハイレベルとなることに
より、図３の半導体装置は、出力トライステートバッフ
ァ３０５からハイインピーダンス信号を出力する（ハイ
インピーダンス信号出力回路）。ただし、内部電源が安
定に動作するようになった時点で、上記の制御は解除さ
れる。

【００２３】図４は図１から図３に示す本実施の形態の
各半導体装置を用いた集積回路の構成を示すブロック図
である。図４において、４０１は集積回路の内部回路、
４０２は内部回路４０１を動作させる内部電源を生成す
る内部電源生成回路、４０３は内部電源生成回路４０２
を停止または動作させるタイミングでハイレベル信号を
出力する機能を有するハイレベル信号出力回路（図１）
となる半導体装置、４０４は内部電源生成回路４０２を
停止または動作させるタイミングでローレベル信号を出
力する機能を有するローレベル信号出力回路（図２）と
なる半導体装置、４０５は内部電源生成回路４０２を停
止または動作させるタイミングでハイインピーダンス信
号を出力する機能を有するハイインピーダンス信号出力
回路（図３）となる半導体装置、４０６は内部電源生成
回路４０２を停止または動作させるタイミングで半導体
装置４０３、４０４、４０５の出力状態を切り換えるた
めの制御信号ＣＮＴを生成する出力制御回路、４０７は
内部電源生成回路４０２の停止または動作の信号を受け
る回路である。

【００２４】図１〜図３のようにハイレベル信号出力ま
たはローレベル信号出力またはハイインピーダンス信号
出力の固定出力を可能とする入出力回路を備えた半導体
装置を用いて、集積回路の開発が可能となる。この集積
回路において、内部電源生成回路４０２を停止または動
作させるタイミングで、各固定出力を有する半導体装置
毎に、ハイレベル信号出力回路４０３、ローレベル信号
出力回路４０４、ハイインピーダンス信号出力回路４０
５のいずれかに出力を固定させることが可能であり、且
つ出力トライステート信号を制御する出力制御回路１０
２、２０２、３０２は同一機能であるため、図４に示す
ように出力制御回路４０６は、集積回路内に一回路のみ
具備していればよい。

【００２５】図５は本実施の形態の半導体装置における
出力制御回路の構成を示すブロック図である。この半導
体装置では、出力制御回路４０６が外部クロックを受け
るように構成されている。図５において、５０１は内部
電源を停止した時にはカウントアップせず、内部電源を
動作させた場合にその内部電源が安定に動作するまでカ
ウントアップするカウンタ回路、５０２はカウンタ回路
５０１の出力を受けて、固定出力を有する半導体装置の
出力状態を切り換えるための制御信号ＣＮＴを発生する
制御信号発生器、５０３は内部電源と外部電源との間で
レベル変換するレベルシフタ、５０４は外部からの信号
を受ける入力バッファである。

【００２６】図５に示すように、外部クロック（ＣＬＯ
ＣＫ）を受ける半導体装置内部に、外部クロックをカウ
ントアップするカウンタ回路５０１と固定出力を有する
各半導体装置を制御する制御信号発生器５０２を設け
る。カウンタ回路５０１は内部電源が停止または動作す
る信号ＤＥＴを受ける。内部電源を停止する時には、信
号ＤＥＴを受けてカウンタ回路５０１はカウントアップ
せず、直ちに制御信号発生器５０２に制御開始の制御信
号ＣＮＴを送り各半導体装置の出力状態を切り換え制御
する。

【００２７】一方、内部電源が動作する場合には、内部
電源が安定に動作するまでカウンタ回路５０１はカウン
トアップをし、制御信号発生器５０２に制御開始の制御
信号ＣＮＴを送り、内部電源が安定に動作するまで、各
半導体装置の出力状態を切り換え制御する。図６は本実
施の形態の半導体装置における出力制御回路４０６とし
てＰＬＬ回路を用いた場合の構成を示すブロック図であ
る。図６において、６０１は外部より入力されたクロッ
ク（ＣＬＯＣＫ）の周波数とＰＬＬ回路内でフィードバ
ックされてきたクロック周波数との位相差を検出する位
相比較器、６０２は位相比較器６０１で検出された位相
差を電圧に変換するチャージポンプ回路、６０３はノイ
ズおよび高調波分をカットするローパスフィルタ（ＬＰ
Ｆ）、６０４はチャージポンプ回路６０２からの出力電
圧に応じて発振周波数が制御される電圧制御発振器（Ｖ
ＣＯ）、６０５は電圧制御発振器６０４の出力周波数を
分周する分周器、６０６は分周器６０５の出力を受け、
その出力パルスに対して、信号ＤＥＴにより内部電源を
停止した時はカウントアップせず、内部電源が動作した
場合は内部電源が安定に動作するまでカウントアップす
るカウンタ回路、６０７はカウンタ回路６０６の出力を
受け、固定出力を有する半導体装置の出力状態を切り換
え制御するための制御信号ＣＮＴを発生する制御信号発
生器である。

【００２８】図６のＰＬＬ回路の中に、電圧制御発振器
６０４の出力に基づく分周器６０５の出力パルスをカウ
ントするカウンタ回路６０６と、固定出力を有する各半
導体装置を制御するための制御信号ＣＮＴを発生する制
御信号発生器６０７とを設ける。カウンタ回路６０６
は、内部電源が停止または動作する信号ＤＥＴを受け、
この信号ＤＥＴにより内部電源を停止する時には、分周
器６０５からの出力パルスをカウントアップせず、直ち
に制御信号発生器６０７に制御開始の信号を送り、制御
信号ＣＮＴにより各半導体装置の出力状態を制御する。

【００２９】一方、信号ＤＥＴにより内部電源が動作す
る場合には、内部電源が安定に動作するまで、カウンタ
回路６０６は分周器６０５からの出力パルスをカウント
アップし、制御信号発生器６０７に制御開始の信号を送
り、内部電源が安定に動作するまで、制御信号ＣＮＴに
より各半導体装置の出力状態を制御する。図７は本実施
の形態の半導体装置を用いた集積回路を備えたシステム
構成を示すブロック図であり、集積回路７０４がシステ
ム上でターゲット回路として動作する場合の一構成例で
ある。図７において、７０１は本システムのＣＰＵ、７
０２はシステムバス、７０３はメモリ、７０４は上述の
固定出力を有する半導体装置を具備する集積回路であ
る。

【００３０】図７に示すように、固定出力を有する半導
体装置を具備する集積回路７０４の内部電源を停止また
は動作させるタイミングで、ＣＰＵ７０１がメモリ７０
３にアクセスする場合、集積回路７０４のシステムバス
７０２に接続される固定出力を有する各半導体装置は図
３記載の半導体装置であり、この半導体装置は出力制御
回路４０６により制御され、ハイインピーダンス信号を
バスに送出する。従って、メモリアクセスの際にバスの
衝突を防ぐことができる。

【００３１】また、集積回路７０４がシステムのマスタ
回路として動作する場合について説明する。内部電源を
停止または動作させるタイミングで、集積回路７０４の
システムバス７０２に接続される固定出力を有する各半
導体装置は、システムの特性を考慮し、図１〜図３に記
載の半導体装置より選択する。

【００３２】この半導体装置は、それぞれ出力制御回路
４０６により制御され、ハイレベル信号またはローレベ
ル信号またはハイインピーダンス信号をバスに出力す
る。従って、集積回路７０４の内部電源を停止または動
作させるタイミングで、システムバス７０２に接続され
ている他のターゲット回路にアクセスしてしまうような
誤動作は起こさない。

【００３３】

【発明の効果】以上のように本発明によれば、トライス
テート出力状態を定位させるために、入出力回路への印
加信号を制御し、例えば内部電源が停止となった場合に
はそのタイミングで、入出力回路への印加信号をトライ
ステート出力状態がローレベル出力状態となる信号とす
ることにより、内部電源のオン／オフによる遷移状態で
の外部出力を確定することができる。

【００３４】そのため、トライステート出力状態が制御
不能となることから起こる外部出力の不定によるシステ
ム上でのバス衝突や他回路の誤動作などの不具合を防止
することができるとともに、入出力端子部における貫通
電流を抑制することができ、外部への情報出力を、その
システムに適合した形態で行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の半導体装置の一構成例を
示すブロック図

【図２】同実施の形態の半導体装置の他の構成例を示す
ブロック図

【図３】同実施の形態の半導体装置のさらに他の構成例
を示すブロック図

【図４】同実施の形態の半導体装置を用いた集積回路の
構成を示すブロック図

【図５】同実施の形態の半導体装置における出力制御回
路の構成を示すブロック図

【図６】同実施の形態の半導体装置における出力制御回
路にＰＬＬ回路を用いた構成を示すブロック図

【図７】同実施の形態の半導体装置を用いた集積回路を
備えたシステム構成を示すブロック図

【図８】従来の半導体装置の構成を示すブロック図

【符号の説明】

１０１レベルシフタ１０２出力制御回路１０３ＡＮＤ回路１０４ＯＲ回路１０５出力トライステートバッファ１０６入力バッファ１０７内部電源生成回路１０８内部回路２０１レベルシフタ２０２出力制御回路２０３ＡＮＤ回路２０４ＡＮＤ回路２０５出力トライステートバッファ２０６入力バッファ２０７内部電源生成回路２０８内部回路３０１レベルシフタ３０２出力制御回路３０３ＡＮＤ回路３０４ＡＮＤ回路３０５出力トライステートバッファ３０６入力バッファ３０７内部電源生成回路３０８内部回路４０１内部回路４０２内部電源生成回路４０３ハイレベル信号出力回路４０４ローレベル信号出力回路４０５ハイインピーダンス信号出力回路４０６出力制御回路４０７内部電源ＯＮ／ＯＦＦ信号受信回路５０１カウンタ回路５０２制御信号発生器５０３レベルシフタ５０４入力バッファ６０１位相比較器６０２チャージポンプ回路６０３ＬＰＦ６０４電圧制御発振器（ＶＣＯ）６０５分周器６０６カウンタ回路６０７制御信号発生器７０１ＣＰＵ７０２システムバス７０３メモリ７０４集積回路

Claims

【特許請求の範囲】

【請求項１】内部電源で動作する内部回路とその外部
との間で、外部電源で動作する入出力回路を介して情報
信号を入出力し、その入出力に対して、前記入出力回路
への信号印加により前記入出力回路での前記情報信号に
対する入出力を切り換える半導体装置において、前記内
部電源を停止または動作させるタイミングで、前記入出
力回路に、その印加信号として、トライステート出力状
態がハイレベル出力状態またはローレベル出力状態また
はハイインピーダンス出力状態となる信号を印加するよ
う構成したことを特徴とする半導体装置。
【請求項２】入出力回路への印加信号を外部からの信
号により制御する出力制御回路を備えたことを特徴とす
る請求項１記載の半導体装置。
【請求項３】入出力回路への印加信号を制御する出力
制御回路を、外部電源で動作し、前記印加信号の制御の
ために入力された外部からのクロックをカウントするカ
ウンタ回路としたことを特徴とする請求項１または請求
項２記載の半導体装置。
【請求項４】入出力回路への印加信号を制御する出力
制御回路を、外部電源で動作し、前記印加信号の制御の
ために入力された前記外部電源で外部クロックにより動
作するＰＬＬ回路からのクロックを、カウントするカウ
ンタ回路としたことを特徴とする請求項１または請求項
２記載の半導体装置。
【請求項５】請求項１から請求項４のいずれかに記載
の半導体装置を複数接続し、内部電源を停止または動作
させるタイミングで、入出力回路への印加信号を生成し
て、前記入出力回路に印加することを特徴とするシステ
ム構成方法。