JP4890059B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4890059B2 JP4890059B2 JP2006068824A JP2006068824A JP4890059B2 JP 4890059 B2 JP4890059 B2 JP 4890059B2 JP 2006068824 A JP2006068824 A JP 2006068824A JP 2006068824 A JP2006068824 A JP 2006068824A JP 4890059 B2 JP4890059 B2 JP 4890059B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pll
- clock
- signal
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
2 位相比較器
3 チャージポンプ回路
4 LPF
5 VCO
6 分周器
7 フリップフロップ
8 フリップフロップ
9 PLL出力信号生成回路
10 PLL回路
21 半導体集積回路
22 内部回路
23 PLL回路
24 PLL制御信号
25 切り替え回路
26 LSIテスタ
27 PLL制御手段
28 外部クロック供給手段
29 クロック切り替え制御手段
Claims (3)
- 外部から基準クロックを入力し、実速度動作を行うためのクロックを発生するマスタクロックと、該マスタクロックを分周した分周クロックとを発生するPLL回路と、外部からの切替制御信号に基づき、前記マスタクロックよりは低速の外部クロックと、前記PLL回路によって生成されたPLLクロック信号とを切り替える切替回路とを備えた半導体集積回路であって、
前記PLL回路は、
前記マスタクロックの発生時間幅を定めるための外部からの制御信号を入力し、前記基準クロックでラッチする第1のラッチ回路と、
前記第1のラッチ回路が出力する制御信号を入力し、前記分周クロックでラッチする第2のラッチ回路と、
前記第2のラッチ回路の出力信号と、前記マスタクロックと、前記分周クロックとから、任意のクロック数を有する前記実速度動作を行うための前記PLLクロック信号を生成する生成回路と、
を備えたことを特徴とする半導体集積回路。 - 前記生成回路は、論理演算を行うロジック回路であることを特徴とする請求項1に記載の半導体集積回路。
- 前記PLL回路から出力されるロック状態を示すロックディテクト信号を外部に出力し、テストが行えるかどうかの可否の判断をするようにしたことを特徴とする請求項1又は2に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006068824A JP4890059B2 (ja) | 2006-03-14 | 2006-03-14 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006068824A JP4890059B2 (ja) | 2006-03-14 | 2006-03-14 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007248103A JP2007248103A (ja) | 2007-09-27 |
JP4890059B2 true JP4890059B2 (ja) | 2012-03-07 |
Family
ID=38592595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006068824A Expired - Fee Related JP4890059B2 (ja) | 2006-03-14 | 2006-03-14 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4890059B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5242320B2 (ja) | 2008-09-29 | 2013-07-24 | 富士通テン株式会社 | 発振回路、及び映像表示装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002196046A (ja) * | 2000-12-27 | 2002-07-10 | Mitsubishi Electric Corp | 半導体集積回路およびそのテスト方法 |
JP4239830B2 (ja) * | 2004-01-15 | 2009-03-18 | 日本電気株式会社 | 自己テスト機能を備えたpll回路 |
JP2005236549A (ja) * | 2004-02-18 | 2005-09-02 | Sony Corp | クロック信号切替回路 |
-
2006
- 2006-03-14 JP JP2006068824A patent/JP4890059B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007248103A (ja) | 2007-09-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4434889B2 (ja) | 半導体記憶素子の遅延固定ループ及びそのクロックロック方法 | |
KR100873624B1 (ko) | 파워 다운 모드 제어 장치 및 이를 포함하는 dll 회로 | |
KR101631164B1 (ko) | 위상 동기 루프 회로, 락 검출 방법 및 이를 포함한 시스템 | |
US6078202A (en) | Semiconductor device having portions that operate at different frequencies, and method of designing the device | |
JPH1138100A (ja) | 半導体試験装置 | |
JP4874096B2 (ja) | タイミング発生器を備えた半導体試験装置 | |
US7164742B2 (en) | Deskew architecture | |
US6378098B1 (en) | Semiconductor test system | |
US6806755B1 (en) | Technique for glitchless switching of asynchronous clocks | |
JP5381001B2 (ja) | 半導体集積回路及び半導体集積回路の試験方法 | |
JP2008227936A (ja) | クロック生成回路、クロック選択回路、及び半導体集積回路 | |
JP4890059B2 (ja) | 半導体集積回路 | |
CN107645288A (zh) | 用于产生脉冲的电子电路、方法及电子装置 | |
JP6008386B2 (ja) | 半導体装置とそのテスト方法 | |
US7593831B2 (en) | Method and apparatus for testing delay lines | |
JP4894327B2 (ja) | ジッタ測定回路 | |
JP2001319494A (ja) | メモリ回路用の組込み自己試験装置 | |
JP2000049595A (ja) | Dll回路 | |
JP2021184219A (ja) | 半導体装置 | |
JPH0996663A (ja) | 周期発生装置 | |
Najvirt et al. | How to synchronize a pausible clock to a reference | |
JP2002041178A (ja) | 半導体集積回路装置 | |
JPH1114704A (ja) | 半導体試験装置 | |
JP4820808B2 (ja) | データ出力回路 | |
KR20040042427A (ko) | 디엘엘(dll)의 확률적 락-인 불량 방지 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101105 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101116 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111011 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111213 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111214 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141222 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |