JP4890059B2

JP4890059B2 - 半導体集積回路

Info

Publication number: JP4890059B2
Application number: JP2006068824A
Authority: JP
Inventors: 有豊岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-03-14
Filing date: 2006-03-14
Publication date: 2012-03-07
Anticipated expiration: 2026-03-14
Also published as: JP2007248103A

Description

本発明は、実動作速度でテストするためのＰＬＬ回路を内部に備えた半導体集積回路に関するものである。

従来、近年、ＬＳＩの高速化、高集積化に伴い、低速のＤＣ−ＳＣＡＮパターンでは不良品をリジェクトできないため、そのＬＳＩが実使用で使用する際の動作速度と同等のスピードでテストする（以下、「実スピードテスト」という）ことが要求されている。即ち、ＬＳＩ製造の段階で、何らかの要因で、内部回路の一部の信号伝播速度が遅くなり、論理的には、正しく動作するものであっても、実スピードでは、動作しない場合が発生する可能性もあり、上記低速のＤＣ−ＳＣＡＮパターンによるテストのみでは、このような不良品をリジェクトすることができない。そのため、上記実スピードテストによる検証が要求されている。

しかしながら、上記実スピードテストですべてテストを行うとすれば、高価な高速ＬＳＩテスタを使用することになり、半導体集積回路（以下、「ＬＳＩ」という）の製造コスト増加を招くことになる。

そこで、低スピードで動作するＬＳＩテスタを用い、製造コストの増加を招くことなく、上記のような不良品を除去することを可能にする実スピードテストを行う従来のテスト回路及びテスト方法に関する技術として、例えば、特許文献１（特開２００２−１９６０４６）に開示されている。

この従来技術では、まず、ＬＳＩの内部状態の設定等を低速の外部クロック信号Ｂ（詳細は後記する）により、低速で行った後、テスタ内部で発生する外部クロックＢに比較して、ＬＳＩ内部で発生する高速の基本クロック（後記する「ＰＬＬクロック信号Ａ」）に切り替えて、ＬＳＩを通常使用する場合の速度で動作させる。そして、再び、上記外部クロックＢに戻して、ＬＳＩの高速動作が正常に行われたどうかを低速で検証する。

これにより、ＬＳＩチップ内で、特にタイミングが厳しい部分を重点的に検証することが可能である。

まず、従来のＬＳＩテスト回路のシステム構成について、図３を用いて、以下に説明する。

図３は、従来のＬＳＩテスト回路システムの概略構成を示すシステムブロック図である。

図３に示すように、従来のＬＳＩテスト回路は、テスト対象であるＬＳＩ２１と、ＬＳＩテスタ２６と、ＬＳＩテスタ２６により制御される、ＰＬＬ制御手段２７、外部クロック供給手段２８、及びクロック切り替え信号制御手段２９と、を備えて構成されている。

また、ＬＳＩ２１は、内部構成として、内部回路２２と、ＰＬＬ回路２３と、切り替え回路２５とを備えている。

上記のように構成されるＬＳＩテスタと、ＬＳＩ２１において、ＰＬＬ回路２３は、ＬＳＩテスタ２６からＰＬＬ制御手段２７を介して、出力されるＰＬＬ制御信号２４と、ＬＳＩ２１の外部から出力される基準クロックとに基づいて、ＰＬＬクロック信号Ａを生成し、ＬＳＩ２１の切り替え回路２５に供給する。

上記ＰＬＬ制御信号２４は、後記する図４に示すように、ＬＳＩ２１を実スピード動作を行わせる時間領域範囲を指定する制御信号であり、この制御信号のアクティブ期間内で、実スピードで検証するために必要なクロック数のＰＬＬクロック信号Ａが生成される。

一方、ＬＳＩテスタ２６から、ＬＳＩ２１に設けられた外部クロック信号入力端子（図示していない）を介して、低速の外部クロック信号Ｂが、ＬＳＩ２１の切り替え回路２５に供給される。

そして、上記ＰＬＬ出力信号Ａ及び上記外部クロック信号Ｂのどちらかの信号が、ＬＳＩテスタ２６から出力されるクロック切り替え制御信号に基づいて、切り替え回路２５により、選択されて、内部回路２２へ供給される。

外部クロック信号Ｂが選択されている時間領域では、ＬＳＩ２１に対して、レジスタ等の初期状態設定、実スピード動作による動作結果の検証が行われる。また、ＰＬＬクロック信号Ａが選択されている時間領域は、実スピードでＬＳＩ２１が動作する時間領域である。

このようにして、低速初期値設定→実スピード動作→低速結果読み出しを自動的に行い、実スピード動作の結果を低速で検証する。

次に、上記のように構成される従来のＬＳＩテスト回路システムにおいて、ＬＳＩ２１の動作について、図４、図５を用いて詳細に説明する。

図４は、上述の従来のテスト回路システムの動作を示すタイミングチャートの例である。

まず、クロック切り替え制御信号が“Ｌ”（図４参照）となっており、切替回路２５は、外部クロック信号Ｂを選択し、ＬＳＩ２１の初期状態設定が行われる。なお、ＰＬＬ制御手段２７からのＰＬＬ制御信号は、“Ｌ”である。これにより、ＰＬＬ２３は、ディセーブル状態にあり、ＰＬＬクロック信号Ａは、何ら発生していない。このＬＳＩ２１の初期状態設定状態時において、ＬＳＩテスタ２８からの外部クロック信号Ｂ、データ信号により、ＬＳＩチップの内部回路２２が所望の初期状態にセットされる。

次に、実スピードの動作が行われる。実スピードテスト時の場合には、クロック切り替え制御信号が“Ｈ”（図４参照）となり、切り替え回路２５は、ＰＬＬクロックＡを選択し、ＬＳＩ２１の内部回路２２に供給する。ここで、ＰＬＬ制御手段２７からのＰＬＬ制御信号も“Ｈ”となり、ＰＬＬ回路２３は、アクティブ状態となり、所望のクロック数だけのＰＬＬクロックＡを発生し、ＬＳＩ２１は、実スピードで動作する。

最後に、再び、ＰＬＬ制御信号２４がＬｏｗレベルなり、切り替え回路２５により、ＬＳＩテスタ２６から供給される外部クロック信号Ｂが選択されて、ＬＳＩ２１の内部結果の調査が行われる。

上述したように、ＰＬＬ制御信号がアクティブ状態において、ＰＬＬ回路２３は、所望するクロック数のＰＬＬクロック信号を発生するが、この発生動作について図５を用いて説明する。

図５は、ＰＬＬ回路２３によるＰＬＬクロック信号の発生動作を示すタイミングチャートである。

ＰＬＬ制御信号２４は、外部のＬＳＩテスタ２６から入力されるため、一般に、ＰＬＬ回路２３にとって非同期信号となる。そのため、ＰＬＬ２３本来の出力であるＰＬＬ原出力信号であるＶＣＯ出力信号とＰＬＬ制御信号２４は非同期の関係にある。

そこで、ＶＣＯ出力信号とＰＬＬ制御信号所望のクロック数のＰＬＬクロック信号を出力させるために、ＰＬＬ回路２３内に図示しないカウンタを設けている。このカウンタは、ＰＬＬ制御信号２４がＨｉｇｈレベルのときのみＶＣＯ出力信号をカウントする。そして、図示していないパルス制御回路により、上記カウンタによりカウントされるカウント値が、あるカウント範囲のときのみＨｉｇｈレベルを出力するパルス制御出力信号を生成し、このパルス制御出力信号とＶＣＯ出力信号とのＡＮＤをとることにより、所望するクロック数のＰＬＬクロック出力信号を出力させている。これにより、ＰＬＬ回路２３から所望の回数だけの実スピードのクロックをＬＳＩ２１に供給することができる。
特開２００２−１９６０４６号公報

しかしながら、従来の実スピードテストを行うＬＳＩテスト回路では、ＰＬＬ制御信号とＶＣＯ出力信号は、非同期であるから、単純に、ＶＣＯ出力信号とＰＬＬ制御信号とのロジック回路（例えば、ＡＮＤ論理演算等）のみで、所望のクロック数のＰＬＬクロック信号を発生させることはできず、ＰＬＬ回路内にカウンタを含むカウンタ回路が必要である。所望のクロック数が前述の例のように２クロック分であれば、カウンタのビット長は、数ビットであり、カウンタのビット長の点で問題ないが、実スピードで動作させる期間は数クロックとは限らない。

つまり、従来のテスト回路では、実スピードで動作させる期間が、カウンタのビット長に依存するという問題がある。

また、上記カウンタ回路は、カウンタ値から任意のクロック数のＰＬＬクロック信号を生成する必要があるため、カウント値の始点やクロック幅等を設定するための周辺回路規模が大きくなるという問題がある。

本発明は、かかる問題点に鑑みてなされてものであり、ロジック回路により任意のクロック数を有するＰＬＬクロック信号を簡単に生成することができる半導体集積回路を提供することを目的とする。

上記課題を解決するために、本発明に係る半導体集積回路は、以下の特徴を備えている。

本発明に係る半導体集積回路は、外部から基準クロックを入力し、実速度動作を行うためのクロックを発生するマスタクロックと、該マスタクロックを分周した分周クロックとを発生するＰＬＬ回路と、外部からの切替制御信号に基づき、前記マスタクロックよりは低速の外部クロックと、前記ＰＬＬ回路によって生成されたＰＬＬクロック信号とを切り替える切替回路とを備えた半導体集積回路であって、前記ＰＬＬ回路は、前記マスタクロックの発生時間幅を定めるための外部からの制御信号を入力し、前記基準クロックでラッチする第１のラッチ回路と、前記第１のラッチ回路が出力する制御信号を入力し、前記分周クロックでラッチする第２のラッチ回路と、前記第２のラッチ回路の出力信号と、前記マスタクロックと、前記分周クロックとから、任意のクロック数を有する前記実速度動作を行うための前記ＰＬＬクロック信号を生成する生成回路とを備えたことを特徴とする。

また、本発明に係る半導体集積回路において、前記生成回路は、論理演算を行うロジック回路であることを特徴とする。

また、本発明に係る半導体集積回路は、前記ＰＬＬ回路から出力されるロック状態を示すロックディテクト信号を外部に出力し、テストが行えるかどうかの可否の判断をするようにしたことを特徴とする。

以上説明したように、本発明に係る半導体集積回路によれば、ＰＬＬ回路の出力信号であるＶＣＯ出力信号に同期した制御信号をＰＬＬ制御信号から生成することができるため、この同期した制御信号を利用し、ＶＣＯ出力信号を所望の期間マスクしたＰＬＬクロック信号を生成し、安価なＬＳＩテスタによって、実スピードによるＬＳＩテストを行うことが可能である。

また、ＰＬＬクロック信号の種々のクロック数を有するＰＬＬクロック信号を生成することができるため、実スピードテスト期間に制限がなく、多種のテストパターンの作成ができる。これにより、ＬＳＩの故障検出率のＵＰに繋がり、その結果、市場不良率を下げることができ、市場不良品が出た場合のコストを事前に抑えることが可能である。

また、本発明に係る半導体集積回路によれば、ＰＬＬ回路のロック状態を示すロックディテクト信号をテスタに出力させることにより、テストの可否を外部で判断することが可能である。

以下、本発明に係る半導体集積回路の一実施形態について、添付図面を参照して説明する。

本発明に係る半導体集積回路の構成は、図３に示す半導体集積回路２１のＰＬＬ回路２３を除いて、従来のＬＳＩテスト回路システムのシステムブロック図における半導体集積回路２１と基本的に同じであり、前述した半導体集積回路２１の動作テストを行うＬＳＩテスタ２６を含むテスト回路システムの構成も基本的に同じである。

従って、低速のＬＳＩテスタ２６を用いて、実スピードテスト（高速テスト）を行うＬＳＩテスト回路システムのテスト動作の基本概念及び半導体集積回路２１の基本動作については、説明を省略する。

まず、本発明に係る半導体集積回路の特徴部分であるＰＬＬ回路１０の構成ついて説明する。

図１は、本発明に係る半導体集積回路のＰＬＬ回路の構成を示すブロック図である。

図１に示すように、ＰＬＬ回路１０は、ＰＬＬ回路本体１と、外部から供給されるＰＬＬ制御信号を基準クロックでラッチするフリップフロップ回路７と、フリップフロップ回路７の出力であるＰＬＬ制御信号１を分周信号Ａの立下りでラッチするフリップフロップ回路８と、フリップフロップ回路８の出力である同期制御信号、ＰＬＬ回路本体１から出力される分周信号Ｂ及びＶＣＯ出力信号等からＰＬＬクロック信号を生成するＰＬＬクロック信号生成回路９と、を備えて構成されている。

なお、ＰＬＬ回路本体１は、基準クロックと分周器６の出力である分周信号との位相を比較する位相比較器２と、位相比較器２の比較結果をもとに引き込み電流もしくは掃き出し電流を発生させるチャージポンプ回路３と、交流成分をカットするループフィルタ（以下、「ＬＰＦ」という）４、電圧制御発信器（以下、「ＶＣＯ」という）５と、基準クロックの周波数と合うようにＶＣＯ５の出力を分周する分周器６と、を備えて構成されている。

上記構成されたＰＬＬ回路１０において、ＶＣＯ５の出力であるＶＣＯ出力信号は、分周器６に供給されるとともにＰＬＬ回路１から出力され、ＰＬＬクロック信号生成回路９にも供給される。

また、上記したように、分周器６の分周信号Ａは、位相比較器２に入力されるとともにＰＬＬ回路１から出力され、フリップフロップ８のラッチ信号となる。そして、フリップフロップ回路８の出力は、同期制御信号としてＰＬＬクロック信号生成回路９に供給される。

ＰＬＬクロック信号生成回路９の出力信号であるＰＬＬクロック信号は、ＬＳＩ２１の切替回路２５に供給される。

さらに、位相比較器２からはＰＬＬ回路１がロックしているかどうかを示すロックディテクト信号（以下、「ＬＤ信号」という）が出力される。ＬＳＩテスタ２６は、このＬＤ信号を入力し、ＰＬＬ回路１０のロック状態を監視することができ、テスト開始の条件とすることも可能である。

次に、図２に示したタイムチャートを用いて、ＰＬＬ回路１０の動作について説明する。

図２は、本発明に係る半導体集積回路におけるＰＬＬ回路１０の動作を示すタイムチャートである。

また、図２は、ＰＬＬ回路１がロック状態になってから十分に時間が経過したときの動作を示しており、図示しないがＬＤ信号はアクティブ状態（ここでは、アクティブ状態＝ロジックレベル“Ｈｉｇｈ”とする）となっている。

このとき、上述したように、ＬＳＩテスタ２６から出力されるＰＬＬ制御信号は、基準クロックと非同期である。

さらに、ＶＣＯ出力信号を分周した分周信号Ａと基準クロックの位相の位相関係は、図２に示すように、ＰＬＬループ系のジッタのため、一定ではない。つまり、基準クロックＡは、分周信号Ａに対し早い場合もあれば、遅い場合もあり、完全同期ではなく、当然ながらＶＣＯ出力信号とも、完全同期ではない。

上記の状況下では、ＰＬＬ制御信号から、従来技術のような複雑なカウンタ回路を設ける必要があり、単純なロジック回路により、テスト時に使用する所望するクロック数のＰＬＬクロック信号の生成を困難にさせている。

しかし、基準クロックの周波数は、一般的に低く、周期が比較的長いため、ＰＬＬ本体１がロック状態を保持していれば、基準クロックに対し、分周信号Ａのエッジが大きくずれることはない。この性質を利用し、一旦、ＬＳＩテスタ２６から供給される、ＰＬＬ制御信号をフリップフロップ７に入力し、基準クロックの立ち上がりでラッチすることにより、基準クロックと同期したＰＬＬ制御信号１を生成する。さらに、このＰＬＬ制御信号１をフリップフロップ８に入力し、分周信号Ａの立下りでラッチすることにより、ＶＣＯ信号に同期した同期制御信号を生成する。図２に示すように、この同期制御信号と、分周器６から出力される任意の分周信号Ｂと、ＶＣＯ信号とをＰＬＬクロック信号生成信号９に入力し、容易に、所望するクロック数のＰＬＬクロック信号を得ることができる（図２では４クロックのＰＬＬクロック信号を生成）。

したがって、この同期制御信号を利用すれば、ＬＳＩの基本クロックであるＶＣＯ信号を所望の期間マスクすることが簡単に行うことができ、そのマスクされて生成されたＰＬＬクロック信号により実スピードテストが可能になる。

なお、本発明の実施形態の動作説明において、位相比較器２の動作として、入力される基準クロックと分周信号Ａの立ち上がりとの位相を比較しているが、立ち上がりに限ることはなく、したがって、もし位相比較器２が、入力される信号の立下り比較であれば、同期制御信号を作成するフリップフロップ８が分周信号の立ち上がりでラッチすることになる。

尚、本発明に係る半導体集積回路は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明に係る半導体集積回路におけるＰＬＬ回路の構成を示すブロック図である。本発明に係る半導体集積回路におけるＰＬＬ回路１０の動作を示すタイムチャートである。従来のテストシステム構成を示すブロック図である。従来のテストシステムにおける動作を示すタイミング図である。従来のＰＬＬ回路２３によるＰＬＬクロック信号の発生動作を示すタイミングチャートである。

符号の説明

１ＰＬＬ回路本体
２位相比較器
３チャージポンプ回路
４ＬＰＦ
５ＶＣＯ
６分周器
７フリップフロップ
８フリップフロップ
９ＰＬＬ出力信号生成回路
１０ＰＬＬ回路
２１半導体集積回路
２２内部回路
２３ＰＬＬ回路
２４ＰＬＬ制御信号
２５切り替え回路
２６ＬＳＩテスタ
２７ＰＬＬ制御手段
２８外部クロック供給手段
２９クロック切り替え制御手段

Claims

外部から基準クロックを入力し、実速度動作を行うためのクロックを発生するマスタクロックと、該マスタクロックを分周した分周クロックとを発生するＰＬＬ回路と、外部からの切替制御信号に基づき、前記マスタクロックよりは低速の外部クロックと、前記ＰＬＬ回路によって生成されたＰＬＬクロック信号とを切り替える切替回路とを備えた半導体集積回路であって、
前記ＰＬＬ回路は、
前記マスタクロックの発生時間幅を定めるための外部からの制御信号を入力し、前記基準クロックでラッチする第１のラッチ回路と、
前記第１のラッチ回路が出力する制御信号を入力し、前記分周クロックでラッチする第２のラッチ回路と、
前記第２のラッチ回路の出力信号と、前記マスタクロックと、前記分周クロックとから、任意のクロック数を有する前記実速度動作を行うための前記ＰＬＬクロック信号を生成する生成回路と、
を備えたことを特徴とする半導体集積回路。
前記生成回路は、論理演算を行うロジック回路であることを特徴とする請求項１に記載の半導体集積回路。
前記ＰＬＬ回路から出力されるロック状態を示すロックディテクト信号を外部に出力し、テストが行えるかどうかの可否の判断をするようにしたことを特徴とする請求項１又は２に記載の半導体集積回路。