JP2002041178A

JP2002041178A - 半導体集積回路装置

Info

Publication number: JP2002041178A
Application number: JP2000221901A
Authority: JP
Inventors: Hisanobu Nakao; 寿伸中尾
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-07-24
Filing date: 2000-07-24
Publication date: 2002-02-08

Abstract

(57)【要約】【課題】測定器によるノイズの影響を受けることなく
安定してＰＬＬ回路を検査する。【解決手段】入力クロック信号１を入力するＰＬＬ回
路３１と、ＰＬＬ回路３１の出力信号を分周する分周器
３２と、分周器３２より分周された信号を入力とし入力
クロック信号１に同期するシフトレジスタと、シフトレ
ジスタを構成する各フリップフロップ５〜８の出力信号
を入力しＰＬＬ回路３１が正常に動作するか否かを判定
しその結果を出力する判定回路３４を半導体集積回路装
置３０の内部に備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop ）回路が内蔵された半導体集積回路装置に関
するもので、特に内蔵のＰＬＬ回路の検査を行うことが
できる半導体集積回路装置に関するものである。

【０００２】

【従来の技術】ＰＬＬ回路が内蔵された半導体集積回路
装置の検査において、ＰＬＬ回路が正常に動作すること
を検査するためには、半導体集積回路装置の入力クロッ
ク信号をＰＬＬ回路に入力し、ＰＬＬ回路から出力され
るＰＬＬ出力クロック信号が正常に動作することを検査
しなければならない。そのために、ＰＬＬ出力クロック
信号を半導体集積回路装置の外部に取り出し、ＰＬＬ出
力クロック信号を測定器でＰＬＬ回路の発振安定後から
一定期間モニタすることにより、ＰＬＬ回路の検査を実
施していた。

【０００３】

【発明が解決しようとする課題】ところが、ＰＬＬ出力
クロック信号を、測定器でモニタしてＰＬＬ回路の検査
を実施する場合に以下のような問題が生じる。すなわ
ち、近年の低消費電力化に伴う半導体集積回路装置へ供
給する電源電圧の低電圧化、および半導体集積回路装置
の内部動作クロックの高速化に伴い、ＰＬＬ出力クロッ
ク信号は、測定器の反射波等によるノイズによる影響を
受けやすくなっている。その影響としては、例えばＰＬ
Ｌ出力クロック信号の立ち上がりエッジおよび立ち下が
りエッジが鈍るという現象が起こる。

【０００４】そのため、ＰＬＬ回路の発振安定後から一
定期間、ノイズの影響を受けたＰＬＬ出力クロック信号
を測定器でモニタするという検査方法では、ＰＬＬ回路
が正常に動作していることを検査することが難しくな
り、また測定器によるノイズは、ＰＬＬ回路の検査を不
安定にさせる要因となっていた。

【０００５】本発明の目的は、測定器によるノイズの影
響を受けることなく安定してＰＬＬ回路を検査すること
ができる半導体集積回路装置を提供することである。

【０００６】

【課題を解決するための手段】この課題を解決するため
本発明の半導体集積回路装置は、入力クロック信号を入
力とするＰＬＬ回路と、ＰＬＬ回路より出力されたＰＬ
Ｌ出力クロック信号を分周する分周器と、分周器より出
力された分周クロック信号をデータ入力とし、入力クロ
ック信号をクロック入力とするシフトレジスタと、入力
クロック信号に同期してシフトレジスタの各段よりそれ
ぞれ出力されるデータ出力信号を入力とし、各データ出
力信号の状態の組み合わせを基にＰＬＬ回路が正常に動
作しているか否かを判定し、判定結果信号を外部へ出力
する判定回路とを備えている。

【０００７】この構成によれば、分周クロック信号を入
力クロック信号によってシフトするシフトレジスタと、
このシフトレジスタの各段よりそれぞれ出力されるデー
タ出力信号の状態の組み合わせを基にＰＬＬ回路が正常
に動作しているか否かを判定し、判定結果信号を外部へ
出力する判定回路とを半導体集積回路装置に内蔵したの
で、半導体集積回路装置の内部でＰＬＬ回路が正常に動
作しているか否かを判定し、判定結果信号を半導体集積
回路装置の外部へ出力することができる。その結果、判
定結果信号をＰＬＬ回路の発振安定後から一定期間モニ
タすることによって、測定器のノイズの影響に関係なく
安定してＰＬＬ回路の検査を行うことができる。

【０００８】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置において、リセット信
号によりリセットされ、判定結果信号によってＰＬＬ回
路が正常に動作しないことが示されるとセットされる判
定保持回路をさらに備えたことを特徴とする。

【０００９】この構成によれば、判定回路から出力され
る判定結果信号を保持する判定保持回路を半導体集積回
路装置に内蔵したので、判定結果信号としての異常信号
に対してストローブ（タイミング）を合わせる必要が無
く、容易に外部より検出することが可能である。

【００１０】請求項３記載の半導体集積回路装置は、請
求項１または２記載の半導体集積回路装置において、シ
フトレジスタが縦続接続された複数個のフリップフロッ
プからなることを特徴とする。

【００１１】この構成によれば、請求項１または２記載
の半導体集積回路装置と同様の作用を有する。

【００１２】請求項４記載の半導体集積回路装置は、入
力クロック信号を入力とするＰＬＬ回路と、ＰＬＬ回路
より出力されたＰＬＬ出力クロック信号を分周する分周
器と、クロック入力信号をカウント入力とし、ＰＬＬ回
路の発振安定後にカウントを開始するカウンタと、ＰＬ
Ｌ回路の発振安定後に分周器より出力された分周クロッ
ク信号と入力クロック信号とカウンタより出力されたカ
ウント出力信号とを入力とし、分周クロック信号と入力
クロック信号とカウント出力信号との各状態の組み合わ
せを基にＰＬＬ回路が正常に動作しているか否かを判定
し、判定結果信号を外部へ出力する判定回路とを備えて
いる。

【００１３】この構成によれば、ＰＬＬ回路の発振安定
後にクロック入力信号をカウントするカウンタと、ＰＬ
Ｌ回路の発振安定後における分周クロック信号と入力ク
ロック信号とカウント出力信号との各状態の組み合わせ
を基にＰＬＬ回路が正常に動作しているか否かを判定
し、判定結果信号を外部へ出力する判定回路とを半導体
集積回路装置に内蔵したので、半導体集積回路装置の内
部でＰＬＬ回路が正常に動作しているか否かを判定し、
判定結果信号を半導体集積回路装置の外部へ出力するこ
とができる。その結果、判定結果信号をＰＬＬ回路の発
振安定後から一定期間モニタすることによって、測定器
のノイズの影響に関係なく安定してＰＬＬ回路の検査を
行うことができる。

【００１４】請求項５記載の半導体集積回路装置は、請
求項４記載の半導体集積回路装置において、リセット信
号によりリセットされ、判定結果信号によってＰＬＬ回
路が正常に動作しないことが示されるとセットされる判
定保持回路をさらに備えたことを特徴とする。

【００１５】この構成によれば、判定回路から出力され
る判定結果信号を保持する判定保持回路を半導体集積回
路装置に内蔵したので、判定結果信号としての異常信号
を半導体集積回路装置の外部へ出力し続けることがで
き、たとえ異常信号が断続的にしか出力されない場合に
も、異常信号に対してタイミングを合わせる必要がな
い。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。

【００１７】〔第１の実施の形態〕図１は、本発明の第
１の実施の形態におけるＰＬＬ回路の検査用回路を内蔵
した半導体集積回路装置のブロック図を示すものであ
る。図１において、３０は半導体集積回路装置である。
１は半導体集積回路装置３０への入力クロック信号であ
る。３１は入力クロック信号１を入力とし、入力クロッ
ク信号１を逓倍して出力するＰＬＬ回路である。２はＰ
ＬＬ回路３１から出力されたＰＬＬ出力クロック信号で
ある。３２はＰＬＬ回路３１より出力されたＰＬＬ出力
クロック信号２を分周して出力する分周器である。３３
は半導体集積回路装置３０の内部回路である。３はＰＬ
Ｌ出力クロック信号２を分周器３２により分周した内部
分周クロック信号であり、半導体集積回路装置３０の内
部回路３３のクロックとして用いられる。

【００１８】４はＰＬＬ出力クロック信号２を分周器３
２により分周した分周クロック信号であり、ＰＬＬ回路
３１の検査のためにシフトレジスタの入力信号として用
いられる。

【００１９】５〜８はシフトレジスタを構成する縦続接
続された複数個のＤフリップフロップであり、初段のＤ
フリップフロップ５のデータ入力として分周クロック信
号４が供給され、次段のＤフリップフロップ６〜８のデ
ータ入力には前段のＤフリップフロップ５〜７の各デー
タ出力信号が供給され、各Ｄフリップフロップ５〜８の
クロック入力として入力クロック信号１が供給される。

【００２０】９はＤフリップフロップ５のデータ出力信
号、１０はＤフリップフロップ６のデータ出力信号、１
１はＤフリップフロップ７のデータ出力信号、１２はＤ
フリップフロップ８のデータ出力信号である。３４はシ
フトレジスタを構成する各段のＤフリップフロップ５〜
８よりそれぞれ出力されるデータ出力信号９〜１２を入
力とし、各データ出力信号９〜１２の状態の組み合わせ
を基にＰＬＬ回路３１が正常に動作しているか否かを判
定する判定回路である。１３は、データ出力信号９〜１
２を基に判定回路３４が外部へ判定結果として出力する
判定結果信号である。

【００２１】図２は、図１に示す半導体集積回路装置３
０の入力クロック信号１と、分周クロック信号４と、各
Ｄフリップフロップ５〜８のデータ出力信号９〜１２と
のタイミングチャートを示している。図２において、５
１，５３，５５，５７，５９は入力クロック信号１の立
ち上がりエッジタイミング、５２，５４，５６，５８，
６０は入力クロック信号１の立ち下がりエッジタイミン
グである。

【００２２】また、入力クロック信号１の立ち下がりエ
ッジタイミング５２から立ち下がりエッジタイミング５
４までの１サイクルを“状態１”、入力クロック信号１
の立ち下がりエッジタイミング５４から立ち下がりエッ
ジタイミング５６までの１サイクルを“状態２”、入力
クロック信号１の立ち下がりエッジタイミング５６から
立ち下がりエッジタイミング５８までの１サイクルを
“状態３”、入力クロック信号１の立ち下がりエッジタ
イミング５８から立ち下がりエッジタイミング６０まで
の１サイクルを“状態４”とする。図２では入力クロッ
ク信号１と、分周クロック信号４との周波数比が４対１
の場合を示している。

【００２３】図３は、判定回路３４を構成する回路の一
例を示す回路図である。図３において、１４は、データ
出力信号９とデータ出力信号１１とを入力とする排他的
ＯＲ回路である。１５は、データ出力信号１０とデータ
出力信号１２とを入力とする排他的ＯＲ回路である。１
６は、排他的ＯＲ回路１４と排他的ＯＲ回路１５との出
力を入力とし、判定結果信号１３を出力とするＮＡＮＤ
回路である。

【００２４】以上のように構成されたＰＬＬ回路の検査
用回路を備えた半導体集積回路装置について、以下その
動作を説明する。

【００２５】図１において、ＰＬＬ回路３１は半導体集
積回路装置３０への入力クロック信号１が入力される
と、発振安定後に入力クロック信号１に対して例えば８
逓倍のＰＬＬ出力クロック信号２を出力し、分周器３２
は、ＰＬＬ出力クロック信号２を分周し、内部回路３３
のクロック信号として用いる内部分周クロック信号３
と、ＰＬＬ回路３１の検査用信号として用いる分周クロ
ック信号４とを出力する。本実施の形態では、入力クロ
ック信号１の、４分の１の周波数になるように分周クロ
ック信号４が出力される。

【００２６】なお、ＰＬＬ回路３１からは、発振安定前
にも、ロックされていない何らかのＰＬＬ出力クロック
信号２が出力される。したがって、図１の回路では、発
振安定前の期間中、判定回路３４から異常信号として判
定結果信号１３が出力される。

【００２７】Ｄフリップフロップ５〜８は、シフトレジ
スタを構成しており、このシフトレジスタは、分周クロ
ック信号４を入力とし、入力クロック信号１の立ち下が
りタイミングごとに分周クロック信号４を、データ出力
信号９、データ出力信号１０、データ出力信号１１、デ
ータ出力信号１２へと順にシフトしながら出力する。図
２はそのときの様子を示したものである。

【００２８】もしＰＬＬ回路３１が正常に動作するなら
ば、図２に示すように、“状態１”，“状態２”，“状
態３”，“状態４”の、計４通りのデータ出力信号の状
態が順次繰り返される。

【００２９】“状態１”は、データ出力信号９がハイレ
ベル（以下、“Ｈ”と略す）信号、データ出力信号１０
がローレベル（以下、“Ｌ”と略す）信号、データ出力
信号１１が“Ｌ”信号、データ出力信号１２が“Ｈ”信
号である。

【００３０】“状態２”は、データ出力信号９が“Ｈ”
信号、データ出力信号１０が“Ｈ”信号、データ出力信
号１１が“Ｌ”信号、データ出力信号１２が“Ｌ”信号
である。

【００３１】“状態３”は、データ出力信号９が“Ｌ”
信号、データ出力信号１０が“Ｈ”信号、データ出力信
号１１が“Ｈ”信号、データ出力信号１２が“Ｌ”信号
である。

【００３２】“状態４”は、データ出力信号９が“Ｌ”
信号、データ出力信号１０が“Ｌ”信号、データ出力信
号１１が“Ｈ”信号、データ出力信号１２が“Ｈ”信号
である。

【００３３】データ出力信号９〜１２はそれぞれ判定回
路３４に入力され、図３の判定回路３４の回路構成によ
り、データ出力信号９〜１２のレベルの組み合わせが
“状態１”〜“状態４”のときには正常信号である
“Ｌ”信号が判定結果信号１３として出力される。ま
た、“状態１”〜“状態４”以外のときには、異常信号
である“Ｈ”信号が判定結果信号１３として出力され
る。そして、判定結果信号１３は半導体集積回路装置３
０の外部へ出力される。

【００３４】よって、ＰＬＬ回路３１が正常に動作して
いることを検査するには、ＰＬＬ回路３１の発振安定後
から一定期間、半導体集積回路装置３０の外部から判定
結果信号１３をモニタすればよい。正常信号である
“Ｌ”信号が判定結果信号１３として半導体集積回路装
置３０の外部へ一定期間出力されつづければ、ＰＬＬ回
路３１が正常であることが判る。

【００３５】上記のように、ＰＬＬ回路３１の検査用回
路として、シフトレジスタを構成するＤフリップフロッ
プ５〜８と判定回路３４とを内蔵し、判定結果信号１３
を半導体集積回路装置３０から外部へ出力するようにし
たので、測定器によるノイズの影響を受けることなく安
定してＰＬＬ回路３１を検査することが可能となる。

【００３６】この実施の形態によれば、分周クロック信
号４を入力クロック信号１によってシフトするＤフリッ
プフロップ５〜８からなるシフトレジスタと、このシフ
トレジスタの各段のＤフリップフロップ５〜８よりそれ
ぞれ出力されるデータ出力信号９〜１２の状態の組み合
わせを基にＰＬＬ回路３１が正常に動作しているか否か
を判定し、判定結果信号１３を外部へ出力する判定回路
３４を半導体集積回路装置に内蔵したので、半導体集積
回路装置の内部でＰＬＬ回路３１が正常に動作している
か否かを判定し、判定結果信号１３を半導体集積回路装
置の外部へ出力することができる。その結果、判定結果
信号１３をＰＬＬ回路３１の発振安定後から一定期間モ
ニタすることによって、測定器のノイズの影響に関係な
く安定してＰＬＬ回路の検査を行うことができる。

【００３７】なお、本実施の形態では、入力クロック信
号１と分周クロック信号４との周波数比が４対１のとき
を説明したが、他の周波数比でも実現可能である。例え
ば入力クロック信号１と分周クロック信号４との周波数
比が８対１の場合には、シフトレジスタの段数を８段、
すなわちＤフリップフロップを８個縦続接続し、それに
対応して判定回路３４を構成することで、本発明を実現
することが可能である。

【００３８】〔第２の実施の形態〕図４は、本発明の第
２の実施の形態におけるＰＬＬ回路の検査用回路を備え
た半導体集積回路装置を示すものである。本発明は、第
１の実施の形態に新たな機能を追加したもので、ＰＬＬ
回路３１の構成は先の実施の形態と同じであり、そのた
め、本発明の第１の実施の形態と同じ構成要素は同じ符
号を付して説明を省略し、異なる点を中心に説明する。

【００３９】１０１は、入力クロック信号１を入力と
し、ＰＬＬ回路３１が発振安定時刻まで入力クロック信
号１をカウントし、カウント値が所定値となったときに
発振安定待ち解除信号を発生する発振安定待ち解除信号
発生回路である。１０２は、発振安定待ち解除信号発生
回路１０１が出力する発振安定待ち解除信号である。１
０３は、発振安定待ち解除信号発生回路１０１の出力信
号である発振安定待ち解除信号１０２をリセット入力と
し、判定回路３４が出力する判定結果信号１３をセット
入力とするセットリセットフリップフロップである。１
０４は、セットリセットフリップフロップ１０３が出力
する判定結果信号である。

【００４０】図９は、発振安定待ち解除信号発生回路１
０１を構成する回路の一例を示す回路図である。図９に
おいて、カウンタ回路２２０はＡＮＤ回路２２２の出力
信号を入力として、所定値までカウントし、所定値に達
するまでは“Ｌ”信号として発振安定待ち解除信号１０
２を出力し、所定値に達すると“Ｈ”信号として発振安
定待ち解除信号１０２を出力する。ＮＯＴ回路２２１は
発振安定待ち解除信号１０２を入力とし、それを反転し
た信号を出力する。ＡＮＤ回路２２２はＮＯＴ回路２２
１の出力信号と入力クロック信号１とを入力とする。

【００４１】半導体集積回路装置３０にリセット信号が
入ると、その後発振安定待ち解除信号発生回路１０１
は、入力クロック信号１のカウントを開始する。カウン
タ回路２２０は、カウント期間中“Ｌ”信号として発振
安定待ち解除信号１０２を出力する。そのため、“Ｌ”
信号として発振安定待ち解除信号１０２を受けたセット
リセットフリップフロップ１０３はリセット状態とな
り、正常信号である“Ｌ”信号として判定結果信号１０
４を出力する。

【００４２】また、カウンタ回路２２０は、入力クロッ
ク信号１を所定数カウントしてＰＬＬ回路３１の発振が
安定する時刻になると、“Ｈ”信号として発振安定待ち
解除信号１０２を出力する。この発振安定待ち解除信号
１０２を受けたセットリセットフリップフロップ１０３
は、リセットが解除され、判定回路３４の出力信号であ
る判定結果信号１３のモニタが開始される。

【００４３】ＰＬＬ回路３１が正常に動作しているなら
ば、判定結果信号１０４は、判定結果信号１３の正常信
号である“Ｌ”信号を出力しつづけるが、もし一度でも
ＰＬＬ回路３１の異常動作が検出されれば、判定結果信
号１０４が“Ｈ”信号を出力することになり、直ちにセ
ットリセットフリップフロップ１０３がセットされ、判
定結果信号１０４は、異常信号である“Ｈ”信号を出し
つづけることになる。

【００４４】よって、本発明の第２の実施の形態におけ
る半導体集積回路装置を用いてＰＬＬ回路の検査を実施
する場合、ＰＬＬ回路３１の発振安定後、一度でも判定
回路３４の出力信号である判定結果信号１３として
“Ｈ”信号（異常信号）が出力されると、セットリセッ
トフリップフロップ１０３により、判定結果信号１３の
異常信号を判定結果信号１０４として出力し続けるた
め、第１の実施の形態における半導体集積回路装置の場
合のように、異常信号に対してストローブ（タイミン
グ）を合わせる必要が無く、容易に外部より検出するこ
とが可能である。その他の効果は第１の実施の形態と同
様である。

【００４５】以上に説明したように、本実施の形態の半
導体集積回路装置によれば、ＰＬＬ回路３１の発振安定
後、一度でも判定回路３４の出力信号である判定結果信
号１３に異常信号が検出されると、セットリセットフリ
ップフロップ１０３により、判定結果信号１０４として
の異常信号を出力し続けるため、仮に、判定結果信号１
３としての異常信号が断続的が検出されたとしても、異
常信号に対してタイミングを合わせる必要が無く、第１
の実施の形態よりも容易に半導体集積回路装置の外部よ
り異常信号を検出することができるという効果が得られ
る。

【００４６】〔第３の実施の形態〕図５は、本発明の第
３の実施の形態におけるＰＬＬ回路の検査用回路を内蔵
した半導体集積回路装置のブロック図を示すものであ
る。この第３の実施の形態は、第１および第２の実施の
形態に新たな機能を追加、もしくは機能を変更したもの
で、ＰＬＬ回路３１の構成は先の実施の形態と同じであ
り、そのため、本発明の第１および第２の実施の形態と
同じ構成要素は同じ符号を付して説明を省略し、異なる
点を中心に説明する。

【００４７】２００は、ＰＬＬ出力クロック信号２を入
力とし、発振安定待ち解除信号１０２により発振安定時
刻になると、ＰＬＬ出力クロック信号２を分周して、内
部分周クロック信号３および分周クロック信号４を出力
する分周器である。２０１は、入力クロック信号１を入
力とし、発振安定待ち解除信号１０２により発振安定時
刻になると、アップカウントを開始する２進カウンタ回
路である。２０２は、２進カウンタ回路２０１の２ビッ
トデータの上位ビットである、２進カウンタ上位ビット
出力信号である。

【００４８】上記の分周器２００では、発振安定待ち解
除信号１０２により発振安定時刻になると、ＰＬＬ出力
クロック信号２を分周するという構成になっているが、
この理由について説明する。第１の実施の形態のよう
な、発振安定待ち解除信号発生回路がない回路構成で
は、ＰＬＬ発振安定前の不安定な信号がそのままＰＬＬ
回路３１からＰＬＬクロック出力信号２として出力され
る。このＰＬＬクロック出力信号２を、分周器３２で分
周した分周クロック信号４を２進カウンタで受けたとし
ても、正しくカウントすることができない。また、図６
のようなタイミングチャートを実現するためには、分周
クロック信号４とも同期をとる必要がある。以上のこと
から、発振安定待ち解除信号１０２を設けることで第３
の実施の形態を実現している。

【００４９】なお、上記の第１の実施の形態では、ＰＬ
Ｌ発振安定前までは、異常信号として判定結果信号１０
４を出力するようになっている。したがって、ＰＬＬが
正常に動作していることを確認するには、ＰＬＬ発振安
定後の判定結果信号１０４をモニタする必要がある。し
かし、ＰＬＬ発振安定後まで、外部測定器側でモニタし
ないようにすればよいので、分周器３２に発振安定待ち
解除信号１０２が加えられていないことに特に不都合は
ない。

【００５０】２０３は、入力クロック信号１と分周クロ
ック信号４と２進カウンタ上位ビット出力信号２０２と
を入力とし、入力クロック信号１と分周クロック信号４
と２進カウンタ上位ビット出力信号２０２との各状態の
組み合わせを基にＰＬＬ回路３１が正常に動作している
か否かを判定する判定回路である。２０４は、判定回路
２０３の出力信号である判定結果信号である。

【００５１】２０５は、判定結果信号２０４をセット入
力とし、発振安定待ち解除信号１０２をリセット入力と
するセットリセットフリップフロップである。２０６
は、セットリセットフリップフロップ２０５の出力信号
である判定結果信号である。

【００５２】上記の２進カウンタ回路２０１と判定回路
２０３とセットリセットフリップフロップ２０５とがＰ
ＬＬ回路の検査用回路に該当する。

【００５３】図６は、図５に示す半導体集積回路装置３
０の入力クロック信号１と、発振安定待ち解除信号１０
２と、２進カウンタ回路２０１の２ビットデータと、２
進カウンタ回路２０１の２ビットデータの上位ビットで
ある２進カウンタ上位ビット出力信号２０２と、分周ク
ロック信号４とのタイミングチャートを示している。２
５１，２５３，２５５，２５７，２５９，２６１は入力
クロック信号１の立ち上がりエッジタイミング、２５
２，２５４，２５６，２５８，２６０，２６２は入力ク
ロック信号１の立ち下がりエッジタイミングである。図
６では入力クロック信号１と分周クロック信号４との周
波数比が４対１の場合を例として示している。

【００５４】図７は、２進カウンタ２ビットデータの状
態と分周クロック信号４の状態との関係を示す状態遷移
図である。図７では以下のことを示している。すなわ
ち、２進カウンタ２ビットデータが“０”の場合におい
て、分周クロックが“Ｈ”のときは正常であり、２進カ
ウンタ２ビットデータが“１”へ移行し、分周クロック
が“Ｌ”のときは異常検出状態とする。また、２進カウ
ンタ２ビットデータが“１”の場合において、分周クロ
ックが“Ｈ”のときは正常であり、２進カウンタ２ビッ
トデータが“２”へ移行し、分周クロックが“Ｌ”のと
きは異常検出状態とする。また、２進カウンタ２ビット
データが“２”の場合において、分周クロックが“Ｌ”
のときは正常であり、２進カウンタ２ビットデータが
“３”へ移行し、分周クロックが“Ｈ”のときは異常検
出状態とする。また、２進カウンタ２ビットデータが
“３”の場合において、分周クロックが“Ｌ”のときは
正常であり、２進カウンタ２ビットデータが“０”へ移
行し、分周クロックが“Ｈ”のときは異常検出状態とす
る。

【００５５】図８は、判定回路２０３を構成する回路図
の一例を示す回路図である。図８において、２１４は、
分周クロック信号４と２進カウンタ上位ビット出力信号
２０２とを入力とする排他的ＮＯＲ回路である。２１５
は、入力クロック信号１の負論理と、排他的ＮＯＲ回路
２１４の出力とを入力とし判定結果信号２０５を出力と
するＡＮＤ回路である。

【００５６】以上のように構成されたＰＬＬ回路の検査
用回路を備えた半導体集積回路装置について、以下その
動作を説明する。

【００５７】図５において、ＰＬＬ回路３１は半導体集
積回路装置３０への入力クロック信号１が入力される
と、入力クロック信号１に対して例えば８逓倍のＰＬＬ
出力クロック信号２を出力し、分周器２００は、ＰＬＬ
回路３１の発振安定後、発振安定待ち解除信号生成回路
１０１より出力される発振安定待ち解除信号１０２を受
けると、ＰＬＬ出力信号２を分周し、内部回路３３のク
ロック信号として用いる内部分周クロック信号３と、Ｐ
ＬＬ回路３１の検査用信号として用いる分周クロック信
号４を出力する。本実施の形態では、入力クロック信号
１の４分の１の周波数になるような分周クロック信号４
が出力される。

【００５８】また、２進カウンタ回路２０１は、ＰＬＬ
回路３１の発振安定後、発振安定待ち解除信号発生回路
１０１より出力される発振安定待ち解除信号１０２を受
けると、入力クロック信号１を入力し、アップカウント
を始め、アップカウントする２ビットデータの上位ビッ
トを、２進カウンタ上位ビット出力信号２０２として出
力する。

【００５９】このときの様子を、図６のタイミングチャ
ートを用いて説明する。もし、ＰＬＬ回路３１が正常に
動作するならば、例えば入力クロック信号１の立ち上が
りエッジタイミング２５１で発振安定待ち解除信号１０
３が発生する。すると、２進カウンタ回路２０１は、入
力クロック信号１の立ち上がりエッジタイミング２５３
より、立ち上がりエッジタイミング毎にアップカウント
し、２進カウンタ２ビットデータは、１０進法で記述す
ると、０，１，２，３の計４つの状態を繰り返す。ま
た、分周クロック信号４も、入力クロック信号１の立ち
上がりエッジタイミング２５１で発振安定待ち解除信号
１０３が発生すると、入力クロック信号１の立ち上がり
エッジタイミング２５１より、入力クロック信号１の１
／４周期で動作し始める。

【００６０】２進カウンタ２ビットデータの状態と分周
クロック信号４の状態との関係を図７に示しているが、
初期状態が“０”である２進カウンタ２ビットデータに
ついて、状態“０”から状態“１”に遷移するために
は、分周クロック信号４が“Ｈ”状態である必要があ
る。また、状態“１”から状態“２”に遷移するために
は、分周クロック４が“Ｈ”状態である必要があり、状
態“２”から状態“３”に遷移するためには、分周クロ
ック４が“Ｌ”状態である必要があり、状態“３”から
状態“０”に遷移するためには、分周クロック４が
“Ｌ”状態である必要がある。

【００６１】そして、ＰＬＬ回路３１が正常に動作すれ
ば、これらの状態の関係を繰り返すことになる。また、
２進カウンタ２ビットデータの状態と、分周クロック信
号４の状態とが、上記の関係にないとき、ＰＬＬ回路３
１は正常に動作していないものとして、異常検出状態と
する。そして、異常検出状態のとき、異常信号を出力す
るように考慮した回路が、図８に示した判定回路２０３
である。

【００６２】ＰＬＬ回路３１が正常に動作していれば、
判定回路２０３は正常信号である“Ｌ”信号を判定結果
信号２０４として出力し、発振安定待ち解除信号１０３
を受けたセットリセットフリップフロップ２０５は、正
常信号である判定結果信号２０４（“Ｌ”信号）を判定
結果信号２０６として出力する。

【００６３】また、ＰＬＬ回路３１が正常に動作しない
場合には、判定回路２０３は異常信号である“Ｈ”信号
を判定結果信号２０４として出力し、発振安定待ち解除
信号１０３を受けたセットリセットフリップフロップ２
０５は、異常信号である判定結果信号２０４（“Ｈ”信
号）によりセットされ、異常信号である“Ｈ”信号を判
定結果信号２０６として出力し続ける。

【００６４】よって、ＰＬＬ回路３１が正常に動作して
いることを検査するには、ＰＬＬ回路３１の発振安定後
から一定期間、半導体集積回路装置３０の外部から判定
結果信号２０６をモニタすればよく、ＰＬＬ回路３１の
発振安定後、一度でも異常信号が発生すると、セットリ
セットフリップフロップ２０５は、判定結果信号２０６
（“Ｈ”信号）を異常信号として半導体集積回路装置３
０の外部へ出力し続ける。そのため、たとえ異常信号が
断続的にしか出力されない場合にも、異常信号に対して
タイミングを合わせる必要がない。

【００６５】この実施の形態によれば、ＰＬＬ回路３１
の発振安定後にクロック入力信号１をカウントする２進
カウンタ回路２０１と、ＰＬＬ回路３１の発振安定後に
おける分周クロック信号４と入力クロック信号１とカウ
ント出力信号２０２との各状態の組み合わせを基にＰＬ
Ｌ回路３１が正常に動作しているか否かを判定し、判定
結果信号２０４を出力する判定回路２０３と、判定回路
２０３から出力される判定結果信号２０３を保持する判
定保持回路２０５とを半導体集積回路装置に内蔵したの
で、半導体集積回路装置の内部でＰＬＬ回路３１が正常
に動作しているか否かを判定し、判定結果信号２０６を
半導体集積回路装置の外部へ出力することができる。そ
の結果、判定結果信号２０６をＰＬＬ回路３１の発振安
定後から一定期間モニタすることによって、測定器のノ
イズの影響に関係なく安定してＰＬＬ回路の検査を行う
ことができる。

【００６６】また、判定保持回路２０５を設けたので、
判定結果信号２０６としての異常信号を半導体集積回路
装置３０の外部へ出力し続けることができ、たとえ異常
信号が断続的にしか出力されない場合にも、異常信号に
対してタイミングを合わせる必要がない。すなわち、Ｐ
ＬＬ回路３１の発振安定後、一度でも判定回路３４の出
力信号である判定結果信号３に異常信号が検出される
と、セットリセットフリップフロップ１０３により、判
定結果信号１０４としての異常信号を出力し続けるた
め、仮に、判定結果信号１３としての異常信号が断続的
に検出されたとしても、異常信号に対してタイミングを
合わせる必要が無く、第１の実施の形態よりも容易に半
導体集積回路装置の外部より異常信号を検出することが
できる。

【００６７】なお、上記第３の実施の形態において、セ
ットリセットフリップフロップ２０５を省くことも可能
である。

【００６８】ここで、入力クロック信号１を判定回路２
０３に入力している理由について説明する。ただ単に判
定するだけなら、分周クロック信号４と２進カウンタ上
位ビット出力信号２０２の排他的ＮＯＲ回路２１４の出
力信号を判定結果信号としてもよいのであるが、実際に
は、分周クロック信号４と２進カウンタ上位ビット出力
信号２０２とには位相のずれが予想される。よって、入
力クロック信号１の“Ｌ”期間中の排他的ＮＯＲ回路２
１４の出力信号を判定結果信号とすることで安定して判
定できるようにしているのである。

【００６９】

【発明の効果】本発明の請求項１記載の半導体集積回路
装置によれば、分周クロック信号を入力クロック信号に
よってシフトするシフトレジスタと、このシフトレジス
タの各段よりそれぞれ出力されるデータ出力信号の状態
の組み合わせを基にＰＬＬ回路が正常に動作しているか
否かを判定し、判定結果信号を外部へ出力する判定回路
とを半導体集積回路装置に内蔵したので、半導体集積回
路装置の内部でＰＬＬ回路が正常に動作しているか否か
を判定し、判定結果信号を半導体集積回路装置の外部へ
出力することができる。その結果、判定結果信号をＰＬ
Ｌ回路の発振安定後から一定期間モニタすることによっ
て、測定器のノイズの影響に関係なく安定してＰＬＬ回
路の検査を行うことができる。

【００７０】本発明の請求項２記載の半導体集積回路装
置によれば、判定回路から出力される判定結果信号を保
持する判定保持回路を半導体集積回路装置に内蔵したの
で、判定結果信号としての異常信号に対してストローブ
（タイミング）を合わせる必要が無く、容易に外部より
検出することが可能である。

【００７１】本発明の請求項３記載の半導体集積回路装
置によれば、請求項１または２記載の半導体集積回路装
置と同様の効果を奏する。

【００７２】本発明の請求項４記載の半導体集積回路装
置によれば、ＰＬＬ回路の発振安定後にクロック入力信
号をカウントするカウンタと、ＰＬＬ回路の発振安定後
における分周クロック信号と入力クロック信号とカウン
ト出力信号との各状態の組み合わせを基にＰＬＬ回路が
正常に動作しているか否かを判定し、判定結果信号を外
部へ出力する判定回路とを半導体集積回路装置に内蔵し
たので、半導体集積回路装置の内部でＰＬＬ回路が正常
に動作しているか否かを判定し、判定結果信号を半導体
集積回路装置の外部へ出力することができる。その結
果、判定結果信号をＰＬＬ回路の発振安定後から一定期
間モニタすることによって、測定器のノイズの影響に関
係なく安定してＰＬＬ回路の検査を行うことができる。

【００７３】本発明の請求項５記載の半導体集積回路装
置によれば、判定回路から出力される判定結果信号を保
持する判定保持回路を半導体集積回路装置に内蔵したの
で、判定結果信号としての異常信号を半導体集積回路装
置の外部へ出力し続けることができ、たとえ異常信号が
断続的にしか出力されない場合にも、異常信号に対して
タイミングを合わせる必要がない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＰＬＬ回路
の検査用回路を有した半導体集積回路装置の構成を示す
回路図である。

【図２】入力クロック信号と分周クロック信号とシフト
レジスタの格段のデータ出力信号とのタイミングチャー
トである。

【図３】第１の実施の形態および第２の実施の形態にお
いて、ＰＬＬ回路が正常に動作しているか否かを判定す
る判定回路を示す回路図である。

【図４】本発明の第２の実施の形態におけるＰＬＬ回路
の検査用回路を有した半導体集積回路装置の構成を示す
回路図である。

【図５】本発明の第３の実施の形態におけるＰＬＬ回路
の検査用回路を有した半導体集積回路装置の構成を示す
回路図である。

【図６】入力クロック信号と、発振安定待ち解除信号
と、２進カウンタ回路の２ビットデータと、２進カウン
タ上位ビット出力信号と、分周クロック信号とのタイミ
ングチャート図である。

【図７】２進カウンタ回路の２ビットデータの状態と、
分周クロック信号の状態を示した状態遷移図である。

【図８】第３の実施の形態において、ＰＬＬ回路が正常
に動作しているか否かを判定する判定回路の構成を示す
回路図である。

【図９】第２の実施の形態および第３の実施の形態にお
いて、ＰＬＬ回路の発振が安定した後発振安定待ち解除
信号を出力する発振安定待ち解除信号発生回路の構成を
示す回路図である。

【符号の説明】

１入力クロック信号２ＰＬＬ出力クロック信号３内部分周クロック信号４分周クロック信号５，６，７，８シフトレジスタの各Ｄフリップフロ
ップ９Ｄフリップフロップ５のデータ出力信号１０Ｄフリップフロップ６のデータ出力信号１１Ｄフリップフロップ７のデータ出力信号１２Ｄフリップフロップ８のデータ出力信号１３判定結果信号１４排他的ＯＲ回路１５排他的ＯＲ回路１６ＡＮＤ回路３０半導体集積回路装置３１ＰＬＬ回路３２分周器３３内部回路３４判定回路１０１発振安定待ち解除信号発生回路１０２発振安定待ち解除信号１０３セットリセットフリップフロップ１０４判定結果信号２００分周器２０１２進カウンタ回路２０２２進カウンタ上位ビット出力信号２０３判定回路２０４判定結果信号２０５セットリセットフリップフロップ２０６判定結果信号２１４排他的ＮＯＲ回路２１５ＡＮＤ回路２２０カウンタ回路２２１ＮＯＴ回路２２２ＡＮＤ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｌ 7/08 Ｈ０３Ｌ 7/08 ＨＦターム(参考） 2G032 AA00 AG07 AK11 AK19 AL00 5B048 AA20 DD10 EE02 5B079 BC02 DD03 DD13 DD17 DD20 5J056 AA00 BB32 BB60 CC00 CC14 CC17 CC18 FF08 KK01 5J106 AA04 CC52 DD17 DD39 DD46 EE07 FF07 KK32

Claims

【特許請求の範囲】

【請求項１】入力クロック信号を入力とするＰＬＬ回
路と、前記ＰＬＬ回路より出力されたＰＬＬ出力クロック信号
を分周する分周器と、前記分周器より出力された分周ク
ロック信号をデータ入力とし、前記入力クロック信号を
クロック入力とするシフトレジスタと、前記入力クロック信号に同期して前記シフトレジスタの
各段よりそれぞれ出力されるデータ出力信号を入力と
し、前記各データ出力信号の状態の組み合わせを基に前
記ＰＬＬ回路が正常に動作しているか否かを判定し、判
定結果信号を外部へ出力する判定回路とを備えた半導体
集積回路装置。
【請求項２】リセット信号によりリセットされ、判定
結果信号によってＰＬＬ回路が正常に動作しないことが
示されるとセットされる判定保持回路をさらに備えたこ
とを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】シフトレジスタが縦続接続された複数個
のフリップフロップからなることを特徴とする請求項１
または２記載の半導体集積回路装置。
【請求項４】入力クロック信号を入力とするＰＬＬ回
路と、前記ＰＬＬ回路より出力されたＰＬＬ出力クロック信号
を分周する分周器と、前記クロック入力信号をカウント
入力とし、前記ＰＬＬ回路の発振安定後にカウントを開
始するカウンタと、前記ＰＬＬ回路の発振安定後に前記分周器より出力され
た分周クロック信号と前記入力クロック信号と前記カウ
ンタより出力されたカウント出力信号とを入力とし、前
記分周クロック信号と前記入力クロック信号と前記カウ
ント出力信号との各状態の組み合わせを基に前記ＰＬＬ
回路が正常に動作しているか否かを判定し、判定結果信
号を外部へ出力する判定回路とを備えた半導体集積回路
装置。
【請求項５】リセット信号によりリセットされ、判定
結果信号によってＰＬＬ回路が正常に動作しないことが
示されるとセットされる判定保持回路をさらに備えたこ
とを特徴とする請求項４記載の半導体集積回路装置。