JP6008386B2 - 半導体装置とそのテスト方法 - Google Patents

Description

本発明は、半導体装置及びテスト方法に関する。

ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体装置（デバイス）は、半導体プロセスの微細化の進展により、高集積化及び高速化が進み動作周波数（駆動クロックの周波数）が向上している。半導体装置内に内蔵されたクロック生成回路（例えばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ））において生成した高速クロック信号（例えば外部クロック信号の周波数を逓倍したクロック信号）を、内部クロック信号として半導体装置の内部回路に供給する構成が用いられている（特許文献２等参照）。

論理集積回路のテストを行うＬＳＩテスタ等の自動テスト装置（ＡＴＥ：Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍｅｎｔ、以下、「テスタ」とも略記される）によるデバイス・テストでは、被試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）の動作周波数に、テスタの最大周波数（最大テストレート）が追いつかない事態も生じている。基本テストレートが例えば１００ＭＨｚ（Ｍｅｇａｈｅｒｚ）を超え、ピンマルチプレクス機能等を用いて例えば５００ＭＨｚを超えるテストレートを提供するような高性能テスタもあるが、極めて高価である。このため、テスト時に、半導体装置に内蔵されたクロック生成回路で生成された高速クロック信号を用いることで、テスタの性能に依存しない（したがって高性能テスタを必要としない）ようにしたテスト手法が採用されている。

従来からもよく知られているように、被試験デバイスである半導体装置の高集積化・高機能化に伴い、被試験デバイスのテスト（例えばファンクショナル・テスト等）に用いられるテストパターン長の長大化、テストパターン数の増加等が顕著となり、テストパターン作成の工数も増加している。

また、同一構成の半導体装置において、プロセスの置き換えによる製造コストの低減が進められている。このため、同一構成の半導体装置に関して、別のプロセスで製造された半導体装置に対しては、当該プロセスの相違に対応したテストパターンを用意する必要がある。

以下、ＰＬＬを含む半導体装置について、プロセスを変更した場合のテストについて説明する。なお、以下では、高速クロック信号を生成するクロック生成回路としてＰＬＬを例に説明するが、クロック生成回路はＰＬＬに制限されるものでないことは勿論である。

ＰＬＬは、よく知られているように、例えば、位相比較器（ＰＤ）、チャージポンプ（ＣＰ）、ループフィルタ（ＬＰＦ）、電圧制御発振器（ＶＣＯ）を備え、ＶＣＯとＰＤの帰還路に分周器を備えている。ＰＬＬにおいて、入力信号と分周器の出力信号（帰還信号）の周波数／位相差が０になるまでに（ロックして周波数が安定化するまでに）、時間を要する。ＰＬＬの安定化に要する時間はプロセスに依存して異なっている。プロセスが変更された場合、ＰＬＬを内蔵する半導体装置のテストにあたり、既存のテストパターン（プロセスの変更を反映していないパターン）にしたがって、テスタからのテストクロック信号から、ＰＬＬから出力されるクロック信号（ＰＬＬクロック信号）への切り替えを行った場合、前記既存のテストパターンは、当該プロセスに対応したＰＬＬの安定化時間に対応していない、という事態も起こり得る。この場合、ＰＬＬクロック信号への切り替え時点で、ＰＬＬクロック信号が安定した状態であるという保障はできない。ＰＬＬが安定していない状態で、ＰＬＬのクロック信号への切り替えが行われた場合、規定された周波数以外のクロック信号が、被試験デバイスである半導体装置の内部回路に供給されることになる。その結果、被試験デバイスである半導体装置が誤動作し、正常なテストを行うことが出来なくなる。

このため、例えば半導体装置を製造するプロセスに応じたＰＬＬの安定化時間に合わせて、テストクロック信号からＰＬＬクロック信号への切り替えが行えるように、テストパターンを生成する必要がある。その結果、テストパターン数が増加し、テストパターン作成の工数が増加する。

なお、半導体装置に内蔵されるＰＬＬに関して、想定される安定化時間の最大値に合わせて、テストクロック信号からＰＬＬクロック信号への切り替えを行うように、テストパターンを作成した場合、デバイス・テストでは、ＰＬＬが安定した後にＰＬＬクロック信号への切り替えが行われる。しかしながら、ＰＬＬの安定化時間が短いプロセスで製造された半導体装置をテストする場合、ＰＬＬが既に安定化してから、ＰＬＬクロック信号への切り替えを行うタイミングまでに、待ち時間が生じる。このため、当該半導体装置に対して、本来必要とされるテストパターンよりも長大なテストパターンが印加されることになり、テスト時間も長くなる。

なお、特許文献１には、高速で動作するＬＳＩを低速で動作するＬＳＩテスタで試験するにあたり、
・ＬＳＩテスタで生成されるクロック信号ＣＬＫに基づいて、テスト信号ＴＤが被試験デバイスに転送され（ただし、テスト信号ＴＤは、被試験デバイスが動作試験を行うためのプログラムと、試験データからなる命令データで構成され、クロック信号ＣＬＫに基づいて、被試験デバイス内のプログラムＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に格納される）、
・ＰＬＬ等の周波数逓倍回路でクロック信号ＣＬＫを逓倍した逓倍クロック信号ＨＣＬＫに基づいて、被試験デバイスによるテスト信号ＴＤの処理動作が行われ（プログラムＲＡＭに格納された命令を逓倍クロック信号ＨＣＬＫで実行する）、
・被試験デバイスでの逓倍クロック信号ＨＣＬＫによる命令の実行が終了すると、逓倍クロック信号ＨＣＬＫからクロック信号ＣＬＫに切り替えられ、信号処理結果ＯＵＴが、クロック信号ＣＬＫに基づいて被試験デバイスからＬＳＩテスタ側に転送され、
・ＬＳＩテスタでは、テスト信号ＴＤと信号処理結果ＯＵＴを比較することにより、当該被試験デバイスが正常に動作しているか否かの判定を行う、ようにした構成が開示されている。特許文献１では、ＰＬＬは、ＬＳＩテスタと被試験デバイス間に設けられており、ＬＳＩテスタからのクロック信号ＣＬＫと、ＰＬＬ（周波数逓倍回路）からの逓倍クロック信号ＨＣＬＫを、ＬＳＩテスタからの制御信号ＣＳに基づきスイッチで切り替え、被試験デバイスに供給している。特許文献１では、制御信号ＣＳにより、逓倍クロック信号ＨＣＬＫへの切り替える時には、逓倍クロック信号ＨＣＬＫは、安定した状態であるものとされている。

また特許文献２には、ＰＬＬ回路を内蔵するマイクロプロセッサにおいて、
・低速モード時には、ＰＬＬ回路の動作を停止させ、比較的低い周波数のクロックパルスをマイクロプロセッサへシステムクロックとして供給し、
・高速モード時には、高速処理が必要なイベントの発生を受けてＰＬＬ回路を起動し、ＰＬＬ回路の動作が安定化したのち、高速処理開始の要求があるまでの間の期間は、比較的低い周波数のクロックパルスを、マイクロプロセッサへシステムクロックとして継続的に供給し続け、
・ＰＬＬ回路の動作が安定化したのちに、高速処理開始要求のあった時点で、ＰＬＬ回路により形成された比較的高い周波数の発振パルスを、マイクロプロセッサへシステムクロックとして供給する、ようにした構成が開示されている。

さらに特許文献３には、クロック生成部において、検査開始時には、そのクロック制御端子に入力される信号の論理を０とし、ＰＬＬのクロック信号がセレクタから出力されないようにし、テストクロック端子からのテストクロック信号がセレクタで選択され、クロック制御端子に入力される信号の論理が１に切り替わった時点から数えてＰＬＬから出力されたパルスの２番目の立下り直後に、ＰＬＬのクロック信号をＡＮＤゲートから出力し始めるように動作しＰＬＬのクロック信号を出力する、ようにした構成の半導体集積回路が開示されている。

特開平１０−１９９８４号公報 特開２００２−７３２０１号公報 特開２００３−１４８２２号公報

以下、関連技術の分析を与える。

図１は、ＰＬＬを内蔵した半導体装置のテストの一例（プロトタイプ：参考例）を模式的に示す図であり、本発明の課題を説明するための図である。図１を参照すると、半導体装置２Ａにおいて、セレクタ３は、ＬＳＩテスタ等のテスタ１Ａからのテストクロック信号と、ＰＬＬ４からのＰＬＬクロック信号との切り替えを、テスタ１Ａからの制御信号で行っている。なお、基準クロック信号（ＰＬＬ４へ入力される）、テストクロック信号、制御信号は、テスタ１Ａのピンエレクトロニクスカードの各ドライバ１−１からそれぞれ半導体装置２Ａに印加される。

図１の構成においては、テストクロック信号とＰＬＬクロック信号の変化タイミングと、セレクタ３の制御信号による切り替えタイミングの位相関係により、図２に示すように、セレクタ３から出力されるクロック信号に、ハザード（論理上は発生しないパルス、ヒゲともいう）が発生する場合がある。ハザードにより、半導体装置２Ａが誤動作するため、正しい試験が行えない（例えば本来正常な被試験デバイスを不良（Ｆａｉｌ）と判断する等）、という問題が生じる。

テスタ１Ａから供給されるテストクロック信号と、被試験デバイスである半導体装置２ＡのＰＬＬ４からのクロック信号は、それぞれの位相が同期関係にはない。このため、被試験デバイスである半導体装置２Ａ外部より（したがって、テスタ１Ａ側から）、ハザードが発生しないタイミングにてテストクロック信号からＰＬＬクロック信号へのクロック信号の切り替えを行うことは、事実上、不可能である。この結果、デバイス・テストの信頼性が著しく低下する。

したがって、本発明は、上記問題点に鑑みて創案されたものであって、その主たる目的は、自動テスト装置からのクロック信号と、半導体装置に内蔵されるクロック生成回路からのクロック信号の切り替え時のハザード等の発生を防止するとともに、自動テスト装置で用いられるテストパターンの増大を抑制可能とする試験方法と半導体装置を提供することにある。

本発明によれば、第１のクロック信号を生成するクロック生成回路と、前記クロック生成回路の前記第１のクロック信号の安定化が完了したことを示す安定化完了信号と、自動テスト装置から被試験デバイスである半導体装置へのテストデータの転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第１のタイミングで、第１の制御信号を活性状態から非活性状態とし、つづく、第２、第３のタイミングにて、第２、第３の制御信号をそれぞれ非活性状態から活性状態とするクロック信号制御回路と、
前記自動テスト装置からの第２のクロック信号を受け、前記第１の制御信号が活性状態のときに、前記第２のクロック信号を通過させ、前記第１の制御信号が非活性状態のときに、前記第２のクロック信号を遮断する第１のクロックゲーティング回路と、
前記クロック生成回路からの前記第１のクロック信号を受け、前記第３の制御信号が非活性状態のとき、前記第１のクロック信号を遮断し、前記第３の制御信号が活性状態のときに、前記第１のクロック信号を通過させる第２のクロックゲーティング回路と、
前記第１、第２のクロックゲーティング回路の出力に第１、第２入力がそれぞれ接続され、前記第２の制御信号が非活性状態のときは、前記第１入力を出力に接続し、前記第２の制御信号が活性状態のときは、前記第２入力を前記出力に接続するセレクタと、を備えた半導体装置が提供される。

本発明によれば、自動テスト装置からテストデータの被試験デバイスである半導体装置への転送を、前記自動テスト装置からの第２のクロック信号に同期して行い、
前記半導体装置が内蔵するクロック生成回路からの第１のクロック信号の安定化が完了したことを示す安定化完了信号と、前記自動テスト装置からテストデータを半導体装置側への転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第１のタイミングで、前記自動テスト装置からの前記第２のクロック信号のセレクタへの供給を停止し、
前記クロック生成回路からの前記第１のクロック信号の前記セレクタへの供給を停止した状態で、前記第１のタイミングのあとの第２のタイミングで、前記セレクタを前記第１のクロック信号を選択するように切り替え、
前記セレクタの前記切り替え後、前記第２のタイミングのあとの第３のタイミングで、前記クロック生成回路からの前記第１のクロック信号を前記セレクタに供給し、前記セレクタを介して内部回路に前記第１のクロック信号を供給する、テスト方法が提供される。

本発明によれば、自動テスト装置からのクロック信号と、半導体装置に内蔵されるクロック生成回路からのクロック信号の切り替え時のハザード等の発生を防止するとともに、自動テスト装置で用いられるテストパターンの増大を抑制可能としている。

プロトタイプ例を示す図である。 図５においてハザード発生時の様子を説明するためのタイムチャートである。 本発明の一実施形態の構成を示す図である。 図１のクロック信号切り替え制御部の構成例を説明するための図である。 本発明の一実施形態のタイムチャートである。 本発明の一実施形態のタイムチャートである。 図４のクロック信号制御部の構成例を説明するための図である。

本発明の一実施形態によれば、図３及び図４を参照すると、半導体装置（２）は、
（Ａ）第１のクロック信号を生成するクロック生成回路（図３のＰＬＬ４）と、
（Ｂ）前記クロック生成回路（４）の第１のクロック信号（ＰＬＬクロック信号）の安定化が完了したことを示す安定化完了信号（図４のＰＬＬ安定化完了信号）と、自動テスト装置（ＡＴＥ）（１）から、前記半導体装置（２）へテストデータの転送が完了したことを示す信号（図３、図４のテストデータ転送信号）と、を入力し、これらがともに活性状態であることを検出すると、第１のタイミングで、第１の制御信号（図４のテストクロックイネーブル信号）を活性状態から非活性状態とし、つづく、第２、第３のタイミングにて、第２、第３の制御信号（図４の切り替え制御信号２、ＰＬＬクロックイネーブル信号）をそれぞれ非活性状態から活性状態とするクロック信号制御部（図４の７）と、
（Ｃ）自動テスト装置（１）から第２のクロック信号（図３、図４のテストクロック信号）を受け、前記第１の制御信号（図４のテストクロックイネーブル信号）が活性状態のときに、前記第２のクロック信号（テストクロック信号）を通過させ、前記第１の制御信号（図４のテストクロックイネーブル信号）が非活性状態のときに、前記第２のクロック信号（テストクロック信号）を遮断する第１のクロックゲーティング回路（図４の８）と、
（Ｄ）前記クロック生成回路（４）からの前記第１のクロック信号（ＰＬＬクロック信号）を受け、前記第３の制御信号（図４のＰＬＬクロックイネーブル信号）が非活性状態のとき、前記第１のクロック信号（ＰＬＬクロック信号）を遮断し、前記第３の制御信号（図４のＰＬＬクロックイネーブル信号）が活性状態のときに、前記第１のクロック信号（ＰＬＬクロック信号）を通過させる第２のクロックゲーティング回路（図４の９）と、
（Ｅ）前記第１、第２のクロックゲーティング回路（図４の８、９）の出力に、第１、第２の入力（Ａ、Ｂ）がそれぞれ接続され、前記第２の制御信号（図４の切り替え制御信号２）が非活性状態のとき、前記第１の入力を出力に接続し、前記第２の制御信号（切り替え制御信号２）が活性状態のとき、前記第２の入力を出力に接続するセレクタ（切り替えスイッチ）（図４の１１）と、を備える。

より詳細には、図３を参照すると、例示的な実施形態において、被試験デバイスである半導体装置２は、クロック生成回路として、ＰＬＬ４を備えている。さらに、半導体装置２は、クロック信号切り替え制御部５と、ＣＰＵ及び内部ブロック１２を備えている。ＬＳＩテスタ等の自動テスト装置（ＡＴＥ）（以下、「テスタ」とも略記される）１は、被試験デバイスである半導体装置２に対して、対応するドライバ１−１から、基準クロック信号、測定クロック信号、テストクロック信号、テストデータ、テストデータ転送信号をそれぞれ供給する。

また、被試験デバイス２は、試験結果をテスタ１に対して、例えばテストクロック信号に同期して出力する。テスタ１は、被試験デバイス２からの試験結果をコンパレータ１−２で受け期待値と比較し、ファンクショナルテストの場合、例えばＰＡＳＳ（良）／ＦＡＩＬ（不良）の判定を行う。

クロック信号切り替え制御部５は、テストクロック信号とＰＬＬ回路４からのＰＬＬクロック信号を選択してクロック信号（ＭＣＬＫ）をＣＰＵ及び内部ブロック１２に供給する。

なお、テスト時、まず、クロック信号切り替え制御部５から出力されるテストクロック信号に同期して、テスタ１から転送されるテストデータ（ＣＰＵで実行されるプログラム命令、データ）は、ＣＰＵ及び内部ブロック１２内の不図示のバッファメモリに格納され、該テストデータの転送が完了すると、テスタ１は、テストデータ転送信号を活性化させる（例えばＬｏｗとする）。

本実施形態によれば、テスタ１からのテストクロック信号と、被試験デバイスである半導体装置内のクロック生成部（ＰＬＬ４）からのクロック信号とを切り替える際のハザード発生や、規定された周波数以外のクロック信号が供給されることを回避可能とし、テストパターン数とテストパターン長を削減し、テストの短縮及びテストパターン作成時間の削減を図り、信頼性の高いデバイス・テストを可能としている。

図４を参照すると、クロック信号切り替え制御部５は、安定化時間測定カウンタ６と、クロック信号制御部７と、第１のクロックゲーティング回路８と、第２のクロックゲーティング回路９と、内蔵メモリ１０と、セレクタ１１を備えている。

安定化時間測定カウンタ６は、テスタ１からの測定クロック信号（低速クロック）に応答してカウントアップ動作し、不揮発性の内蔵メモリ１０に記憶された値（カウント値）までカウントすると（すなわち、安定化時間測定カウンタ６のカウント値が内蔵メモリ１０に記憶された値と一致すると）、ＰＬＬ安定化完了信号を活性状態にして出力する。なお、安定化時間測定カウンタ６は、例えばテスト開始等の初期化時にリセットされ、カウント値はゼロクリアされる。また、安定化時間測定カウンタ６は、測定クロック信号を、内蔵メモリ１０に記憶された値までカウントすると、ＰＬＬ安定化完了信号を活性状態にして出力し、そのカウント値をゼロにオートクリアする構成としてもよい。なお、安定化時間測定カウンタ６をアップカウンタとして説明したが、内蔵メモリ１０に記憶された値（カウント値）から測定クロック信号が入力されるたびに、１つダウンカウントし、カウント値がゼロに達したら、ＰＬＬ安定化完了信号を活性状態にして出力するダウンカウンタとして構成してもよい。

本実施形態において、不揮発性の内蔵メモリ１０に格納される安定化時間の値（カウント値）は、半導体プロセスに合わせた値に設定される。特に制限されないが、内蔵メモリ１０は、例えば値が変更（書き換え）な不揮発性メモリ（例えばＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）：電気的に消去及び書き換え可能な読み出し専用メモリ）等で構成してもよい。あるいは、半導体装置のウェハテスト工程等において、半導体装置の製造プロセスに対応して、内蔵メモリ１０に安定化時間の値（カウント値）をヒューズＲＯＭ等の不揮発性メモリに書き込むようにしてもよい。

クロック信号制御部７は、安定化時間測定カウンタ６からのＰＬＬ安定化完了信号と、テスタ１からのテストデータ転送信号を入力し、これら二つの信号がともに活性化したことを検出すると（例えばＰＬＬ安定化完了信号＝Ｈｉｇｈ、且つ、テストデータ転送信号＝Ｌｏｗ）、テストクロック信号に基づき、所定のタイミングで、それぞれ切り替え制御信号１、２、３を生成する。例えば、切り替え制御信号１に基づき、テストクロックイネーブル信号を生成し、切り替え制御信号１、３に基づき、ＰＬＬクロックイネーブル信号を生成する。また、切り替え制御信号２をセレクタ１１の切り替え制御信号として用いている。ロジックの構成にもよるが、切り替え制御信号１をそのままテストクロックイネーブル信号として用いてもよい。

第１のクロックゲーティング回路８は、テストクロック信号を入力し、クロック信号制御部７から出力されるテストクロックイネーブル信号の値に基づき、テストクロック信号の通過／遮断を制御する回路である。特に制限されないが、本実施形態では、第１のクロックゲーティング回路８は、テストクロックイネーブル信号がＨｉｇｈ（活性状態：イネーブル状態）のとき、入力されるテストクロック信号の通過を許可し、クロック信号ＴＣＬＫとしてセレクタ１１の入力Ａに供給し、テストクロックイネーブル信号がＬｏｗ（非活性状態：ディスエーブル状態）のとき、テストクロック信号を遮断する（クロック信号ＴＣＬＫの供給を停止し、例えばＴＣＬＫをＬｏｗ固定とする）。

第２のクロックゲーティング回路９は、ＰＬＬ４からのＰＬＬクロック信号を入力し、クロック信号制御部７から出力されるＰＬＬクロックイネーブル信号の値に基づき、ＰＬＬクロック信号の通過／遮断を制御する回路である。特に制限されないが、本実施形態では、第２のクロックゲーティング回路９は、ＰＬＬクロックイネーブル信号がＨｉｇｈ（活性状態：イネーブル状態）のとき、ＰＬＬクロック信号の通過を許可し、クロック信号ＰＣＬＫとしてセレクタ１１の入力Ｂに供給し、ＰＬＬクロックイネーブル信号がＬｏｗ（非活性状態：ディスエーブル状態）のとき、ＰＬＬクロック信号を遮断する（クロック信号ＰＣＬＫの供給を停止し、例えばＰＣＬＫをＬｏｗ固定とする）。

セレクタ１１は、入力Ａ、Ｂの一方を選択して出力に接続する切り替えスイッチであり、クロック信号制御部７から出力される切り替え制御信号２が例えばＨｉｇｈのとき、入力Ａを出力に接続して、第１のクロックゲーティング回路８からのＴＣＬＫを選択し、切り替え制御信号２が例えばＬｏｗのとき、入力Ｂを出力に接続し、第２のクロックゲーティング回路９からのＰＣＬＫを選択する。

テスタ１から安定化時間測定カウンタ６に供給される測定クロック信号は、ＰＬＬ４からのＰＬＬクロック信号が安定化するまでの時間を計るためのクロック信号であり、特に制限されないが、例えばＫＨｚ（Ｋｉｌｏｈｅｒｚ）オーダの周波数とされる。なお、安定化時間測定カウンタ６からのＰＬＬ安定化完了信号を半導体装置のテスト用端子から外部に出力する構成とし、テスタ１でＰＬＬ安定化完了信号をモニタし、ＰＬＬ安定化完了信号が活性状態（Ｈｉｇｈ）となった時点で、測定クロック信号を停止する構成としてもよい。ＰＬＬ４に入力される基準クロック信号（マスタークロック信号）は、ＰＬＬ４の設計仕様にもよるが、例えばＭＨｚ（数十ＭＨｚ）オーダとされる。ＰＬＬ４は、不図示のＶＣＯ（電圧制御発振器）に与えられた制御電圧に応じた周波数の発振クロック信号を生成し、これをＰＬＬ４内部の不図示の分周回路で分周して不図示のＰＤ（位相比較器あるいは、ＰＦＤ（位相周波数比較器））に帰還入力し、ＰＤ（ＰＦＤ）にて基準クロック信号と位相（周波数）を比較し、比較結果（ＵＰ、ＤＯＷＮ）を出力し、不図示のＣＰ（チャージポンプ）、ＬＰＦ（ループフィルタ：低域通過フィルタ）を介して、制御電圧をＶＣＯに供給し、ＰＤ（位相比較器）に帰還入力される信号と基準クロック信号の位相が互いに一致するように、帰還制御される。なお、上記はアナログＰＬＬであるが、デジタルＰＬＬ、完全デジタルＰＬＬで構成してもよいことは勿論である。

図７は、図４のクロック信号制御部７の一例を模式的に説明するための図である。図７（Ａ）は、クロック信号制御部７における切り替え制御信号１、２、３の生成部の構成の一例を説明するための図である。図７（Ｂ）は、ＰＬＬクロックイネーブル信号を生成する回路を説明するための図である。なお、クロック信号制御部７は、後述される図５、図６のタイミング図を満たす構成であれば、各種実装が可能であり、またロジック（Ｈｉｇｈ／Ｌｏｗ、正論理／負論理）等に関しても任意の変形等が可能であることは勿論である。

図７（Ａ）に示すように、ＰＬＬ安定化完了信号とテストデータ転送信号を受け、ＰＬＬ安定化完了信号が活性状態（Ｈｉｇｈ）であり、且つ、テストデータ転送信号が活性状態（Ｌｏｗ）のときに、Ｈｉｇｈを出力する論理ゲート７０１と、論理ゲート７０１の出力信号をセット端子Ｓに入力し、論理ゲート７０１の出力信号がＨｉｇｈとなると、セットされて出力端子ＱをＨｉｇｈとし、リセット信号をリセット端子Ｒに入力し、リセット信号がＨｉｇｈのとき、リセットされて出力端子ＱをＬｏｗとするＳＲラッチ７０２と、ＳＲラッチ７０２の出力をデータ端子Ｄに受け、テストクロック信号をクロック端子に受け、テストクロック信号の立ち上りエッジに同期してシフト動作するシフトレジスタ７０３と、シフトレジスタ７０３の出力Ｑをデータ端子Ｄに受け、テストクロック信号の立ち上りエッジに同期してシフト動作するシフトレジスタ７０４と、シフトレジスタ７０４の出力Ｑをデータ端子Ｄに受け、テストクロック信号の立ち上りエッジに同期してシフト動作するシフトレジスタ７０５と、を備えている。

ＳＲラッチ７０２の内部構成は図示されていないが、例えば２入力の第１、第２のＮＯＲ（否定論理和）回路を備え、第１のＮＯＲ回路の出力を第２のＮＯＲ回路の第１の入力に接続し、第２のＮＯＲ回路の出力を第１のＮＯＲ回路の第２の入力に接続し、第１のＮＯＲ回路の第１の入力をＳ端子、第２のＮＯＲ回路の第２の入力をＲ端子とし、第１のＮＯＲ回路の出力を出力端子Ｑとする構成とされる。

シフトレジスタ７０３−７０５は、それぞれ、１段又は複数段のＤ型フリップフロップで構成される。なお、図７（Ａ）では、シフトレジスタ７０３−７０５を１段のＤ型フリップフロップで表している。あるいは、図７（Ａ）において、テストクロック信号を分周する分周回路（不図示）を備え、シフトレジスタ７０３、７０４、７０５の各々を一段のＤ型フリップフロップで構成し、分周回路からの分周クロック信号を供給するようにしてもよい。

シフトレジスタ７０３、７０４、７０５の反転出力端子ＱＢから、それぞれ切り替え制御信号（切替制御信号）１、２、３が出力される。テスト動作開始時等に、シフトレジスタ７０３、７０４、７０５の出力端子ＱをＬｏｗ、反転出力端子ＱＢをＨｉｇｈに初期設定する構成としてもよい。

図７（Ｂ）を参照すると、ＰＬＬクロックイネーブル信号を生成する回路として、切り替え制御信号１、３がともにＬｏｗとなると、Ｈｉｇｈを出力し、それ以外はＬｏｗを出力する論理ゲート７１０と、論理ゲート７１０のＨｉｇｈ出力を受けると、ＰＬＬクロック信号に基づきタイミング調整した上でＰＬＬクロックイネーブル信号（Ｈｉｇｈ）を出力するタイミング調整回路７１１を備えている。なお、切り替え制御信号３がＨｉｇｈからＬｏｗになるタイミングで、切り替え制御信号１はすでにＬｏｗに設定されている構成の場合、論理ゲート７１０を、切り替え制御信号３を反転するインバータ（切り替え制御信号３がＬｏｗのときＨｉｇｈを出力する）で構成してもよい。タイミング調整回路７１１は、例えばＰＬＬクロック信号のＨｉｇｈからＬｏｗへの立ち下がりエッジに応答して、論理ゲート７１０からのＨｉｇｈ出力をサンプルするＤ型フリップフロップ（リタイミング・レジスタ）から構成され、Ｄ型フリップフロップの出力端子ＱからＰＬＬクロックイネーブル信号が、第２のクロックゲーティング回路９に供給される。ＰＬＬクロックイネーブル信号がＬｏｗのときは、第２のクロックゲーティング回路９の出力ＰＣＬＫはＬｏｗとされ、ＰＬＬクロックイネーブル信号がＬｏｗからＨｉｇｈに変化すると、第２のクロックゲーティング回路９では、ＰＬＬクロック信号の前記立ち下がりエッジの次の立ち上りエッジ（Ｈｉｇｈパルス）からクロックパルスを通過させＰＣＬＫとして出力する。

本実施形態によれば、テスタ１からの測定クロック信号を受けてカウント動作を行う安定化時間測定カウンタ６にて、ＰＬＬクロック信号の安定化時間を測定している。すなわち、安定化時間測定カウンタ６はそのカウント値を内蔵メモリ１０に予め格納された安定化時間の値と比較し、カウント値が安定化時間の値と一致すると、ＰＬＬ安定化完了信号を活性状態（Ｈｉｇｈ）とする。

本実施形態におけるテスト時の動作を説明する。クロック信号制御部７からの制御信号（テストクロックイネーブル信号、ＰＬＬクロックイネーブル信号、切り替え制御信号２）に基づき、ＣＰＵ及び内部ブロック１２へ供給するクロック信号ＭＣＬＫに出力するクロック信号を選択する。

テスタ１は、テスト開始時、テストデータを例えばテストクロック信号に同期して、被試験デバイスである半導体装置２内のバッファ（不図示）に転送する。その際、テスタ１は、テストデータ転送信号を転送未完了状態（Ｈｉｇｈ）に設定しており、被試験デバイスである半導体装置２のクロック切り替え制御部５（図４の）において、テストクロックイネーブル信号はＨｉｇｈ、切り替え制御信号２はＨｉｇｈ、ＰＬＬクロックイネーブル信号はＬｏｗとされ、図４の第１のクロックゲーティング回路８、セレクタ１１を介して、テストクロック信号がクロック信号ＭＣＬＫとしてＣＰＵ及び内部ブロック１２に供給される。

被試験デバイスである半導体装置２のクロック信号切り替え制御部５では、テストデータ転送信号の状態を確認し、テストデータ転送信号が転送未完了状態（Ｈｉｇｈ）を示している場合、ＣＰＵ及び内部ブロック１２へ供給するクロック信号ＭＣＬＫとしてテスタ１からのテストクロック信号を選択する。また、クロック信号切り替え制御部５では、テスタ１からの測定クロック信号にて、安定化時間計測カウンタ６（図４）をカウント動作させる。

テスタ１からの半導体装置２へのテストデータの転送が完了し、テストデータ転送信号が活性状態（Ｌｏｗ）となり、且つ、ＰＬＬ安定化完了信号が活性化した場合、クロック信号切り替え制御部５では、ＰＬＬクロック信号への切り替えを行う。なお、ＰＬＬ安定化完了信号が活性状態（Ｈｉｇｈ）でない場合には、ＰＬＬクロック信号への切り替えは行わない。テストデータ転送信号が活性状態（Ｌｏｗ）であり、且つ、ＰＬＬ安定化完了信号が活性状態（Ｈｉｇｈ）になった時点で、ＰＬＬクロック信号への切り替えを行う。

図５は、本実施形態において、ＰＬＬ安定化完了信号が活性状態（Ｈｉｇｈ）になる前に、テストデータ転送信号が活性状態（Ｌｏｗ）となった場合（ＰＬＬ安定化完了の前にテストデータの転送が完了）、図６は、テストデータ転送信号が活性状態となる前にＰＬＬ安定化完了信号が活性状態になった場合（テストデータの転送が完了前にＰＬＬ安定化完了）の動作例を示す図である。図５、図６には、図３、図４のテストクロック信号、ＰＬＬクロック信号、ＰＬＬ安定化完了信号、テストデータ転送信号、切り替え制御信号１〜３、テストクロックイネーブル信号、ＰＬＬクロックイネーブル信号、第１のクロックゲーティング回路８の出力であるクロック信号ＴＣＬＫ、第２のクロックゲーティング回路８の出力であるクロック信号ＰＣＬＫ、セレクタ１１の出力であるクロック信号ＭＣＬＫのタイミング波形が示されている。

ＰＬＬ安定化完了信号が活性状態（Ｈｉｇｈ）になり、且つ、テストデータ転送信号が活性状態（Ｌｏｗ）になった事を条件に、切り替え制御信号１をＬｏｗレベルに変化させる。切り替え制御信号１をテストクロック信号に同期してシフトレジスタ７０４、７０５でそれぞれ所定クロック相当シフトして切り替え制御信号２、３を生成する（図５では、５クロック分シフト）。

なお、図５のタイミング図に関連して、前述したように、図７（Ａ）において、シフトレジスタ７０３、７０４、７０５をそれぞれ１段のＤ型フリップフロップで構成し、テストクロック信号を分周回路で、例えば５分周した分周クロック信号を生成し、分周クロック信号を、各Ｄ型フリップフロップのクロック入力端子に供給し、各Ｄ型フリップフロップから切り替え制御信号１、２、３をそれぞれ生成するようにしてもよい。

クロック信号切り替え制御部５では、切り替え制御信号１がＨｉｇｈからＬｏｗレベルになったタイミングで、テストクロックイネーブル信号をＬｏｗとし、第１のクロックゲーティング回路８において、クロック信号ＴＣＬＫの供給を停止する。第１のクロックゲーティング回路８から出力されるクロック信号ＴＣＬＫはＬｏｗ固定となる。

クロック信号ＴＣＬＫが停止した後は、セレクタ４に入力されるクロック信号及びＣＰＵ及び内部ブロック１２へ供給するクロック信号ＭＣＬＫが停止状態となる。すなわち、クロック信号ＭＣＬＫはＬｏｗ固定となる。

この状態において、次に、切り替え制御信号２がＨｉｇｈからＬｏｗに遷移する。切り替え制御信号２のＨｉｇｈからＬｏｗへ遷移したタイミングで、セレクタ４は入力Ａから入力Ｂに切り替え、入力Ｂを出力に接続する。ただし、この時点で、ＰＬＬクロック信号を入力する第２のクロックゲーティング回路９は遮断状態とされ、クロック信号ＰＣＬＫはＬｏｗ固定とされている。すなわち、ＰＬＬクロック信号のセレクタ４の入力Ｂへの供給は停止されたままである。

切り替え制御信号１及び切り替え制御信号３がともにＬｏｗとなったタイミングで、ＰＬＬクロックイネーブル信号をＨｉｇｈとし、ＰＬＬクロック信号を入力する第２のクロックゲーティング回路９はＰＬＬクロック信号を通過させ、第２のクロックゲーティング回路９からのクロック信号ＰＣＬＫ（クロックパルス）がセレクタ１１のＢ入力に供給される。この時点で、すでにＢ入力を出力に接続しているセレクタ１１を介してクロック信号ＰＣＬＫがクロック信号ＭＣＬＫとしてＣＰＵ及び内部ブロック１２へ供給される。

図５は、テストデータ信号が活性状態（Ｌｏｗ）に変化したのちに、ＰＬＬ安定完了信号が活性状態（Ｈｉｇｈ）に変化している例であるが、図６では、ＰＬＬ安定完了信号が活性状態（Ｈｉｇｈ）したのちに、テストデータ信号が活性状態（Ｌｏｗ）に変化している例である。ＰＬＬ安定完了信号、テストデータ信号がともに活性化したのちの切り替え制御信号１、２、３、テストクロックイネーブル信号、ＰＬＬクロックイネーブル信号は、図５と同一であるため、説明は省略する。

なお、被試験デバイスである半導体装置２が、ＰＬＬクロック信号によりテストを実行したのち、例えばテスタ１でリセット信号をＨｉｇｈとし、ＳＲラッチ７０２をリセットし、これにより、切り替え制御信号１、２、３をＨｉｇｈ、テストクロックイネーブル信号をＨｉｇｈ、ＰＬＬクロックイネーブル信号をＬｏｗとし、テスタ１からのテストクロック信号をセレクタ１１からのクロック信号ＭＣＬＫとして供給することで、試験結果をテスタ１側に転送するようにしてもよい。

以上に記述したように、本実施形態によれば、以下の作用効果を奏する。

テストデータの転送完了及びＰＬＬクロック信号の安定化完了をもって、テストクロック信号からＰＬＬクロック信号への切り替えを行っており、半導体プロセスによるＰＬＬクロック信号の安定化時間に合わせて、再度テストパターンを作成する必要が無くなり、テストパターン数及びテストパターン作成の工数を削減する事が出来る。

また、ＰＬＬクロック信号が安定してからＰＬＬクロック信号への切り替えを行っているため、規定された周波数以外のクロック信号がＣＰＵ及び内部ブロックに供給されることが回避され、正常な試験を行うことが出来る。

また、ＰＬＬクロック信号の安定化時間の最大値に合わせてクロック信号への切り替えを行うように作成されたテストパターンにしたがって発生していたＰＬＬクロック信号の安定化時間と、クロック信号の切り替えを行うタイミングまでの待ち時間が削減されるため、テストパターンの長さが短縮され、試験時間も短縮される。

また、クロック信号の切り替え時において、セレクタ４に入力されるクロック信号をクロックゲーティング回路８、９により停止させた状態にて、セレクタ４の切り替えを行う事で、ハザード発生による誤動作を防ぎ、正常な試験を実施する事が出来る。試験の信頼性が高くなる。

例えばＬＳＩ内部に内蔵されるＰＬＬにてクロック信号の安定化の完了を自身で通知する信号を持つ構成としてもよい。あるいは、クロック信号切り替え制御部５において、安定化時間測定カウンタ６からのＰＬＬ安定化完了信号を用いずに、ＰＬＬからの安定化の完了を通知する信号を受け取るようにしてもよい。

安定化時間測定カウンタ６において、内蔵メモリ１０に格納された安定化時間の値と比較を行っているが、このカウント値は内蔵メモリ１０に記憶する構成に制限されるものではなく、例えばテスタより設定した値（カウント値）を用いてもよい。

なお、上記実施形態で説明したＰＬＬ等のクロック生成回路を内蔵した半導体装置をテストする自動テスト装置（ＡＴＥ）は、ＬＳＩテスタに制限されるものでなく、ミックストシグナル・テスタやメモリテスタや、ファンクショナルテスト機能等を備えたベンチトップ型のテスタ等にも適用可能である。

上記した実施形態は以下のように付記される（ただし、以下に限定されない）。

（付記１）
第１のクロック信号を生成するクロック生成回路と、
前記クロック生成回路の前記第１のクロック信号の安定化が完了したことを示す安定化完了信号と、自動テスト装置から被試験デバイスである半導体装置へのテストデータの転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第１のタイミングで、第１の制御信号を活性状態から非活性状態とし、つづく、第２、第３のタイミングにて、第２、第３の制御信号をそれぞれ非活性状態から活性状態とするクロック信号制御回路と、
前記自動テスト装置からの第２のクロック信号を受け、前記第１の制御信号が活性状態のときに、前記第２のクロック信号を通過させ、前記第１の制御信号が非活性状態のときに、前記第２のクロック信号を遮断する第１のクロックゲーティング回路と、
前記クロック生成回路からの前記第１のクロック信号を受け、前記第３の制御信号が非活性状態のとき、前記第１のクロック信号を遮断し、前記第３の制御信号が活性状態のときに、前記第１のクロック信号を通過させる第２のクロックゲーティング回路と、
前記第１、第２のクロックゲーティング回路の出力に第１、第２入力がそれぞれ接続され、前記第２の制御信号が非活性状態のときは、前記第１入力を出力に接続し、前記第２の制御信号が活性状態のときは、前記第２入力を前記出力に接続するセレクタと
を備えた、ことを特徴とする半導体装置。

（付記２）
前記セレクタが、前記第２の制御信号の活性化に応じて、前記第１入力から、前記第２入力に切り替える前記第２のタイミングでは、前記第１のクロックゲーティング回路及び前記第２のクロックゲーティング回路はともにクロック信号を遮断しており、
前記セレクタで前記第２入力への切り替え後、前記第３の制御信号が活性状態となる前記第３のタイミング以降、前記第２のクロックゲーティング回路からの前記第１のクロック信号が前記セレクタの前記第２入力に供給され、前記セレクタから、内部回路に出力される、ことを特徴とする付記１記載の半導体装置。

（付記３）
前記クロック信号制御回路は、前記第３の制御信号の非活性状態から活性状態へ設定するタイミングを、前記クロック生成回路から出力される前記第１のクロック信号に基づき調整する、ことを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記クロック生成回路のクロック信号の安定化が完了したことを示す安定化完了信号を出力するカウンタを備え、
前記カウンタは、前記自動テスト装置から供給される所定周波数の第３のクロック信号に応答して、カウント動作し、予め定められた所定値分、カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。

（付記５）
前記クロック生成回路が前記カウンタを備えた、ことを特徴とする付記４記載の半導体装置。

（付記６）
前記予め定められた所定値を記憶するメモリを備えた、ことを特徴とする付記４又は５記載の半導体装置。

（付記７）
前記メモリは、書き換え可能な不揮発性メモリである、ことを特徴とする付記６記載の半導体装置。

（付記８）
前記メモリには、前記自動テスト装置が前記所定値を設定する、ことを特徴とする付記６記載の半導体装置。

（付記９）
前記クロック生成回路が、前記自動テスト装置から第４のクロック信号を入力し、前記第１のクロック信号を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を備え、
前記第１のクロック信号が、前記ＰＬＬの出力クロック信号である、ことを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。

（付記１０）
付記９記載の前記半導体装置に対して、前記第１クロック信号よりも周波数の低い、前記第２乃至第４のクロック信号、及び、前記テストデータ転送信号を少なくとも供給する自動テスト装置を備えた、ことを特徴とするテストシステム。

（付記１１）
自動テスト装置からテストデータの被試験デバイスである半導体装置への転送を、前記自動テスト装置からの第２のクロック信号に同期して行い、
前記半導体装置が内蔵するクロック生成回路からの第１のクロック信号の安定化が完了したことを示す安定化完了信号と、前記自動テスト装置からテストデータを半導体装置側への転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第１のタイミングで、前記自動テスト装置からの前記第２のクロック信号のセレクタへの供給を停止し、
前記クロック生成回路からの前記第１のクロック信号の前記セレクタへの供給を停止した状態で、前記第１のタイミングのあとの第２のタイミングで、前記セレクタを前記第１のクロック信号を選択するように切り替え、
前記セレクタの前記切り替え後、前記第２のタイミングのあとの第３のタイミングで、前記クロック生成回路からの前記第１のクロック信号を前記セレクタに供給し、前記セレクタを介して内部回路に前記第１のクロック信号を供給する、ことを特徴とするテスト方法。

（付記１２）
前記クロック生成回路のクロック信号の安定化が完了したことを示す安定化完了信号を出力するカウンタに、前記自動テスト装置からクロック信号を供給し、
前記カウンタは、予め定められた所定値分カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする付記１１記載のテスト方法。

（付記１３）
前記クロック生成回路からの前記第１のクロック信号は、入力されたクロックイネーブル信号に基づき、前記第１のクロック信号の通過と遮断を制御するクロックゲーティング回路を介して、前記セレクタに供給され、前記第３のタイミングで、前記クロック生成回路からの前記第１のクロック信号を前記セレクタに供給するにあたり、
前記クロックゲーティング回路を遮断状態から通過に切り替える前記クロックイネーブル信号を、前記クロック生成回路から出力される前記第１のクロック信号に基づき、タイミング調整する、ことを特徴とする付記１１又は１２記載のテスト方法。

（付記１４）
前記クロック生成回路が、前記自動テスト装置から第４のクロック信号を入力し、前記第１のクロック信号を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を有し、
前記第１のクロック信号が、前記ＰＬＬの出力クロック信号である、ことを特徴とする付記１１乃至１３のいずれか１項に記載のテスト方法。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各付記の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１、１Ａ 自動テスト装置（ＡＴＥ：テスタ）
２、２Ａ 半導体装置（被試験デバイス）
３ セレクタ
４ ＰＬＬ
５ クロック信号切り替え制御部
６ ＰＬＬクロック信号の安定化時間測定カウンタ
７ クロック信号制御部
８、９ クロックゲーティング回路
１０ 内蔵メモリ
１１ セレクタ
１２ ＣＰＵ及び内部ブロック
１３ バッファ
７０１、７１０ 論理ゲート
７０２ ＳＲラッチ
７０３、７０４、７０５ シフトレジスタ（Ｄ−ＦＦ）
７１１ タイミング調整回路

Claims (10)

1. 第１のクロック信号を生成するクロック生成回路と、
   前記クロック生成回路の前記第１のクロック信号の安定化が完了したことを示す安定化完了信号と、自動テスト装置から被試験デバイスである半導体装置へのテストデータの転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第１のタイミングで、第１の制御信号を活性状態から非活性状態とし、つづく、第２、第３のタイミングにて、第２、第３の制御信号をそれぞれ非活性状態から活性状態とするクロック信号制御回路と、
   前記自動テスト装置からの第２のクロック信号を受け、前記第１の制御信号が活性状態のときに、前記第２のクロック信号を通過させ、前記第１の制御信号が非活性状態のときに、前記第２のクロック信号を遮断する第１のクロックゲーティング回路と、
   前記クロック生成回路からの前記第１のクロック信号を受け、前記第３の制御信号が非活性状態のとき、前記第１のクロック信号を遮断し、前記第３の制御信号が活性状態のときに、前記第１のクロック信号を通過させる第２のクロックゲーティング回路と、
   前記第１、第２のクロックゲーティング回路の出力に第１、第２入力がそれぞれ接続され、前記第２の制御信号が非活性状態のときは、前記第１入力を出力に接続し、前記第２の制御信号が活性状態のときは、前記第２入力を前記出力に接続するセレクタと、
   を備えた、ことを特徴とする半導体装置。
2. 前記セレクタが、前記第２の制御信号の活性化に応じて、前記第１入力から前記第２入力に切り替える前記第２のタイミングでは、前記第１のクロックゲーティング回路及び前記第２のクロックゲーティング回路はともにクロック信号を遮断しており、
   前記セレクタで前記第２入力への切り替え後、前記第３の制御信号が活性状態となる前記第３のタイミング以降、前記第２のクロックゲーティング回路からの前記第１のクロック信号が前記セレクタの前記第２入力に供給され、前記セレクタから、内部回路に出力される、ことを特徴とする請求項１記載の半導体装置。
3. 前記クロック信号制御回路は、前記第３の制御信号の非活性状態から活性状態へ設定するタイミングを、前記クロック生成回路から出力される前記第１のクロック信号に基づき調整する、ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記クロック生成回路の前記第１のクロック信号の安定化が完了したことを示す前記安定化完了信号を出力するカウンタを備え、
   前記カウンタは、前記自動テスト装置から供給される所定周波数の第３のクロック信号に応答して、カウント動作し、予め定められた所定値分、カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記予め定められた所定値を記憶するメモリを備えた、ことを特徴とする請求項４記載の半導体装置。
6. 前記クロック生成回路が、前記自動テスト装置から第４のクロック信号を入力し、前記第１のクロック信号を生成するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を備え、
   前記第１のクロック信号が、前記ＰＬＬの出力クロック信号である、ことを特徴とする請求項４又は５に記載の半導体装置。
7. 請求項６記載の前記半導体装置に対して、前記第１クロック信号よりも周波数の低い、前記第２乃至第４のクロック信号、及び、前記テストデータの転送が完了したことを示す信号を少なくとも供給する自動テスト装置を備えた、ことを特徴とするテストシステム。
8. 自動テスト装置からテストデータの被試験デバイスである半導体装置への転送を、前記自動テスト装置からの第２のクロック信号に同期して行い、
   前記半導体装置が内蔵するクロック生成回路からの第１のクロック信号の安定化が完了したことを示す安定化完了信号と、前記自動テスト装置からテストデータを半導体装置側への転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第１のタイミングで、前記自動テスト装置からの前記第２のクロック信号のセレクタへの供給を停止し、
   前記クロック生成回路からの前記第１のクロック信号の前記セレクタへの供給を停止した状態で、前記第１のタイミングのあとの第２のタイミングで、前記セレクタを前記第１のクロック信号を選択するように切り替え、
   前記セレクタの前記切り替え後、前記第２のタイミングのあとの第３のタイミングで、前記クロック生成回路からの前記第１のクロック信号を前記セレクタに供給し、前記セレクタを介して内部回路に前記第１のクロック信号を供給する、ことを特徴とするテスト方法。
9. 前記クロック生成回路のクロック信号の安定化が完了したことを示す前記安定化完了信号を出力するカウンタに、前記自動テスト装置からクロック信号を供給し、
   前記カウンタは、予め定められた所定値分カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする請求項８記載のテスト方法。
10. 前記クロック生成回路からの前記第１のクロック信号は、入力されたクロックイネーブル信号に基づき、前記第１のクロック信号の通過と遮断を制御するクロックゲーティング回路を介して、前記セレクタに供給され、前記第３のタイミングで、前記クロック生成回路からの前記第１のクロック信号を前記セレクタに供給するにあたり、
    前記クロックゲーティング回路を遮断状態から通過に切り替える前記クロックイネーブル信号を、前記クロック生成回路から出力される前記第１のクロック信号に基づき、タイミング調整する、ことを特徴とする請求項８又は９記載のテスト方法。

Images