JP6008386B2 - 半導体装置とそのテスト方法 - Google Patents

半導体装置とそのテスト方法 Download PDF

Info

Publication number
JP6008386B2
JP6008386B2 JP2012083568A JP2012083568A JP6008386B2 JP 6008386 B2 JP6008386 B2 JP 6008386B2 JP 2012083568 A JP2012083568 A JP 2012083568A JP 2012083568 A JP2012083568 A JP 2012083568A JP 6008386 B2 JP6008386 B2 JP 6008386B2
Authority
JP
Japan
Prior art keywords
clock
clock signal
signal
test
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012083568A
Other languages
English (en)
Other versions
JP2013213715A (ja
Inventor
潤 大久保
潤 大久保
佐藤 孝之
孝之 佐藤
渉 飯田
渉 飯田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Communication Systems Ltd
Original Assignee
NEC Communication Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Communication Systems Ltd filed Critical NEC Communication Systems Ltd
Priority to JP2012083568A priority Critical patent/JP6008386B2/ja
Publication of JP2013213715A publication Critical patent/JP2013213715A/ja
Application granted granted Critical
Publication of JP6008386B2 publication Critical patent/JP6008386B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Tests Of Electronic Circuits (AREA)

Description

本発明は、半導体装置及びテスト方法に関する。
LSI(Large Scale Integrated Circuit)等の半導体装置(デバイス)は、半導体プロセスの微細化の進展により、高集積化及び高速化が進み動作周波数(駆動クロックの周波数)が向上している。半導体装置内に内蔵されたクロック生成回路(例えばPLL(Phase Locked Loop:位相同期ループ))において生成した高速クロック信号(例えば外部クロック信号の周波数を逓倍したクロック信号)を、内部クロック信号として半導体装置の内部回路に供給する構成が用いられている(特許文献2等参照)。
論理集積回路のテストを行うLSIテスタ等の自動テスト装置(ATE:Automatic Test Equipment、以下、「テスタ」とも略記される)によるデバイス・テストでは、被試験デバイス(DUT:Device Under Test)の動作周波数に、テスタの最大周波数(最大テストレート)が追いつかない事態も生じている。基本テストレートが例えば100MHz(Megaherz)を超え、ピンマルチプレクス機能等を用いて例えば500MHzを超えるテストレートを提供するような高性能テスタもあるが、極めて高価である。このため、テスト時に、半導体装置に内蔵されたクロック生成回路で生成された高速クロック信号を用いることで、テスタの性能に依存しない(したがって高性能テスタを必要としない)ようにしたテスト手法が採用されている。
従来からもよく知られているように、被試験デバイスである半導体装置の高集積化・高機能化に伴い、被試験デバイスのテスト(例えばファンクショナル・テスト等)に用いられるテストパターン長の長大化、テストパターン数の増加等が顕著となり、テストパターン作成の工数も増加している。
また、同一構成の半導体装置において、プロセスの置き換えによる製造コストの低減が進められている。このため、同一構成の半導体装置に関して、別のプロセスで製造された半導体装置に対しては、当該プロセスの相違に対応したテストパターンを用意する必要がある。
以下、PLLを含む半導体装置について、プロセスを変更した場合のテストについて説明する。なお、以下では、高速クロック信号を生成するクロック生成回路としてPLLを例に説明するが、クロック生成回路はPLLに制限されるものでないことは勿論である。
PLLは、よく知られているように、例えば、位相比較器(PD)、チャージポンプ(CP)、ループフィルタ(LPF)、電圧制御発振器(VCO)を備え、VCOとPDの帰還路に分周器を備えている。PLLにおいて、入力信号と分周器の出力信号(帰還信号)の周波数/位相差が0になるまでに(ロックして周波数が安定化するまでに)、時間を要する。PLLの安定化に要する時間はプロセスに依存して異なっている。プロセスが変更された場合、PLLを内蔵する半導体装置のテストにあたり、既存のテストパターン(プロセスの変更を反映していないパターン)にしたがって、テスタからのテストクロック信号から、PLLから出力されるクロック信号(PLLクロック信号)への切り替えを行った場合、前記既存のテストパターンは、当該プロセスに対応したPLLの安定化時間に対応していない、という事態も起こり得る。この場合、PLLクロック信号への切り替え時点で、PLLクロック信号が安定した状態であるという保障はできない。PLLが安定していない状態で、PLLのクロック信号への切り替えが行われた場合、規定された周波数以外のクロック信号が、被試験デバイスである半導体装置の内部回路に供給されることになる。その結果、被試験デバイスである半導体装置が誤動作し、正常なテストを行うことが出来なくなる。
このため、例えば半導体装置を製造するプロセスに応じたPLLの安定化時間に合わせて、テストクロック信号からPLLクロック信号への切り替えが行えるように、テストパターンを生成する必要がある。その結果、テストパターン数が増加し、テストパターン作成の工数が増加する。
なお、半導体装置に内蔵されるPLLに関して、想定される安定化時間の最大値に合わせて、テストクロック信号からPLLクロック信号への切り替えを行うように、テストパターンを作成した場合、デバイス・テストでは、PLLが安定した後にPLLクロック信号への切り替えが行われる。しかしながら、PLLの安定化時間が短いプロセスで製造された半導体装置をテストする場合、PLLが既に安定化してから、PLLクロック信号への切り替えを行うタイミングまでに、待ち時間が生じる。このため、当該半導体装置に対して、本来必要とされるテストパターンよりも長大なテストパターンが印加されることになり、テスト時間も長くなる。
なお、特許文献1には、高速で動作するLSIを低速で動作するLSIテスタで試験するにあたり、
・LSIテスタで生成されるクロック信号CLKに基づいて、テスト信号TDが被試験デバイスに転送され(ただし、テスト信号TDは、被試験デバイスが動作試験を行うためのプログラムと、試験データからなる命令データで構成され、クロック信号CLKに基づいて、被試験デバイス内のプログラムRAM(Random Access Memory)に格納される)、
・PLL等の周波数逓倍回路でクロック信号CLKを逓倍した逓倍クロック信号HCLKに基づいて、被試験デバイスによるテスト信号TDの処理動作が行われ(プログラムRAMに格納された命令を逓倍クロック信号HCLKで実行する)、
・被試験デバイスでの逓倍クロック信号HCLKによる命令の実行が終了すると、逓倍クロック信号HCLKからクロック信号CLKに切り替えられ、信号処理結果OUTが、クロック信号CLKに基づいて被試験デバイスからLSIテスタ側に転送され、
・LSIテスタでは、テスト信号TDと信号処理結果OUTを比較することにより、当該被試験デバイスが正常に動作しているか否かの判定を行う、ようにした構成が開示されている。特許文献1では、PLLは、LSIテスタと被試験デバイス間に設けられており、LSIテスタからのクロック信号CLKと、PLL(周波数逓倍回路)からの逓倍クロック信号HCLKを、LSIテスタからの制御信号CSに基づきスイッチで切り替え、被試験デバイスに供給している。特許文献1では、制御信号CSにより、逓倍クロック信号HCLKへの切り替える時には、逓倍クロック信号HCLKは、安定した状態であるものとされている。
また特許文献2には、PLL回路を内蔵するマイクロプロセッサにおいて、
・低速モード時には、PLL回路の動作を停止させ、比較的低い周波数のクロックパルスをマイクロプロセッサへシステムクロックとして供給し、
・高速モード時には、高速処理が必要なイベントの発生を受けてPLL回路を起動し、PLL回路の動作が安定化したのち、高速処理開始の要求があるまでの間の期間は、比較的低い周波数のクロックパルスを、マイクロプロセッサへシステムクロックとして継続的に供給し続け、
・PLL回路の動作が安定化したのちに、高速処理開始要求のあった時点で、PLL回路により形成された比較的高い周波数の発振パルスを、マイクロプロセッサへシステムクロックとして供給する、ようにした構成が開示されている。
さらに特許文献3には、クロック生成部において、検査開始時には、そのクロック制御端子に入力される信号の論理を0とし、PLLのクロック信号がセレクタから出力されないようにし、テストクロック端子からのテストクロック信号がセレクタで選択され、クロック制御端子に入力される信号の論理が1に切り替わった時点から数えてPLLから出力されたパルスの2番目の立下り直後に、PLLのクロック信号をANDゲートから出力し始めるように動作しPLLのクロック信号を出力する、ようにした構成の半導体集積回路が開示されている。
特開平10−19984号公報 特開2002−73201号公報 特開2003−14822号公報
以下、関連技術の分析を与える。
図1は、PLLを内蔵した半導体装置のテストの一例(プロトタイプ:参考例)を模式的に示す図であり、本発明の課題を説明するための図である。図1を参照すると、半導体装置2Aにおいて、セレクタ3は、LSIテスタ等のテスタ1Aからのテストクロック信号と、PLL4からのPLLクロック信号との切り替えを、テスタ1Aからの制御信号で行っている。なお、基準クロック信号(PLL4へ入力される)、テストクロック信号、制御信号は、テスタ1Aのピンエレクトロニクスカードの各ドライバ1−1からそれぞれ半導体装置2Aに印加される。
図1の構成においては、テストクロック信号とPLLクロック信号の変化タイミングと、セレクタ3の制御信号による切り替えタイミングの位相関係により、図2に示すように、セレクタ3から出力されるクロック信号に、ハザード(論理上は発生しないパルス、ヒゲともいう)が発生する場合がある。ハザードにより、半導体装置2Aが誤動作するため、正しい試験が行えない(例えば本来正常な被試験デバイスを不良(Fail)と判断する等)、という問題が生じる。
テスタ1Aから供給されるテストクロック信号と、被試験デバイスである半導体装置2AのPLL4からのクロック信号は、それぞれの位相が同期関係にはない。このため、被試験デバイスである半導体装置2A外部より(したがって、テスタ1A側から)、ハザードが発生しないタイミングにてテストクロック信号からPLLクロック信号へのクロック信号の切り替えを行うことは、事実上、不可能である。この結果、デバイス・テストの信頼性が著しく低下する。
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その主たる目的は、自動テスト装置からのクロック信号と、半導体装置に内蔵されるクロック生成回路からのクロック信号の切り替え時のハザード等の発生を防止するとともに、自動テスト装置で用いられるテストパターンの増大を抑制可能とする試験方法と半導体装置を提供することにある。
本発明によれば、第1のクロック信号を生成するクロック生成回路と、前記クロック生成回路の前記第1のクロック信号の安定化が完了したことを示す安定化完了信号と、自動テスト装置から被試験デバイスである半導体装置へのテストデータの転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、第1の制御信号を活性状態から非活性状態とし、つづく、第2、第3のタイミングにて、第2、第3の制御信号をそれぞれ非活性状態から活性状態とするクロック信号制御回路と、
前記自動テスト装置からの第2のクロック信号を受け、前記第1の制御信号が活性状態のときに、前記第2のクロック信号を通過させ、前記第1の制御信号が非活性状態のときに、前記第2のクロック信号を遮断する第1のクロックゲーティング回路と、
前記クロック生成回路からの前記第1のクロック信号を受け、前記第3の制御信号が非活性状態のとき、前記第1のクロック信号を遮断し、前記第3の制御信号が活性状態のときに、前記第1のクロック信号を通過させる第2のクロックゲーティング回路と、
前記第1、第2のクロックゲーティング回路の出力に第1、第2入力がそれぞれ接続され、前記第2の制御信号が非活性状態のときは、前記第1入力を出力に接続し、前記第2の制御信号が活性状態のときは、前記第2入力を前記出力に接続するセレクタと、を備えた半導体装置が提供される。
本発明によれば、自動テスト装置からテストデータの被試験デバイスである半導体装置への転送を、前記自動テスト装置からの第2のクロック信号に同期して行い、
前記半導体装置が内蔵するクロック生成回路からの第1のクロック信号の安定化が完了したことを示す安定化完了信号と、前記自動テスト装置からテストデータを半導体装置側への転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、前記自動テスト装置からの前記第2のクロック信号のセレクタへの供給を停止し、
前記クロック生成回路からの前記第1のクロック信号の前記セレクタへの供給を停止した状態で、前記第1のタイミングのあとの第2のタイミングで、前記セレクタを前記第1のクロック信号を選択するように切り替え、
前記セレクタの前記切り替え後、前記第2のタイミングのあとの第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給し、前記セレクタを介して内部回路に前記第1のクロック信号を供給する、テスト方法が提供される。
本発明によれば、自動テスト装置からのクロック信号と、半導体装置に内蔵されるクロック生成回路からのクロック信号の切り替え時のハザード等の発生を防止するとともに、自動テスト装置で用いられるテストパターンの増大を抑制可能としている。
プロトタイプ例を示す図である。 図5においてハザード発生時の様子を説明するためのタイムチャートである。 本発明の一実施形態の構成を示す図である。 図1のクロック信号切り替え制御部の構成例を説明するための図である。 本発明の一実施形態のタイムチャートである。 本発明の一実施形態のタイムチャートである。 図4のクロック信号制御部の構成例を説明するための図である。
本発明の一実施形態によれば、図3及び図4を参照すると、半導体装置(2)は、
(A)第1のクロック信号を生成するクロック生成回路(図3のPLL4)と、
(B)前記クロック生成回路(4)の第1のクロック信号(PLLクロック信号)の安定化が完了したことを示す安定化完了信号(図4のPLL安定化完了信号)と、自動テスト装置(ATE)(1)から、前記半導体装置(2)へテストデータの転送が完了したことを示す信号(図3、図4のテストデータ転送信号)と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、第1の制御信号(図4のテストクロックイネーブル信号)を活性状態から非活性状態とし、つづく、第2、第3のタイミングにて、第2、第3の制御信号(図4の切り替え制御信号2、PLLクロックイネーブル信号)をそれぞれ非活性状態から活性状態とするクロック信号制御部(図4の7)と、
(C)自動テスト装置(1)から第2のクロック信号(図3、図4のテストクロック信号)を受け、前記第1の制御信号(図4のテストクロックイネーブル信号)が活性状態のときに、前記第2のクロック信号(テストクロック信号)を通過させ、前記第1の制御信号(図4のテストクロックイネーブル信号)が非活性状態のときに、前記第2のクロック信号(テストクロック信号)を遮断する第1のクロックゲーティング回路(図4の8)と、
(D)前記クロック生成回路(4)からの前記第1のクロック信号(PLLクロック信号)を受け、前記第3の制御信号(図4のPLLクロックイネーブル信号)が非活性状態のとき、前記第1のクロック信号(PLLクロック信号)を遮断し、前記第3の制御信号(図4のPLLクロックイネーブル信号)が活性状態のときに、前記第1のクロック信号(PLLクロック信号)を通過させる第2のクロックゲーティング回路(図4の9)と、
(E)前記第1、第2のクロックゲーティング回路(図4の8、9)の出力に、第1、第2の入力(A、B)がそれぞれ接続され、前記第2の制御信号(図4の切り替え制御信号2)が非活性状態のとき、前記第1の入力を出力に接続し、前記第2の制御信号(切り替え制御信号2)が活性状態のとき、前記第2の入力を出力に接続するセレクタ(切り替えスイッチ)(図4の11)と、を備える。
より詳細には、図3を参照すると、例示的な実施形態において、被試験デバイスである半導体装置2は、クロック生成回路として、PLL4を備えている。さらに、半導体装置2は、クロック信号切り替え制御部5と、CPU及び内部ブロック12を備えている。LSIテスタ等の自動テスト装置(ATE)(以下、「テスタ」とも略記される)1は、被試験デバイスである半導体装置2に対して、対応するドライバ1−1から、基準クロック信号、測定クロック信号、テストクロック信号、テストデータ、テストデータ転送信号をそれぞれ供給する。
また、被試験デバイス2は、試験結果をテスタ1に対して、例えばテストクロック信号に同期して出力する。テスタ1は、被試験デバイス2からの試験結果をコンパレータ1−2で受け期待値と比較し、ファンクショナルテストの場合、例えばPASS(良)/FAIL(不良)の判定を行う。
クロック信号切り替え制御部5は、テストクロック信号とPLL回路4からのPLLクロック信号を選択してクロック信号(MCLK)をCPU及び内部ブロック12に供給する。
なお、テスト時、まず、クロック信号切り替え制御部5から出力されるテストクロック信号に同期して、テスタ1から転送されるテストデータ(CPUで実行されるプログラム命令、データ)は、CPU及び内部ブロック12内の不図示のバッファメモリに格納され、該テストデータの転送が完了すると、テスタ1は、テストデータ転送信号を活性化させる(例えばLowとする)。
本実施形態によれば、テスタ1からのテストクロック信号と、被試験デバイスである半導体装置内のクロック生成部(PLL4)からのクロック信号とを切り替える際のハザード発生や、規定された周波数以外のクロック信号が供給されることを回避可能とし、テストパターン数とテストパターン長を削減し、テストの短縮及びテストパターン作成時間の削減を図り、信頼性の高いデバイス・テストを可能としている。
図4を参照すると、クロック信号切り替え制御部5は、安定化時間測定カウンタ6と、クロック信号制御部7と、第1のクロックゲーティング回路8と、第2のクロックゲーティング回路9と、内蔵メモリ10と、セレクタ11を備えている。
安定化時間測定カウンタ6は、テスタ1からの測定クロック信号(低速クロック)に応答してカウントアップ動作し、不揮発性の内蔵メモリ10に記憶された値(カウント値)までカウントすると(すなわち、安定化時間測定カウンタ6のカウント値が内蔵メモリ10に記憶された値と一致すると)、PLL安定化完了信号を活性状態にして出力する。なお、安定化時間測定カウンタ6は、例えばテスト開始等の初期化時にリセットされ、カウント値はゼロクリアされる。また、安定化時間測定カウンタ6は、測定クロック信号を、内蔵メモリ10に記憶された値までカウントすると、PLL安定化完了信号を活性状態にして出力し、そのカウント値をゼロにオートクリアする構成としてもよい。なお、安定化時間測定カウンタ6をアップカウンタとして説明したが、内蔵メモリ10に記憶された値(カウント値)から測定クロック信号が入力されるたびに、1つダウンカウントし、カウント値がゼロに達したら、PLL安定化完了信号を活性状態にして出力するダウンカウンタとして構成してもよい。
本実施形態において、不揮発性の内蔵メモリ10に格納される安定化時間の値(カウント値)は、半導体プロセスに合わせた値に設定される。特に制限されないが、内蔵メモリ10は、例えば値が変更(書き換え)な不揮発性メモリ(例えばEEPROM(Electrically Erasable and Programmable ROM(Read Only Memory):電気的に消去及び書き換え可能な読み出し専用メモリ)等で構成してもよい。あるいは、半導体装置のウェハテスト工程等において、半導体装置の製造プロセスに対応して、内蔵メモリ10に安定化時間の値(カウント値)をヒューズROM等の不揮発性メモリに書き込むようにしてもよい。
クロック信号制御部7は、安定化時間測定カウンタ6からのPLL安定化完了信号と、テスタ1からのテストデータ転送信号を入力し、これら二つの信号がともに活性化したことを検出すると(例えばPLL安定化完了信号=High、且つ、テストデータ転送信号=Low)、テストクロック信号に基づき、所定のタイミングで、それぞれ切り替え制御信号1、2、3を生成する。例えば、切り替え制御信号1に基づき、テストクロックイネーブル信号を生成し、切り替え制御信号1、3に基づき、PLLクロックイネーブル信号を生成する。また、切り替え制御信号2をセレクタ11の切り替え制御信号として用いている。ロジックの構成にもよるが、切り替え制御信号1をそのままテストクロックイネーブル信号として用いてもよい。
第1のクロックゲーティング回路8は、テストクロック信号を入力し、クロック信号制御部7から出力されるテストクロックイネーブル信号の値に基づき、テストクロック信号の通過/遮断を制御する回路である。特に制限されないが、本実施形態では、第1のクロックゲーティング回路8は、テストクロックイネーブル信号がHigh(活性状態:イネーブル状態)のとき、入力されるテストクロック信号の通過を許可し、クロック信号TCLKとしてセレクタ11の入力Aに供給し、テストクロックイネーブル信号がLow(非活性状態:ディスエーブル状態)のとき、テストクロック信号を遮断する(クロック信号TCLKの供給を停止し、例えばTCLKをLow固定とする)。
第2のクロックゲーティング回路9は、PLL4からのPLLクロック信号を入力し、クロック信号制御部7から出力されるPLLクロックイネーブル信号の値に基づき、PLLクロック信号の通過/遮断を制御する回路である。特に制限されないが、本実施形態では、第2のクロックゲーティング回路9は、PLLクロックイネーブル信号がHigh(活性状態:イネーブル状態)のとき、PLLクロック信号の通過を許可し、クロック信号PCLKとしてセレクタ11の入力Bに供給し、PLLクロックイネーブル信号がLow(非活性状態:ディスエーブル状態)のとき、PLLクロック信号を遮断する(クロック信号PCLKの供給を停止し、例えばPCLKをLow固定とする)。
セレクタ11は、入力A、Bの一方を選択して出力に接続する切り替えスイッチであり、クロック信号制御部7から出力される切り替え制御信号2が例えばHighのとき、入力Aを出力に接続して、第1のクロックゲーティング回路8からのTCLKを選択し、切り替え制御信号2が例えばLowのとき、入力Bを出力に接続し、第2のクロックゲーティング回路9からのPCLKを選択する。
テスタ1から安定化時間測定カウンタ6に供給される測定クロック信号は、PLL4からのPLLクロック信号が安定化するまでの時間を計るためのクロック信号であり、特に制限されないが、例えばKHz(Kiloherz)オーダの周波数とされる。なお、安定化時間測定カウンタ6からのPLL安定化完了信号を半導体装置のテスト用端子から外部に出力する構成とし、テスタ1でPLL安定化完了信号をモニタし、PLL安定化完了信号が活性状態(High)となった時点で、測定クロック信号を停止する構成としてもよい。PLL4に入力される基準クロック信号(マスタークロック信号)は、PLL4の設計仕様にもよるが、例えばMHz(数十MHz)オーダとされる。PLL4は、不図示のVCO(電圧制御発振器)に与えられた制御電圧に応じた周波数の発振クロック信号を生成し、これをPLL4内部の不図示の分周回路で分周して不図示のPD(位相比較器あるいは、PFD(位相周波数比較器))に帰還入力し、PD(PFD)にて基準クロック信号と位相(周波数)を比較し、比較結果(UP、DOWN)を出力し、不図示のCP(チャージポンプ)、LPF(ループフィルタ:低域通過フィルタ)を介して、制御電圧をVCOに供給し、PD(位相比較器)に帰還入力される信号と基準クロック信号の位相が互いに一致するように、帰還制御される。なお、上記はアナログPLLであるが、デジタルPLL、完全デジタルPLLで構成してもよいことは勿論である。
図7は、図4のクロック信号制御部7の一例を模式的に説明するための図である。図7(A)は、クロック信号制御部7における切り替え制御信号1、2、3の生成部の構成の一例を説明するための図である。図7(B)は、PLLクロックイネーブル信号を生成する回路を説明するための図である。なお、クロック信号制御部7は、後述される図5、図6のタイミング図を満たす構成であれば、各種実装が可能であり、またロジック(High/Low、正論理/負論理)等に関しても任意の変形等が可能であることは勿論である。
図7(A)に示すように、PLL安定化完了信号とテストデータ転送信号を受け、PLL安定化完了信号が活性状態(High)であり、且つ、テストデータ転送信号が活性状態(Low)のときに、Highを出力する論理ゲート701と、論理ゲート701の出力信号をセット端子Sに入力し、論理ゲート701の出力信号がHighとなると、セットされて出力端子QをHighとし、リセット信号をリセット端子Rに入力し、リセット信号がHighのとき、リセットされて出力端子QをLowとするSRラッチ702と、SRラッチ702の出力をデータ端子Dに受け、テストクロック信号をクロック端子に受け、テストクロック信号の立ち上りエッジに同期してシフト動作するシフトレジスタ703と、シフトレジスタ703の出力Qをデータ端子Dに受け、テストクロック信号の立ち上りエッジに同期してシフト動作するシフトレジスタ704と、シフトレジスタ704の出力Qをデータ端子Dに受け、テストクロック信号の立ち上りエッジに同期してシフト動作するシフトレジスタ705と、を備えている。
SRラッチ702の内部構成は図示されていないが、例えば2入力の第1、第2のNOR(否定論理和)回路を備え、第1のNOR回路の出力を第2のNOR回路の第1の入力に接続し、第2のNOR回路の出力を第1のNOR回路の第2の入力に接続し、第1のNOR回路の第1の入力をS端子、第2のNOR回路の第2の入力をR端子とし、第1のNOR回路の出力を出力端子Qとする構成とされる。
シフトレジスタ703−705は、それぞれ、1段又は複数段のD型フリップフロップで構成される。なお、図7(A)では、シフトレジスタ703−705を1段のD型フリップフロップで表している。あるいは、図7(A)において、テストクロック信号を分周する分周回路(不図示)を備え、シフトレジスタ703、704、705の各々を一段のD型フリップフロップで構成し、分周回路からの分周クロック信号を供給するようにしてもよい。
シフトレジスタ703、704、705の反転出力端子QBから、それぞれ切り替え制御信号(切替制御信号)1、2、3が出力される。テスト動作開始時等に、シフトレジスタ703、704、705の出力端子QをLow、反転出力端子QBをHighに初期設定する構成としてもよい。
図7(B)を参照すると、PLLクロックイネーブル信号を生成する回路として、切り替え制御信号1、3がともにLowとなると、Highを出力し、それ以外はLowを出力する論理ゲート710と、論理ゲート710のHigh出力を受けると、PLLクロック信号に基づきタイミング調整した上でPLLクロックイネーブル信号(High)を出力するタイミング調整回路711を備えている。なお、切り替え制御信号3がHighからLowになるタイミングで、切り替え制御信号1はすでにLowに設定されている構成の場合、論理ゲート710を、切り替え制御信号3を反転するインバータ(切り替え制御信号3がLowのときHighを出力する)で構成してもよい。タイミング調整回路711は、例えばPLLクロック信号のHighからLowへの立ち下がりエッジに応答して、論理ゲート710からのHigh出力をサンプルするD型フリップフロップ(リタイミング・レジスタ)から構成され、D型フリップフロップの出力端子QからPLLクロックイネーブル信号が、第2のクロックゲーティング回路9に供給される。PLLクロックイネーブル信号がLowのときは、第2のクロックゲーティング回路9の出力PCLKはLowとされ、PLLクロックイネーブル信号がLowからHighに変化すると、第2のクロックゲーティング回路9では、PLLクロック信号の前記立ち下がりエッジの次の立ち上りエッジ(Highパルス)からクロックパルスを通過させPCLKとして出力する。
本実施形態によれば、テスタ1からの測定クロック信号を受けてカウント動作を行う安定化時間測定カウンタ6にて、PLLクロック信号の安定化時間を測定している。すなわち、安定化時間測定カウンタ6はそのカウント値を内蔵メモリ10に予め格納された安定化時間の値と比較し、カウント値が安定化時間の値と一致すると、PLL安定化完了信号を活性状態(High)とする。
本実施形態におけるテスト時の動作を説明する。クロック信号制御部7からの制御信号(テストクロックイネーブル信号、PLLクロックイネーブル信号、切り替え制御信号2)に基づき、CPU及び内部ブロック12へ供給するクロック信号MCLKに出力するクロック信号を選択する。
テスタ1は、テスト開始時、テストデータを例えばテストクロック信号に同期して、被試験デバイスである半導体装置2内のバッファ(不図示)に転送する。その際、テスタ1は、テストデータ転送信号を転送未完了状態(High)に設定しており、被試験デバイスである半導体装置2のクロック切り替え制御部5(図4の)において、テストクロックイネーブル信号はHigh、切り替え制御信号2はHigh、PLLクロックイネーブル信号はLowとされ、図4の第1のクロックゲーティング回路8、セレクタ11を介して、テストクロック信号がクロック信号MCLKとしてCPU及び内部ブロック12に供給される。
被試験デバイスである半導体装置2のクロック信号切り替え制御部5では、テストデータ転送信号の状態を確認し、テストデータ転送信号が転送未完了状態(High)を示している場合、CPU及び内部ブロック12へ供給するクロック信号MCLKとしてテスタ1からのテストクロック信号を選択する。また、クロック信号切り替え制御部5では、テスタ1からの測定クロック信号にて、安定化時間計測カウンタ6(図4)をカウント動作させる。
テスタ1からの半導体装置2へのテストデータの転送が完了し、テストデータ転送信号が活性状態(Low)となり、且つ、PLL安定化完了信号が活性化した場合、クロック信号切り替え制御部5では、PLLクロック信号への切り替えを行う。なお、PLL安定化完了信号が活性状態(High)でない場合には、PLLクロック信号への切り替えは行わない。テストデータ転送信号が活性状態(Low)であり、且つ、PLL安定化完了信号が活性状態(High)になった時点で、PLLクロック信号への切り替えを行う。
図5は、本実施形態において、PLL安定化完了信号が活性状態(High)になる前に、テストデータ転送信号が活性状態(Low)となった場合(PLL安定化完了の前にテストデータの転送が完了)、図6は、テストデータ転送信号が活性状態となる前にPLL安定化完了信号が活性状態になった場合(テストデータの転送が完了前にPLL安定化完了)の動作例を示す図である。図5、図6には、図3、図4のテストクロック信号、PLLクロック信号、PLL安定化完了信号、テストデータ転送信号、切り替え制御信号1〜3、テストクロックイネーブル信号、PLLクロックイネーブル信号、第1のクロックゲーティング回路8の出力であるクロック信号TCLK、第2のクロックゲーティング回路8の出力であるクロック信号PCLK、セレクタ11の出力であるクロック信号MCLKのタイミング波形が示されている。
PLL安定化完了信号が活性状態(High)になり、且つ、テストデータ転送信号が活性状態(Low)になった事を条件に、切り替え制御信号1をLowレベルに変化させる。切り替え制御信号1をテストクロック信号に同期してシフトレジスタ704、705でそれぞれ所定クロック相当シフトして切り替え制御信号2、3を生成する(図5では、5クロック分シフト)。
なお、図5のタイミング図に関連して、前述したように、図7(A)において、シフトレジスタ703、704、705をそれぞれ1段のD型フリップフロップで構成し、テストクロック信号を分周回路で、例えば5分周した分周クロック信号を生成し、分周クロック信号を、各D型フリップフロップのクロック入力端子に供給し、各D型フリップフロップから切り替え制御信号1、2、3をそれぞれ生成するようにしてもよい。
クロック信号切り替え制御部5では、切り替え制御信号1がHighからLowレベルになったタイミングで、テストクロックイネーブル信号をLowとし、第1のクロックゲーティング回路8において、クロック信号TCLKの供給を停止する。第1のクロックゲーティング回路8から出力されるクロック信号TCLKはLow固定となる。
クロック信号TCLKが停止した後は、セレクタ4に入力されるクロック信号及びCPU及び内部ブロック12へ供給するクロック信号MCLKが停止状態となる。すなわち、クロック信号MCLKはLow固定となる。
この状態において、次に、切り替え制御信号2がHighからLowに遷移する。切り替え制御信号2のHighからLowへ遷移したタイミングで、セレクタ4は入力Aから入力Bに切り替え、入力Bを出力に接続する。ただし、この時点で、PLLクロック信号を入力する第2のクロックゲーティング回路9は遮断状態とされ、クロック信号PCLKはLow固定とされている。すなわち、PLLクロック信号のセレクタ4の入力Bへの供給は停止されたままである。
切り替え制御信号1及び切り替え制御信号3がともにLowとなったタイミングで、PLLクロックイネーブル信号をHighとし、PLLクロック信号を入力する第2のクロックゲーティング回路9はPLLクロック信号を通過させ、第2のクロックゲーティング回路9からのクロック信号PCLK(クロックパルス)がセレクタ11のB入力に供給される。この時点で、すでにB入力を出力に接続しているセレクタ11を介してクロック信号PCLKがクロック信号MCLKとしてCPU及び内部ブロック12へ供給される。
図5は、テストデータ信号が活性状態(Low)に変化したのちに、PLL安定完了信号が活性状態(High)に変化している例であるが、図6では、PLL安定完了信号が活性状態(High)したのちに、テストデータ信号が活性状態(Low)に変化している例である。PLL安定完了信号、テストデータ信号がともに活性化したのちの切り替え制御信号1、2、3、テストクロックイネーブル信号、PLLクロックイネーブル信号は、図5と同一であるため、説明は省略する。
なお、被試験デバイスである半導体装置2が、PLLクロック信号によりテストを実行したのち、例えばテスタ1でリセット信号をHighとし、SRラッチ702をリセットし、これにより、切り替え制御信号1、2、3をHigh、テストクロックイネーブル信号をHigh、PLLクロックイネーブル信号をLowとし、テスタ1からのテストクロック信号をセレクタ11からのクロック信号MCLKとして供給することで、試験結果をテスタ1側に転送するようにしてもよい。
以上に記述したように、本実施形態によれば、以下の作用効果を奏する。
テストデータの転送完了及びPLLクロック信号の安定化完了をもって、テストクロック信号からPLLクロック信号への切り替えを行っており、半導体プロセスによるPLLクロック信号の安定化時間に合わせて、再度テストパターンを作成する必要が無くなり、テストパターン数及びテストパターン作成の工数を削減する事が出来る。
また、PLLクロック信号が安定してからPLLクロック信号への切り替えを行っているため、規定された周波数以外のクロック信号がCPU及び内部ブロックに供給されることが回避され、正常な試験を行うことが出来る。
また、PLLクロック信号の安定化時間の最大値に合わせてクロック信号への切り替えを行うように作成されたテストパターンにしたがって発生していたPLLクロック信号の安定化時間と、クロック信号の切り替えを行うタイミングまでの待ち時間が削減されるため、テストパターンの長さが短縮され、試験時間も短縮される。
また、クロック信号の切り替え時において、セレクタ4に入力されるクロック信号をクロックゲーティング回路8、9により停止させた状態にて、セレクタ4の切り替えを行う事で、ハザード発生による誤動作を防ぎ、正常な試験を実施する事が出来る。試験の信頼性が高くなる。
例えばLSI内部に内蔵されるPLLにてクロック信号の安定化の完了を自身で通知する信号を持つ構成としてもよい。あるいは、クロック信号切り替え制御部5において、安定化時間測定カウンタ6からのPLL安定化完了信号を用いずに、PLLからの安定化の完了を通知する信号を受け取るようにしてもよい。
安定化時間測定カウンタ6において、内蔵メモリ10に格納された安定化時間の値と比較を行っているが、このカウント値は内蔵メモリ10に記憶する構成に制限されるものではなく、例えばテスタより設定した値(カウント値)を用いてもよい。
なお、上記実施形態で説明したPLL等のクロック生成回路を内蔵した半導体装置をテストする自動テスト装置(ATE)は、LSIテスタに制限されるものでなく、ミックストシグナル・テスタやメモリテスタや、ファンクショナルテスト機能等を備えたベンチトップ型のテスタ等にも適用可能である。
上記した実施形態は以下のように付記される(ただし、以下に限定されない)。
(付記1)
第1のクロック信号を生成するクロック生成回路と、
前記クロック生成回路の前記第1のクロック信号の安定化が完了したことを示す安定化完了信号と、自動テスト装置から被試験デバイスである半導体装置へのテストデータの転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、第1の制御信号を活性状態から非活性状態とし、つづく、第2、第3のタイミングにて、第2、第3の制御信号をそれぞれ非活性状態から活性状態とするクロック信号制御回路と、
前記自動テスト装置からの第2のクロック信号を受け、前記第1の制御信号が活性状態のときに、前記第2のクロック信号を通過させ、前記第1の制御信号が非活性状態のときに、前記第2のクロック信号を遮断する第1のクロックゲーティング回路と、
前記クロック生成回路からの前記第1のクロック信号を受け、前記第3の制御信号が非活性状態のとき、前記第1のクロック信号を遮断し、前記第3の制御信号が活性状態のときに、前記第1のクロック信号を通過させる第2のクロックゲーティング回路と、
前記第1、第2のクロックゲーティング回路の出力に第1、第2入力がそれぞれ接続され、前記第2の制御信号が非活性状態のときは、前記第1入力を出力に接続し、前記第2の制御信号が活性状態のときは、前記第2入力を前記出力に接続するセレクタと
を備えた、ことを特徴とする半導体装置。
(付記2)
前記セレクタが、前記第2の制御信号の活性化に応じて、前記第1入力から、前記第2入力に切り替える前記第2のタイミングでは、前記第1のクロックゲーティング回路及び前記第2のクロックゲーティング回路はともにクロック信号を遮断しており、
前記セレクタで前記第2入力への切り替え後、前記第3の制御信号が活性状態となる前記第3のタイミング以降、前記第2のクロックゲーティング回路からの前記第1のクロック信号が前記セレクタの前記第2入力に供給され、前記セレクタから、内部回路に出力される、ことを特徴とする付記1記載の半導体装置。
(付記3)
前記クロック信号制御回路は、前記第3の制御信号の非活性状態から活性状態へ設定するタイミングを、前記クロック生成回路から出力される前記第1のクロック信号に基づき調整する、ことを特徴とする付記1又は2に記載の半導体装置。
(付記4)
前記クロック生成回路のクロック信号の安定化が完了したことを示す安定化完了信号を出力するカウンタを備え、
前記カウンタは、前記自動テスト装置から供給される所定周波数の第3のクロック信号に応答して、カウント動作し、予め定められた所定値分、カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。
(付記5)
前記クロック生成回路が前記カウンタを備えた、ことを特徴とする付記4記載の半導体装置。
(付記6)
前記予め定められた所定値を記憶するメモリを備えた、ことを特徴とする付記4又は5記載の半導体装置。
(付記7)
前記メモリは、書き換え可能な不揮発性メモリである、ことを特徴とする付記6記載の半導体装置。
(付記8)
前記メモリには、前記自動テスト装置が前記所定値を設定する、ことを特徴とする付記6記載の半導体装置。
(付記9)
前記クロック生成回路が、前記自動テスト装置から第4のクロック信号を入力し、前記第1のクロック信号を生成するPLL(Phase Locked Loop)を備え、
前記第1のクロック信号が、前記PLLの出力クロック信号である、ことを特徴とする付記1乃至8のいずれか1項に記載の半導体装置。
(付記10)
付記9記載の前記半導体装置に対して、前記第1クロック信号よりも周波数の低い、前記第2乃至第4のクロック信号、及び、前記テストデータ転送信号を少なくとも供給する自動テスト装置を備えた、ことを特徴とするテストシステム。
(付記11)
自動テスト装置からテストデータの被試験デバイスである半導体装置への転送を、前記自動テスト装置からの第2のクロック信号に同期して行い、
前記半導体装置が内蔵するクロック生成回路からの第1のクロック信号の安定化が完了したことを示す安定化完了信号と、前記自動テスト装置からテストデータを半導体装置側への転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、前記自動テスト装置からの前記第2のクロック信号のセレクタへの供給を停止し、
前記クロック生成回路からの前記第1のクロック信号の前記セレクタへの供給を停止した状態で、前記第1のタイミングのあとの第2のタイミングで、前記セレクタを前記第1のクロック信号を選択するように切り替え、
前記セレクタの前記切り替え後、前記第2のタイミングのあとの第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給し、前記セレクタを介して内部回路に前記第1のクロック信号を供給する、ことを特徴とするテスト方法。
(付記12)
前記クロック生成回路のクロック信号の安定化が完了したことを示す安定化完了信号を出力するカウンタに、前記自動テスト装置からクロック信号を供給し、
前記カウンタは、予め定められた所定値分カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする付記11記載のテスト方法。
(付記13)
前記クロック生成回路からの前記第1のクロック信号は、入力されたクロックイネーブル信号に基づき、前記第1のクロック信号の通過と遮断を制御するクロックゲーティング回路を介して、前記セレクタに供給され、前記第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給するにあたり、
前記クロックゲーティング回路を遮断状態から通過に切り替える前記クロックイネーブル信号を、前記クロック生成回路から出力される前記第1のクロック信号に基づき、タイミング調整する、ことを特徴とする付記11又は12記載のテスト方法。
(付記14)
前記クロック生成回路が、前記自動テスト装置から第4のクロック信号を入力し、前記第1のクロック信号を生成するPLL(Phase Locked Loop)を有し、
前記第1のクロック信号が、前記PLLの出力クロック信号である、ことを特徴とする付記11乃至13のいずれか1項に記載のテスト方法。
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示(請求の範囲を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素(各付記の各要素、各実施例の各要素、各図面の各要素等を含む)の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
1、1A 自動テスト装置(ATE:テスタ)
2、2A 半導体装置(被試験デバイス)
3 セレクタ
4 PLL
5 クロック信号切り替え制御部
6 PLLクロック信号の安定化時間測定カウンタ
7 クロック信号制御部
8、9 クロックゲーティング回路
10 内蔵メモリ
11 セレクタ
12 CPU及び内部ブロック
13 バッファ
701、710 論理ゲート
702 SRラッチ
703、704、705 シフトレジスタ(D−FF)
711 タイミング調整回路

Claims (10)

  1. 第1のクロック信号を生成するクロック生成回路と、
    前記クロック生成回路の前記第1のクロック信号の安定化が完了したことを示す安定化完了信号と、自動テスト装置から被試験デバイスである半導体装置へのテストデータの転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、第1の制御信号を活性状態から非活性状態とし、つづく、第2、第3のタイミングにて、第2、第3の制御信号をそれぞれ非活性状態から活性状態とするクロック信号制御回路と、
    前記自動テスト装置からの第2のクロック信号を受け、前記第1の制御信号が活性状態のときに、前記第2のクロック信号を通過させ、前記第1の制御信号が非活性状態のときに、前記第2のクロック信号を遮断する第1のクロックゲーティング回路と、
    前記クロック生成回路からの前記第1のクロック信号を受け、前記第3の制御信号が非活性状態のとき、前記第1のクロック信号を遮断し、前記第3の制御信号が活性状態のときに、前記第1のクロック信号を通過させる第2のクロックゲーティング回路と、
    前記第1、第2のクロックゲーティング回路の出力に第1、第2入力がそれぞれ接続され、前記第2の制御信号が非活性状態のときは、前記第1入力を出力に接続し、前記第2の制御信号が活性状態のときは、前記第2入力を前記出力に接続するセレクタと、
    を備えた、ことを特徴とする半導体装置。
  2. 前記セレクタが、前記第2の制御信号の活性化に応じて、前記第1入力から前記第2入力に切り替える前記第2のタイミングでは、前記第1のクロックゲーティング回路及び前記第2のクロックゲーティング回路はともにクロック信号を遮断しており、
    前記セレクタで前記第2入力への切り替え後、前記第3の制御信号が活性状態となる前記第3のタイミング以降、前記第2のクロックゲーティング回路からの前記第1のクロック信号が前記セレクタの前記第2入力に供給され、前記セレクタから、内部回路に出力される、ことを特徴とする請求項1記載の半導体装置。
  3. 前記クロック信号制御回路は、前記第3の制御信号の非活性状態から活性状態へ設定するタイミングを、前記クロック生成回路から出力される前記第1のクロック信号に基づき調整する、ことを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記クロック生成回路の前記第1のクロック信号の安定化が完了したことを示す前記安定化完了信号を出力するカウンタを備え、
    前記カウンタは、前記自動テスト装置から供給される所定周波数の第3のクロック信号に応答して、カウント動作し、予め定められた所定値分、カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
  5. 前記予め定められた所定値を記憶するメモリを備えた、ことを特徴とする請求項4記載の半導体装置。
  6. 前記クロック生成回路が、前記自動テスト装置から第4のクロック信号を入力し、前記第1のクロック信号を生成するPLL(Phase Locked Loop)を備え、
    前記第1のクロック信号が、前記PLLの出力クロック信号である、ことを特徴とする請求項4又は5に記載の半導体装置。
  7. 請求項6記載の前記半導体装置に対して、前記第1クロック信号よりも周波数の低い、前記第2乃至第4のクロック信号、及び、前記テストデータ転送が完了したことを示す信号を少なくとも供給する自動テスト装置を備えた、ことを特徴とするテストシステム。
  8. 自動テスト装置からテストデータの被試験デバイスである半導体装置への転送を、前記自動テスト装置からの第2のクロック信号に同期して行い、
    前記半導体装置が内蔵するクロック生成回路からの第1のクロック信号の安定化が完了したことを示す安定化完了信号と、前記自動テスト装置からテストデータを半導体装置側への転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、前記自動テスト装置からの前記第2のクロック信号のセレクタへの供給を停止し、
    前記クロック生成回路からの前記第1のクロック信号の前記セレクタへの供給を停止した状態で、前記第1のタイミングのあとの第2のタイミングで、前記セレクタを前記第1のクロック信号を選択するように切り替え、
    前記セレクタの前記切り替え後、前記第2のタイミングのあとの第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給し、前記セレクタを介して内部回路に前記第1のクロック信号を供給する、ことを特徴とするテスト方法。
  9. 前記クロック生成回路のクロック信号の安定化が完了したことを示す前記安定化完了信号を出力するカウンタに、前記自動テスト装置からクロック信号を供給し、
    前記カウンタは、予め定められた所定値分カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする請求項8記載のテスト方法。
  10. 前記クロック生成回路からの前記第1のクロック信号は、入力されたクロックイネーブル信号に基づき、前記第1のクロック信号の通過と遮断を制御するクロックゲーティング回路を介して、前記セレクタに供給され、前記第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給するにあたり、
    前記クロックゲーティング回路を遮断状態から通過に切り替える前記クロックイネーブル信号を、前記クロック生成回路から出力される前記第1のクロック信号に基づき、タイミング調整する、ことを特徴とする請求項8又は9記載のテスト方法。
JP2012083568A 2012-04-02 2012-04-02 半導体装置とそのテスト方法 Expired - Fee Related JP6008386B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012083568A JP6008386B2 (ja) 2012-04-02 2012-04-02 半導体装置とそのテスト方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012083568A JP6008386B2 (ja) 2012-04-02 2012-04-02 半導体装置とそのテスト方法

Publications (2)

Publication Number Publication Date
JP2013213715A JP2013213715A (ja) 2013-10-17
JP6008386B2 true JP6008386B2 (ja) 2016-10-19

Family

ID=49587142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012083568A Expired - Fee Related JP6008386B2 (ja) 2012-04-02 2012-04-02 半導体装置とそのテスト方法

Country Status (1)

Country Link
JP (1) JP6008386B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105093001A (zh) * 2014-05-20 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种高速pll和时钟芯片特性自动分析测试系统
CN108519562B (zh) * 2018-03-19 2021-08-03 湖州长鑫电工材料有限公司 一种灯具电工专用检测装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002073201A (ja) * 1994-07-11 2002-03-12 Hitachi Ltd マイクロプロセッサ
JPH1019984A (ja) * 1996-07-02 1998-01-23 Fujitsu Ltd 半導体装置の試験方法及び試験装置
JP2002196046A (ja) * 2000-12-27 2002-07-10 Mitsubishi Electric Corp 半導体集積回路およびそのテスト方法
JP4971557B2 (ja) * 2001-07-03 2012-07-11 パナソニック株式会社 半導体集積回路
JP4662520B2 (ja) * 2001-06-19 2011-03-30 パナソニック株式会社 スキャンテスト回路およびスキャンテスト方法、並びに半導体集積回路
JP2006279824A (ja) * 2005-03-30 2006-10-12 Matsushita Electric Ind Co Ltd 半導体集積装置
JP2007086960A (ja) * 2005-09-21 2007-04-05 Sanyo Electric Co Ltd クロック切り替え回路
JP2010252012A (ja) * 2009-04-15 2010-11-04 Renesas Electronics Corp 半導体集積回路およびその動作方法

Also Published As

Publication number Publication date
JP2013213715A (ja) 2013-10-17

Similar Documents

Publication Publication Date Title
US7737739B1 (en) Phase step clock generator
US7759990B2 (en) Clock switching circuit
TWI404073B (zh) 數位至時間轉換器與數位至時間轉換方法
CN111371451B (zh) 锁相环的锁定检测方法、锁相环及其频率锁定检测控制器
US10587253B1 (en) Ring oscillator-based programmable delay line
TW201911752A (zh) 晶片上頻率監視
CN110999086A (zh) 容错时钟监视器系统
US6756827B2 (en) Clock multiplier using masked control of clock pulses
US20050273684A1 (en) Timing generator and semiconductor testing device
US20080080658A1 (en) Lock detection circuit and method for phase locked loop system
US6636979B1 (en) System for measuring phase error between two clocks by using a plurality of phase latches with different respective delays
JP6008386B2 (ja) 半導体装置とそのテスト方法
JP4771572B2 (ja) Pll半導体装置並びにその試験の方法及び装置
CN107645288B (zh) 用于产生脉冲的电子电路、方法及电子装置
JP5381001B2 (ja) 半導体集積回路及び半導体集積回路の試験方法
KR100996176B1 (ko) 반도체 메모리 장치 및 그에 구비되는 지연 고정 루프의 제어 방법
US9548745B2 (en) Phase-detector circuit and clock-data recovery circuit
US7593831B2 (en) Method and apparatus for testing delay lines
JP2013197692A (ja) Pllクロック発生回路
US7607061B2 (en) Shrink test mode to identify Nth order speed paths
Yau et al. An efficient all-digital phase-locked loop with input fault detection
JP5827787B2 (ja) Pll回路
JP4890059B2 (ja) 半導体集積回路
KR20010005039A (ko) 위상 고정 루프를 위한 락 디텍터 회로
JP4718387B2 (ja) 周波数比較回路、pll周波数シンセサイザテスト回路及びそのテスト方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160119

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160322

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160908

R150 Certificate of patent or registration of utility model

Ref document number: 6008386

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees