JP2013213715A - 半導体装置とそのテスト方法 - Google Patents
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Abstract
【解決手段】被試験デバイスである半導体装置2のクロック信号切り替え制御部5は、クロック生成回路4のクロック信号の安定化が完了したことを示す安定化完了信号と、自動テスト装置1からテストデータを半導体装置2側への転送が完了したことを示すテストデータ転送信号とを入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、それまで供給していたテストクロック信号TCLKの供給を停止し、第2のクロックゲーティング回路の出力を選択するように切り替え、前記クロック生成回路からのクロック信号をセレクタに供給し、CPU及び内部ブロック12に供給するクロック信号として出力する。
【選択図】図3
Description
・LSIテスタで生成されるクロック信号CLKに基づいて、テスト信号TDが被試験デバイスに転送され(ただし、テスト信号TDは、被試験デバイスが動作試験を行うためのプログラムと、試験データからなる命令データで構成され、クロック信号CLKに基づいて、被試験デバイス内のプログラムRAM(Random Access Memory)に格納される)、
・PLL等の周波数逓倍回路でクロック信号CLKを逓倍した逓倍クロック信号HCLKに基づいて、被試験デバイスによるテスト信号TDの処理動作が行われ(プログラムRAMに格納された命令を逓倍クロック信号HCLKで実行する)、
・被試験デバイスでの逓倍クロック信号HCLKによる命令の実行が終了すると、逓倍クロック信号HCLKからクロック信号CLKに切り替えられ、信号処理結果OUTが、クロック信号CLKに基づいて被試験デバイスからLSIテスタ側に転送され、
・LSIテスタでは、テスト信号TDと信号処理結果OUTを比較することにより、当該被試験デバイスが正常に動作しているか否かの判定を行う、ようにした構成が開示されている。特許文献1では、PLLは、LSIテスタと被試験デバイス間に設けられており、LSIテスタからのクロック信号CLKと、PLL(周波数逓倍回路)からの逓倍クロック信号HCLKを、LSIテスタからの制御信号CSに基づきスイッチで切り替え、被試験デバイスに供給している。特許文献1では、制御信号CSにより、逓倍クロック信号HCLKへの切り替える時には、逓倍クロック信号HCLKは、安定した状態であるものとされている。
・低速モード時には、PLL回路の動作を停止させ、比較的低い周波数のクロックパルスをマイクロプロセッサへシステムクロックとして供給し、
・高速モード時には、高速処理が必要なイベントの発生を受けてPLL回路を起動し、PLL回路の動作が安定化したのち、高速処理開始の要求があるまでの間の期間は、比較的低い周波数のクロックパルスを、マイクロプロセッサへシステムクロックとして継続的に供給し続け、
・PLL回路の動作が安定化したのちに、高速処理開始要求のあった時点で、PLL回路により形成された比較的高い周波数の発振パルスを、マイクロプロセッサへシステムクロックとして供給する、ようにした構成が開示されている。
前記自動テスト装置からの第2のクロック信号を受け、前記第1の制御信号が活性状態のときに、前記第2のクロック信号を通過させ、前記第1の制御信号が非活性状態のときに、前記第2のクロック信号を遮断する第1のクロックゲーティング回路と、
前記クロック生成回路からの前記第1のクロック信号を受け、前記第3の制御信号が非活性状態のとき、前記第1のクロック信号を遮断し、前記第3の制御信号が活性状態のときに、前記第1のクロック信号を通過させる第2のクロックゲーティング回路と、
前記第1、第2のクロックゲーティング回路の出力に第1、第2入力がそれぞれ接続され、前記第2の制御信号が非活性状態のときは、前記第1入力を出力に接続し、前記第2の制御信号が活性状態のときは、前記第2入力を前記出力に接続するセレクタと、を備えた半導体装置が提供される。
前記半導体装置が内蔵するクロック生成回路からの第1のクロック信号の安定化が完了したことを示す安定化完了信号と、前記自動テスト装置からテストデータを半導体装置側への転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、前記自動テスト装置からの前記第2のクロック信号のセレクタへの供給を停止し、
前記クロック生成回路からの前記第1のクロック信号の前記セレクタへの供給を停止した状態で、前記第1のタイミングのあとの第2のタイミングで、前記セレクタを前記第1のクロック信号を選択するように切り替え、
前記セレクタの前記切り替え後、前記第2のタイミングのあとの第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給し、前記セレクタを介して内部回路に前記第1のクロック信号を供給する、テスト方法が提供される。
(A)第1のクロック信号を生成するクロック生成回路(図3のPLL4)と、
(B)前記クロック生成回路(4)の第1のクロック信号(PLLクロック信号)の安定化が完了したことを示す安定化完了信号(図4のPLL安定化完了信号)と、自動テスト装置(ATE)(1)から、前記半導体装置(2)へテストデータの転送が完了したことを示す信号(図3、図4のテストデータ転送信号)と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、第1の制御信号(図4のテストクロックイネーブル信号)を活性状態から非活性状態とし、つづく、第2、第3のタイミングにて、第2、第3の制御信号(図4の切り替え制御信号2、PLLクロックイネーブル信号)をそれぞれ非活性状態から活性状態とするクロック信号制御部(図4の7)と、
(C)自動テスト装置(1)から第2のクロック信号(図3、図4のテストクロック信号)を受け、前記第1の制御信号(図4のテストクロックイネーブル信号)が活性状態のときに、前記第2のクロック信号(テストクロック信号)を通過させ、前記第1の制御信号(図4のテストクロックイネーブル信号)が非活性状態のときに、前記第2のクロック信号(テストクロック信号)を遮断する第1のクロックゲーティング回路(図4の8)と、
(D)前記クロック生成回路(4)からの前記第1のクロック信号(PLLクロック信号)を受け、前記第3の制御信号(図4のPLLクロックイネーブル信号)が非活性状態のとき、前記第1のクロック信号(PLLクロック信号)を遮断し、前記第3の制御信号(図4のPLLクロックイネーブル信号)が活性状態のときに、前記第1のクロック信号(PLLクロック信号)を通過させる第2のクロックゲーティング回路(図4の9)と、
(E)前記第1、第2のクロックゲーティング回路(図4の8、9)の出力に、第1、第2の入力(A、B)がそれぞれ接続され、前記第2の制御信号(図4の切り替え制御信号2)が非活性状態のとき、前記第1の入力を出力に接続し、前記第2の制御信号(切り替え制御信号2)が活性状態のとき、前記第2の入力を出力に接続するセレクタ(切り替えスイッチ)(図4の11)と、を備える。
第1のクロック信号を生成するクロック生成回路と、
前記クロック生成回路の前記第1のクロック信号の安定化が完了したことを示す安定化完了信号と、自動テスト装置から被試験デバイスである半導体装置へのテストデータの転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、第1の制御信号を活性状態から非活性状態とし、つづく、第2、第3のタイミングにて、第2、第3の制御信号をそれぞれ非活性状態から活性状態とするクロック信号制御回路と、
前記自動テスト装置からの第2のクロック信号を受け、前記第1の制御信号が活性状態のときに、前記第2のクロック信号を通過させ、前記第1の制御信号が非活性状態のときに、前記第2のクロック信号を遮断する第1のクロックゲーティング回路と、
前記クロック生成回路からの前記第1のクロック信号を受け、前記第3の制御信号が非活性状態のとき、前記第1のクロック信号を遮断し、前記第3の制御信号が活性状態のときに、前記第1のクロック信号を通過させる第2のクロックゲーティング回路と、
前記第1、第2のクロックゲーティング回路の出力に第1、第2入力がそれぞれ接続され、前記第2の制御信号が非活性状態のときは、前記第1入力を出力に接続し、前記第2の制御信号が活性状態のときは、前記第2入力を前記出力に接続するセレクタと
を備えた、ことを特徴とする半導体装置。
前記セレクタが、前記第2の制御信号の活性化に応じて、前記第1入力から、前記第2入力に切り替える前記第2のタイミングでは、前記第1のクロックゲーティング回路及び前記第2のクロックゲーティング回路はともにクロック信号を遮断しており、
前記セレクタで前記第2入力への切り替え後、前記第3の制御信号が活性状態となる前記第3のタイミング以降、前記第2のクロックゲーティング回路からの前記第1のクロック信号が前記セレクタの前記第2入力に供給され、前記セレクタから、内部回路に出力される、ことを特徴とする付記1記載の半導体装置。
前記クロック信号制御回路は、前記第3の制御信号の非活性状態から活性状態へ設定するタイミングを、前記クロック生成回路から出力される前記第1のクロック信号に基づき調整する、ことを特徴とする付記1又は2に記載の半導体装置。
前記クロック生成回路のクロック信号の安定化が完了したことを示す安定化完了信号を出力するカウンタを備え、
前記カウンタは、前記自動テスト装置から供給される所定周波数の第3のクロック信号に応答して、カウント動作し、予め定められた所定値分、カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。
前記クロック生成回路が前記カウンタを備えた、ことを特徴とする付記4記載の半導体装置。
前記予め定められた所定値を記憶するメモリを備えた、ことを特徴とする付記4又は5記載の半導体装置。
前記メモリは、書き換え可能な不揮発性メモリである、ことを特徴とする付記6記載の半導体装置。
前記メモリには、前記自動テスト装置が前記所定値を設定する、ことを特徴とする付記6記載の半導体装置。
前記クロック生成回路が、前記自動テスト装置から第4のクロック信号を入力し、前記第1のクロック信号を生成するPLL(Phase Locked Loop)を備え、
前記第1のクロック信号が、前記PLLの出力クロック信号である、ことを特徴とする付記1乃至8のいずれか1項に記載の半導体装置。
付記9記載の前記半導体装置に対して、前記第1クロック信号よりも周波数の低い、前記第2乃至第4のクロック信号、及び、前記テストデータ転送信号を少なくとも供給する自動テスト装置を備えた、ことを特徴とするテストシステム。
自動テスト装置からテストデータの被試験デバイスである半導体装置への転送を、前記自動テスト装置からの第2のクロック信号に同期して行い、
前記半導体装置が内蔵するクロック生成回路からの第1のクロック信号の安定化が完了したことを示す安定化完了信号と、前記自動テスト装置からテストデータを半導体装置側への転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、前記自動テスト装置からの前記第2のクロック信号のセレクタへの供給を停止し、
前記クロック生成回路からの前記第1のクロック信号の前記セレクタへの供給を停止した状態で、前記第1のタイミングのあとの第2のタイミングで、前記セレクタを前記第1のクロック信号を選択するように切り替え、
前記セレクタの前記切り替え後、前記第2のタイミングのあとの第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給し、前記セレクタを介して内部回路に前記第1のクロック信号を供給する、ことを特徴とするテスト方法。
前記クロック生成回路のクロック信号の安定化が完了したことを示す安定化完了信号を出力するカウンタに、前記自動テスト装置からクロック信号を供給し、
前記カウンタは、予め定められた所定値分カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする付記11記載のテスト方法。
前記クロック生成回路からの前記第1のクロック信号は、入力されたクロックイネーブル信号に基づき、前記第1のクロック信号の通過と遮断を制御するクロックゲーティング回路を介して、前記セレクタに供給され、前記第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給するにあたり、
前記クロックゲーティング回路を遮断状態から通過に切り替える前記クロックイネーブル信号を、前記クロック生成回路から出力される前記第1のクロック信号に基づき、タイミング調整する、ことを特徴とする付記11又は12記載のテスト方法。
前記クロック生成回路が、前記自動テスト装置から第4のクロック信号を入力し、前記第1のクロック信号を生成するPLL(Phase Locked Loop)を有し、
前記第1のクロック信号が、前記PLLの出力クロック信号である、ことを特徴とする付記11乃至13のいずれか1項に記載のテスト方法。
2、2A 半導体装置(被試験デバイス)
3 セレクタ
4 PLL
5 クロック信号切り替え制御部
6 PLLクロック信号の安定化時間測定カウンタ
7 クロック信号制御部
8、9 クロックゲーティング回路
10 内蔵メモリ
11 セレクタ
12 CPU及び内部ブロック
13 バッファ
701、710 論理ゲート
702 SRラッチ
703、704、705 シフトレジスタ(D−FF)
711 タイミング調整回路
Claims (10)
- 第1のクロック信号を生成するクロック生成回路と、
前記クロック生成回路の前記第1のクロック信号の安定化が完了したことを示す安定化完了信号と、自動テスト装置から被試験デバイスである半導体装置へのテストデータの転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、第1の制御信号を活性状態から非活性状態とし、つづく、第2、第3のタイミングにて、第2、第3の制御信号をそれぞれ非活性状態から活性状態とするクロック信号制御回路と、
前記自動テスト装置からの第2のクロック信号を受け、前記第1の制御信号が活性状態のときに、前記第2のクロック信号を通過させ、前記第1の制御信号が非活性状態のときに、前記第2のクロック信号を遮断する第1のクロックゲーティング回路と、
前記クロック生成回路からの前記第1のクロック信号を受け、前記第3の制御信号が非活性状態のとき、前記第1のクロック信号を遮断し、前記第3の制御信号が活性状態のときに、前記第1のクロック信号を通過させる第2のクロックゲーティング回路と、
前記第1、第2のクロックゲーティング回路の出力に第1、第2入力がそれぞれ接続され、前記第2の制御信号が非活性状態のときは、前記第1入力を出力に接続し、前記第2の制御信号が活性状態のときは、前記第2入力を前記出力に接続するセレクタと、
を備えた、ことを特徴とする半導体装置。 - 前記セレクタが、前記第2の制御信号の活性化に応じて、前記第1入力から前記第2入力に切り替える前記第2のタイミングでは、前記第1のクロックゲーティング回路及び前記第2のクロックゲーティング回路はともにクロック信号を遮断しており、
前記セレクタで前記第2入力への切り替え後、前記第3の制御信号が活性状態となる前記第3のタイミング以降、前記第2のクロックゲーティング回路からの前記第1のクロック信号が前記セレクタの前記第2入力に供給され、前記セレクタから、内部回路に出力される、ことを特徴とする請求項1記載の半導体装置。 - 前記クロック信号制御回路は、前記第3の制御信号の非活性状態から活性状態へ設定するタイミングを、前記クロック生成回路から出力される前記第1のクロック信号に基づき調整する、ことを特徴とする請求項1又は2に記載の半導体装置。
- 前記クロック生成回路の前記第1のクロック信号の安定化が完了したことを示す前記安定化完了信号を出力するカウンタを備え、
前記カウンタは、前記自動テスト装置から供給される所定周波数の第3のクロック信号に応答して、カウント動作し、予め定められた所定値分、カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。 - 前記予め定められた所定値を記憶するメモリを備えた、ことを特徴とする請求項4記載の半導体装置。
- 前記クロック生成回路が、前記自動テスト装置から第4のクロック信号を入力し、前記第1のクロック信号を生成するPLL(Phase Locked Loop)を備え、
前記第1のクロック信号が、前記PLLの出力クロック信号である、ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。 - 請求項6記載の前記半導体装置に対して、前記第1クロック信号よりも周波数の低い、前記第2乃至第4のクロック信号、及び、前記テストデータ転送信号を少なくとも供給する自動テスト装置を備えた、ことを特徴とするテストシステム。
- 自動テスト装置からテストデータの被試験デバイスである半導体装置への転送を、前記自動テスト装置からの第2のクロック信号に同期して行い、
前記半導体装置が内蔵するクロック生成回路からの第1のクロック信号の安定化が完了したことを示す安定化完了信号と、前記自動テスト装置からテストデータを半導体装置側への転送が完了したことを示す信号と、を入力し、これらがともに活性状態であることを検出すると、第1のタイミングで、前記自動テスト装置からの前記第2のクロック信号のセレクタへの供給を停止し、
前記クロック生成回路からの前記第1のクロック信号の前記セレクタへの供給を停止した状態で、前記第1のタイミングのあとの第2のタイミングで、前記セレクタを前記第1のクロック信号を選択するように切り替え、
前記セレクタの前記切り替え後、前記第2のタイミングのあとの第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給し、前記セレクタを介して内部回路に前記第1のクロック信号を供給する、ことを特徴とするテスト方法。 - 前記クロック生成回路のクロック信号の安定化が完了したことを示す前記安定化完了信号を出力するカウンタに、前記自動テスト装置からクロック信号を供給し、
前記カウンタは、予め定められた所定値分カウントすると、前記安定化完了信号を活性状態とする、ことを特徴とする請求項8記載のテスト方法。 - 前記クロック生成回路からの前記第1のクロック信号は、入力されたクロックイネーブル信号に基づき、前記第1のクロック信号の通過と遮断を制御するクロックゲーティング回路を介して、前記セレクタに供給され、前記第3のタイミングで、前記クロック生成回路からの前記第1のクロック信号を前記セレクタに供給するにあたり、
前記クロックゲーティング回路を遮断状態から通過に切り替える前記クロックイネーブル信号を、前記クロック生成回路から出力される前記第1のクロック信号に基づき、タイミング調整する、ことを特徴とする請求項8又は9記載のテスト方法。
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