CN111371451B - 锁相环的锁定检测方法、锁相环及其频率锁定检测控制器 - Google Patents
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Abstract
本发明提供一种锁相环的锁定检测方法、锁相环及其频率锁定检测控制器，能够解决锁相环上电不稳定过程中内部逻辑异常的问题，并且结构简单、设计版图面积小。所述锁定检测方法包括：对锁相环的频率进行第一次锁定，直至锁相环的内置稳压器稳定，第一次锁定过程中对数字逻辑的复位时序以及电源是否稳定不做要求；当锁相环的内置稳压器稳定之后，锁相环的各输出分频器开始工作，锁相环进行第二次锁定过程，此时所述锁相环的压控振荡器输出时钟没有毛刺、电源电压稳定，实现包括相位对齐调整以及占空比合成的复杂功能；最后将锁相环的锁定检测电路的输出信号作为锁相环的锁定指示信号输出。
Description
技术领域
本发明涉及锁相环，尤其涉及一种锁相环的锁定检测方法、锁相环及其频率锁定检测控制器。
背景技术
锁相环(锁相环：Phase Locked Loop)电路是一种被广泛应用的电路系统，特别是对于FPGA(现场可编程逻辑门阵列，Field Programmable Gate Array)这种VLSI(超大规模集成电路，Very Large Scale Integration)系统是必不可少的。锁相环是FPGA提供时钟资源的核心系统，可以实现时钟频率综合、降低时钟偏移(skew)和相位调整等功能。
当锁相环的反馈时钟频率和输入参考频率在预先设定的误差范围内时，即实现频率锁定。对于内部包含低压差线性稳压器(Low Dropout Regulator，LDO)的锁相环，为了降低整个系统功耗，锁相环需要支持低功耗模式，即需要把LDO关闭。当再次开启锁相环时由于LDO需要稳定时间这往往会导致锁相环的内部逻辑异常(如多个分频器之间需要phaseAlign)，使得锁相环虽然可以正常频率锁定，但是输出时钟属性(特别是时钟之间相位关系)与设置会有差异。
在锁相环上电不稳定过程中，锁相环复位信号过早释放会给数字电路的相位绑定(Phase Align)等方面带来挑战。如图1所示，传统的设计方法是在锁相环逻辑控制信号(如使能信号或复位信号)路径上增加延时单元(DELAY CELL)，即，使LDO从开启到稳定这段时间，锁相环内部逻辑不工作。考虑到LDO稳定时间在不同工艺、电压和温度条件下有所差异，这样延时单元设计需要预留很大裕度，而且单个延时单元设计也需要占用很大版图面积。
发明内容
本发明实施例提供一种锁相环的锁定检测方法、锁相环及其频率锁定检测控制器，能够解决锁相环上电不稳定过程中内部逻辑异常的问题，并且结构简单、设计版图面积小。
第一方面，本发明提供一种锁相环的锁定检测方法，包括：
第一次锁定过程：对所述锁相环的频率进行第一锁定，直至所述锁相环的内置稳压器稳定，其中，所述第一次锁定过程中对数字逻辑的复位时序以及电源是否稳定不做要求；
第二次锁定过程：当所述锁相环的内置稳压器稳定之后，所述锁相环进行第二次锁定过程，此时所述锁相环的压控振荡器输出时钟没有毛刺、电源电压稳定实现包括相位对齐调整以及占空比合成的复杂功能；最后将所述锁相环的锁定检测电路的输出信号作为所述锁相环的锁定指示信号输出。
可选地，在所述锁相环内置稳压器开启且输出电压达到能使所述锁相环的锁相环路开始工作的预设阈值时，启动所述第一次锁定过程，开始对所述锁相环的频率进行锁定。
可选地，在所述第一次锁定过程，通过简易分频器完成反馈信号的时钟分频并输入到所述锁相环的鉴频鉴相器，所述简易分频器指仅完成分频功能的分频器。
可选地，在所述第一次锁定过程结束时：产生一个复位控制信号，以使所述锁相环的实际反馈分频器和各输出分频器进行复位释放，同时产生一个选择控制信号，以完成简易分频器与所述锁相环的实际反馈分频器之间的工作切换，使反馈信号通过所述锁相环的实际反馈分频器完成时钟分频并输入到所述锁相环的鉴频鉴相器。
可选地，当完成第一次频率锁定后，还包括：检测频率锁定检测电路的输出信号；当检测到频率锁定检测电路的输出信号拉高后等待预定时间，复位所述频率锁定检测电路。
可选地，在所述第二次锁定过程，通过所述锁相环的实际反馈分频器完成反馈信号的时钟分频并输入到所述锁相环的鉴频鉴相器。
第二方面，本发明提供一种锁相环，包括：所述锁相环的实际反馈分频器和频率锁定检测电路，还包括：频率锁定检测控制器、简易分频器和多路选择器，所述简易分频器指仅完成分频功能的分频器。
所述频率锁定检测控制器用于根据所述频率锁定检测电路的输出信号状态产生相应控制信号，以控制所述频率锁定检测电路、所述锁相环的实际反馈分频器和所述简易分频器的工作状态；
所述简易分频器用于在所述频率锁定检测控制器的控制下在第一次锁定过程对反馈信号进行时钟分频；
所述多路选择器的第一输入端连接所述锁相环的实际反馈分频器的输出端，所述多路选择器的第二输入端连接所述简易分频器的输出端，所述多路选择器的控制端连接所述频率锁定检测控制器的反馈输入端，所述多路选择器的输出端连接所述锁相环的鉴频鉴相器，所述多路选择器用于在所述频率锁定检测控制器的控制下，在所述锁相环的实际反馈分频器的输出信号和所述简易分频器的输出信号中选择一个作为反馈信号输出至所述鉴频鉴相器。
所述频率锁定检测控制器还与所述锁相环的实际反馈分频器和各输出分频器相连，所述频率锁定检测控制器还用于在通过简易分频器对所述锁相环的频率完成第一次锁定后，生成使所述锁相环的实际反馈分频器和各输出分频器进行复位释放的复位控制信号。
第二方面，本发明提供一种频率锁定检测控制器，包括：存储器；以及耦接至所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，执行上述任一项所述的频率锁定检测方法。
具体地，所述频率锁定检测控制器，包括：
第一触发器，其触发端接收所述锁相环的输入信号，其输出端通过第一反相器连接至所述第一触发器的输入端，所述第一触发器在所述锁相环的输入信号的下降沿被触发，所述第一触发器输出用于控制所述多路选择器的选择控制信号；
与门，其第一输入端与所述第一触发器输出端相连，其第二输出端接收所述锁相环的输入信号，其输出端输出所述锁相环的锁定指示信号；
第二触发器，其触发端与所述第一触发器输出端相连，其输入端接收电源电压的高电位，所述第二触发器在所述第一触发器输出的所述选择控制信号的上升沿被触发，所述第二触发器输出用于使所述锁相环的实际反馈分频器和各输出分频器进行复位释放的复位控制信号；
第三触发器，其输入端与所述第一触发器输出端相连，其触发端输入反馈时钟信号，所述第二触发器在所述反馈时钟信号的上升沿被触发，所述第二触发器输出端通过第二反相器连接至计数模块的复位端；
计数器模块，其输入时钟端接收所述反馈时钟信号，其使能端接收所述锁相环的输入信号，所述计数模块用于计时，并在频率锁定检测电路的输出信号拉高后等待预定时间，输出一信号至所述频率锁定检测电路，以复位所述频率锁定检测电路。
本发明提供的锁相环的锁定检测方法、锁相环及其频率锁定检测控制器，采用了两次锁相环锁定技术：第一次锁相环锁定，纯粹是为了锁定锁相环频率，对数字逻辑的复位时序以及电源稳定不做任何要求；当第一次频率锁定之后，产生一个内部标记(flag)信号重新复位所有的数字分频器(divider)，进行相位对齐(phase align)调整，此时锁相环压控振荡器输出时钟正常(无毛刺)，且电源电压稳定，对数字电路设计要的相位绑定(phasebonding)功能几乎没有风险，这时再将经过锁定检测电路检测的输出信号作为锁相环的锁定指示信号输出。本发明提供的方案可保证电路逻辑功能的正确性，且逻辑简单，可靠性高，占用面积小。
附图说明
图1为一种传统的锁相环系统框图；
图2为本发明实施例提供的锁相环的锁定检测方法的流程图；
图3为本发明实施例提供的锁相环的结构示意图；
图4为本发明实施例提供的频率锁定检测控制器的结构示意图；
图5为本发明实施例提供的锁相环锁定过程时序示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的实施例提供一种锁相环的锁定检测方法，如图2所示，所述锁定检测方法包括：
101、第一次锁定过程：对所述锁相环的频率进行第一次锁定，直至所述锁相环的内置稳压器稳定，其中，所述第一次锁定过程中对数字逻辑的复位时序以及电源是否稳定不做要求。此处，所述锁相环的内置稳压器稳定指的是所述锁相环的内置稳压器稳定或接近稳定，否则锁相环的锁定信号(LOCK信号)不会拉高。
只要锁相环的第一次内部LOCKIN信号拉高，基本可判断锁相环电源已接近稳定或已稳定。
102、第二次锁定过程：当所述锁相环的内置稳压器稳定之后，所述锁相环进行第二次锁定过程，此时所述锁相环的压控振荡器输出时钟没有毛刺、电源电压稳定，实现包括相位对齐调整以及占空比合成的复杂功能；
103、最后再将所述锁相环的锁定检测电路的输出信号作为所述锁相环的锁定指示信号输出。
本实施例的锁相环锁定检测方法，采用两次频率锁定，第一次频率锁定过程为等待内置稳压器稳定，第一次进行频率锁定时对数字逻辑的复位时序以及电源是否稳定不做要求；进行第二次频率锁定过程为实现所述锁相环的各输出分频器之间的相位对齐调整；此时，锁相环的压控振荡器输出时钟正常，且电源电压稳定，对数字电路设计要的相位绑定(phase bonding)功能，几乎没有风险。在所述锁相环的压控振荡器输出时钟正常且电源电压稳定后，再将所述锁相环的锁定检测电路的输出信号作为所述锁相环的锁定指示信号输出。
可选地，在所述锁相环内置稳压器开启且输出电压达到能使所述锁相环的锁相环路开始工作的预设阈值时，启动所述第一次锁定过程，开始对所述锁相环的频率进行锁定。
可选地，在所述第一次锁定过程，可通过简易分频器完成反馈信号的时钟分频并输入到锁相环的鉴频鉴相器。
可选地，所述第一次锁定时PLL环路可以采用简易分频器，可靠性强，锁定过程中对数字逻辑的复位时序以及电源是否稳定不做要求：当所述锁相环第一次频率锁定指示信号拉高后，代表的内置稳压器稳定，切换至锁相环的实际反馈分频器，且各输出分频器开始工作，锁相环进行第二次锁定过程；此时在所述锁相环的压控振荡器输出时钟没有毛刺且电源电压稳定后，才开始进行相位对齐调整等复杂功能的逻辑电路工作；最后再将所述锁相环的锁定检测电路的输出信号作为所述锁相环的锁定指示信号输出。
其中，所述简易分频器指分频器仅仅完成分频功能，无其它如相位对齐，占空比合成等复杂逻辑功能，“简易”主要指功能简单，电路结构简单。因此，电源初期不稳定，或者压控振荡器输出时钟初期有毛刺，该分频器最终总能正确分频，锁相环最终能等到电源稳定，简易分频器正确分频，从而锁相环正确实现第一次锁定频率。锁相环的实际反馈分频器是与所述简易分频相对的复杂分频器，而复杂分频器(能实现相位对齐，占空比合成等复杂功能)由于初始的输入时钟有毛刺，或者电源不稳定影响正常工作，即使锁相环LDO输出电源最终稳定，后面也无法实现相位对齐，占空比合成等功能。亦即，复杂分频器指完成分频之外，还需要实现相位对齐，占空比合成等复杂功能，电路结构很复杂，对电路初始状态有明确要求。
通常现场可编程逻辑门阵列(FPGA)的输出分频器要满足可编程的分频比、可编程的相位、可编程的占空比等控制功能，对时序、复位、电源稳定都有很高的要求。简易分频器是规避复杂分频器工作时对电源以及复位时序做严格的要求才能正常分频工作而设计或选择，结构简单，版图面积小。第一次锁定仅是锁相环的频率锁定的初级阶段，并不输出频率锁定信号。
简易分频器，主要是无论电源是否稳定，VCO输出时钟是否稳定，输出分频功能都不会受太大影响，这样让第一次锁频检测PLL锁定，等待LDO输出稳定，提供稳定的电压给PLL模拟以及数字逻辑电路。如果直接让输出分频器在电源、LDO输出都没稳定的条件下就开始工作，初始状态就不确定，有可能输出分频器divider0～n会功能不正常。这个电路主要是为了实现复杂的功能，比较分频，相位调整，相位同步等功能要求，所以，对系统复位释放时间以及电源问题都有比较严格要求；所以，采用两次频率锁定检测目的，主要是：通过第一次锁定，主要是证明LDO输出电源电压已经稳定或者接近稳定，否则，PLL输出频率是不会稳定的，频率检测(LOCK-DETECTOR)电路输出的指示也不会拉高的；然后内部的LOCK指示信号拉高后，说明电源基本稳定，VCO输出时钟也不会有毛刺，因为电压接近或者已达到正常值时，VCO输出时钟就是正常的，这个时候，一个干净没有毛刺的时钟，加上数字逻辑电源LDO输出稳定，利用第一次内部lock指示信号产生一个反馈分频器选择信号(多路选择器的选择控制信号)和一个复位控制信号，反馈分频器从简易分频器切换到实际的反馈分频器，同时作为PLL输出分频器divider0～n以及反馈分频器DIVIDER_FB的复位释放信号，同时，就可以很可靠地实现PLL复杂的功能，比如相位对齐等。即进一步，在所述第一次锁定过程结束时：对所述锁相环的实际反馈分频器和各输出分频器进行复位释放，便于后续进行第二次频率锁定。同时还产生一个选择控制信号(FBSEL)，以完成简易分频器与所述锁相环的实际反馈分频器之间的工作切换，使反馈信号通过所述锁相环的实际反馈分频器完成时钟分频并输入到所述锁相环的鉴频鉴相器。
可选地，当完成第一次频率锁定后，还包括：检测频率锁定检测电路的输出信号；当检测到所述输出信号拉高后等待预定时间，复位所述频率锁定检测电路，这样前期的检测结果不影响后续第二次频率锁定时的频率锁定检测结果。
可选地，在所述第二次锁定过程，通过所述锁相环的实际反馈分频器完成反馈信号的时钟分频并输入到所述锁相环的鉴频鉴相器。在此过程，锁相环的各输出分频器进行相位对齐调整。
如图3所示，本发明的实施例还提供一种锁相环，锁相环通常包括鉴频鉴相器(PFD，Phase Frequency Detector)、电荷泵(CP，charge pump)、低通滤波器(LPF，Low-passfilter)和压控振荡器(VCO，voltage-controlled oscillator)；还包括：锁相环的实际反馈分频器(DIVIVDERF)和频率锁定检测电路(LOCK CONTROL)，还包括：频率锁定检测控制器(FREQ LOCK DETECT)、简易分频器(SIMPLE DIVIDERF)和多路选择器(MUX)。
所述频率锁定检测控制器用于根据所述频率锁定检测电路的输出信号状态产生相应控制信号，以控制所述频率锁定检测电路、所述锁相环的实际反馈分频器和所述简易分频器的工作状态；所述简易分频器用于在所述频率锁定检测控制器的控制下在第一次锁定过程对反馈信号进行时钟分频；所述多路选择器的第一输入端连接所述锁相环的实际反馈分频器的输出端，所述多路选择器的第二输入端连接所述简易分频器的输出端，所述多路选择器的控制端连接所述频率锁定检测控制器的反馈输入端，所述多路选择器的输出端连接所述锁相环的鉴频鉴相器，所述多路选择器用于在所述频率锁定检测控制器的控制下，在所述锁相环的实际反馈分频器的输出信号和所述简易分频器的输出信号中选择一个作为反馈信号输出至所述鉴频鉴相器。
本实施例在常用锁相环系统基础上增加频率锁定检测控制器、简易分频比器和多路选择器。频率锁定检测控制器根据频率锁定检测电路输出信号状态产生相应控制信号，控制频率锁定检测电路和简易分频器的工作状态。简易分频比器根据自身控制信号状态，完成时钟分频并将输出时钟反馈到鉴频鉴相器。
简易分频器与复杂分频器相对，能规避复杂分频器工作时对电源以及复位时序做严格的要求才能正常分频工作的要求。
本实施例提供的锁相环，采用两次频率锁定检测机制保证电路时序和功能的正确性，第一次锁定过程为等待内置稳压器稳定，让锁相环模拟VCO输出时钟都连续稳定输出，然后利用第一内部锁定flag作为锁相环更高要求的相位绑定(phase bonding)的复位信号，然后锁相环进入重新锁定频率过程；第二次锁定过程为实现锁相环输出所有输出分频器之间的相位对齐(phase alignment)。
所述频率锁定检测控制器还与所述锁相环的实际反馈分频器和各输出分频器相连，所述频率锁定检测控制器还用于在通过简易分频器对所述锁相环的频率完成第一次锁定后，生成使所述锁相环的实际反馈分频器和各输出分频器进行复位释放的复位控制信号。
如图4中所示，为本实施例提供的一种频率锁定控制器(LOCK CONTROL)，包括：
第一触发器，其触发端接收所述锁相环的输入信号LOCKIN，其输出端通过第一反相器连接至所述第一触发器的输入端，所述第一触发器在所述锁相环的输入信号LOCKIN的下降沿被触发，所述第一触发器输出用于控制所述多路选择器的选择控制信号FBSEL；
与门(&)，其第一输入端与所述第一触发器输出端相连，其第二输出端接收所述锁相环的输入信号LOCKIN，其输出端输出所述锁相环的锁定指示信号LOCK；
第二触发器，其触发端与所述第一触发器输出端相连，其输入端输入电源电压的高电位，所述第二触发器在所述第一触发器输出的所述选择控制信号FBSEL的上升沿被触发，所述第二触发器输出用于使所述锁相环的实际反馈分频器和各输出分频器复位释放的复位控制信号RSTN_ODIV；
第三触发器，其输入端与所述第一触发器输出端相连，其触发端输入反馈时钟信号REFCLK，所述第二触发器在所述反馈时钟信号REFCLK的上升沿被触发，所述第二触发器输出端通过第二反相器连接至下述的计数模块的复位端RSTN；
计数器模块，其输入时钟端CLK接收所述反馈时钟信号REFCLK，其使能端接收所述锁相环的输入信号LOCKIN，所述计数模块用于计时，并在频率锁定检测电路的输出信号拉高后等待预定时间，输出一信号RST_N至所述频率锁定检测电路，以复位所述频率锁定检测电路。
所述锁相环的输入信号LOCKIN作为触发器(DFF)的时钟输入，下降沿有效，产生多路选择器的选择控制信号FBSEL,选择控制信号FBSEL用于控制多路选择器以实现反馈分频器的切换；同时利用选择控制信号FBSEL的上升沿产生一个复位控制信号RSTN_DIV。同时，频率锁定控制器里的计数器(counter)计数几个时钟周期后，产生复位信号RSTN，先拉低，后拉高，把频率锁定检测电路复位一次后释放；然后PLL在新的反馈分频器下工作，频率检测器进行第二次锁定。
本电路的主要目的是，内部LOCKIN拉高后，在频率锁定检测控制器中，利用counter等几个时钟周期后自动把频率锁定检测电路复位后释放，此时LOCKIN会产生一个下降沿，利用这个下降沿除2电路，会在这个下降沿被检测到时生成一个控制信号FBSEL拉高，反馈分频器从简易分频器切换到复杂分频器(即锁相环的实际反馈分频器)；然后频率锁定检测电路开始第二次频率检测，频率锁定拉高后LOCKIN跟FBSEL信号求与，最终产生的LOCK信号作为锁相环最终的输出锁定信号。
具体可结合图5来理解。两次锁定频率时，通过图5的LOCKIN就可以看出；第一次锁定后，LOCKIN一定要自动复位拉低，然后重新锁定拉高。
如图5中所示，为锁相环锁定过程的时序示意图。下面结合附图进行原理性阐述：锁相环的LDO开启后输出电压开始爬升，当输出电压达到一定阈值(CP、LPF和VCO压控振荡器等模拟电路可正常工作，分频器和频率锁定等数字电路逻辑可正常翻转)，锁相环环路开始工作，此时为开始第一次锁定检测过程。
在第一次频率锁定检测过程，频率锁定控制器(LOCK CONTROL)输出FBSEL控制信号并选择简易分频器(SIMPLE DIVIDER)的输出作为反馈时钟并送到PFD模块。同时为了节省功耗，该频率锁定控制器输出复位控制信号RSTN_DIV使锁相环的实际反馈分频器(DIVIDERF)和所有输出分频器(DIVIDER0/1/…/n)处于复位状态。
当第一次频率锁定时，频率锁定控制器检测到频率锁定检测的输出信号LOCKIN拉高后，等待几个周期后输出信号RSTN来复位频率锁定检测模块，输出反馈选择控制信号FBSEL，该信号会控制多路选择器选择锁相环的实际反馈分频器输出信号作为反馈时钟并送到PFD，同时该模块释放复位控制信号RSTN_DIV，锁相环的实际反馈分频器和所有输出分频器开始工作，RSTN_DIV也经内部LOGIC模块关闭计数器，此时第二次锁定检测过程结束。
当第二次频率锁定时，LOCKIN信号与内部信号经与门逻辑输出最终锁定检测信号。
本发明提供一种用于规避锁相环LDO上电输出电压不稳定风险的两次频率锁定技术，能保证电路逻辑功能的正确性，减小版图面积，监控锁相环电源输出是否稳定。
本发明实施例还提供一种频率锁定检测控制器，包括：存储器；以及耦接至所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，使锁相环执行如上诉任一项所述的频率锁定检测方法。
可选地，所述频率锁定检测控制器也可采用除图4之外的其它硬件，或硬件加软件的方式实现。
本领域普通技术人员可以理解实现上述方法实施例中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种锁相环的锁定检测方法，其特征在于，包括：
第一次锁定过程：对所述锁相环的频率进行第一次锁定，直至所述锁相环的内置稳压器稳定，其中，所述第一次锁定过程中对数字逻辑的复位时序以及电源是否稳定不做要求；
第二次锁定过程：当所述锁相环的内置稳压器稳定之后，所述锁相环进行第二次锁定过程，此时所述锁相环的压控振荡器输出时钟没有毛刺、电源电压稳定，实现包括相位对齐调整以及占空比合成的复杂功能；最后将所述锁相环的锁定检测电路的输出信号作为所述锁相环的锁定指示信号输出。
2.根据权利要求1所述的锁相环的锁定检测方法，其特征在于，在所述锁相环内置稳压器开启且输出电压达到能使所述锁相环的锁相环路开始工作的预设阈值时，启动所述第一次锁定过程，开始对所述锁相环的频率进行锁定。
3.根据权利要求1所述的锁相环的锁定检测方法，其特征在于，在所述第一次锁定过程，通过简易分频器完成反馈信号的时钟分频并输入到所述锁相环的鉴频鉴相器，所述简易分频器指仅完成分频功能的分频器。
4.根据权利要求3所述的锁相环的锁定检测方法，其特征在于，在所述第一次锁定过程结束时：产生一个复位控制信号，以使所述锁相环的实际反馈分频器和各输出分频器进行复位释放，同时产生一个选择控制信号，以完成简易分频器与所述锁相环的实际反馈分频器之间的工作切换，使反馈信号通过所述锁相环的实际反馈分频器完成时钟分频并输入到所述锁相环的鉴频鉴相器。
5.根据权利要求4所述的锁相环的锁定检测方法，其特征在于，当完成第一次频率锁定后，还包括：
检测频率锁定检测电路的输出信号；
当检测到频率锁定检测电路的输出信号拉高后等待预定时间，复位所述频率锁定检测电路。
6.根据权利要求1-5任一项所述的锁相环的锁定检测方法，其特征在于，在所述第二次锁定过程，通过所述锁相环的实际反馈分频器完成反馈信号的时钟分频并输入到所述锁相环的鉴频鉴相器。
7.一种锁相环，包括：所述锁相环的实际反馈分频器和频率锁定检测电路，其特征在于，还包括：频率锁定检测控制器、简易分频器和多路选择器，所述简易分频器指仅完成分频功能的分频器；
所述频率锁定检测控制器用于根据所述频率锁定检测电路的输出信号状态产生相应控制信号，以控制所述频率锁定检测电路、所述锁相环的实际反馈分频器和所述简易分频器的工作状态；
所述简易分频器用于在所述频率锁定检测控制器的控制下在第一次锁定过程对反馈信号进行时钟分频；
所述多路选择器的第一输入端连接所述锁相环的实际反馈分频器的输出端，所述多路选择器的第二输入端连接所述简易分频器的输出端，所述多路选择器的控制端连接所述频率锁定检测控制器的反馈输入端，所述多路选择器的输出端连接所述锁相环的鉴频鉴相器，所述多路选择器用于在所述频率锁定检测控制器的控制下，在所述锁相环的实际反馈分频器的输出信号和所述简易分频器的输出信号中选择一个作为反馈信号输出至所述鉴频鉴相器。
8.根据权利要求7所述的锁相环，其特征在于，所述频率锁定检测控制器还与所述锁相环的实际反馈分频器和各输出分频器相连，所述频率锁定检测控制器还用于在通过简易分频器对所述锁相环的频率完成第一次锁定后，生成使所述锁相环的实际反馈分频器和各输出分频器进行复位释放的复位控制信号。
9.根据权利要求7或8所述的锁相环，其特征在于，所述频率锁定检测控制器包括：
第一触发器，其触发端接收所述锁相环的输入信号，其输出端通过第一反相器连接至所述第一触发器的输入端，所述第一触发器在所述锁相环的输入信号的下降沿被触发，所述第一触发器输出用于控制所述多路选择器的选择控制信号；
与门，其第一输入端与所述第一触发器输出端相连，其第二输出端接收所述锁相环的输入信号，其输出端输出所述锁相环的锁定指示信号；
第二触发器，其触发端与所述第一触发器输出端相连，其输入端接收电源电压的高电位，所述第二触发器在所述第一触发器输出的所述选择控制信号的上升沿被触发，所述第二触发器输出用于使所述锁相环的实际反馈分频器和各输出分频器进行复位释放的复位控制信号；
第三触发器，其输入端与所述第一触发器输出端相连，其触发端输入反馈时钟信号，所述第二触发器在所述反馈时钟信号的上升沿被触发，所述第二触发器输出端通过第二反相器连接至计数模块的复位端；
计数器模块，其输入时钟端接收所述反馈时钟信号，其使能端接收所述锁相环的输入信号，所述计数模块用于计时，并在频率锁定检测电路的输出信号拉高后等待预定时间，输出一信号至所述频率锁定检测电路，以复位所述频率锁定检测电路。
10.一种频率锁定检测控制器，其特征在于，包括：
存储器；
以及耦接至所述存储器的处理器，所述处理器被配置为基于存储在所述存储器中的指令，使锁相环执行如权利要求1至6中任一项所述的锁相环的锁定检测方法。
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