CN104184472A - 延迟锁相环电路设备及延迟锁相环锁定方法 - Google Patents

延迟锁相环电路设备及延迟锁相环锁定方法 Download PDF

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Abstract

提供一种延迟锁相环(DLL)电路设备和DLL锁定方法。与DLL锁定状态相应的控制信号电压值被存储，并且当控制信号电压值发生改变或时钟信号的相位不同时，DLL未锁定状态被检测出。当DLL未锁定状态发生时，使用存储的控制信号电压值再次锁定DLL。因此，可从DLL锁定状态快速检测出DLL未锁定，并实现DLL的快速锁定。

Description

延迟锁相环电路设备及延迟锁相环锁定方法
本申请要求于2013年5月22日在韩国知识产权局提交的第10-2013-0058006号韩国专利申请的权益，该申请的整个公开通过引用包含于此以用于所有目的。
技术领域
以下描述涉及延迟锁相环(DLL)锁定。此外，以下的描述涉及一种具有提高的DLL锁定速度的DLL电路设备以及相应的DLL锁定方法，其中，所述DLL电路设备在缩短的时间内执行DLL锁定操作。
背景技术
正不断的努力试图使功耗最小化的同时增加半导体存储装置的处理速度。这些努力试图满足半导体存储装置对于更低的功耗和更快速的处理的需求增长。由于很多半导体存储装置是使用具有有限能量供应的电池的便携式装置，因此在更快速的处理提高所述装置的性能的同时，提供更低功耗的能力可延长这种装置可被使用的时间。
为帮助实现更低的功耗和更快速的处理，可补偿半导体存储装置的内部电路的延迟时间。为执行这种补偿，可用外部时钟信号使半导体存储装置的输入和输出信号同步。为实现这种同步，操作于与这种时钟信号同步的半导体存储装置包括诸如接收外部时钟信号并产生合适的内部时钟信号的延迟锁相环(DLL)的内部时钟发生器。
即，DLL延迟从外部提供给它的外部时钟信号，以产生内部时钟信号来驱动数据输出缓冲器(buffer)。如此，响应于内部时钟并与外部时钟的上升沿或下降沿一致地提供输出数据。
图1是DLL电路的电路图。
参照图1，DLL电路10包括相频检测器(PFD)12，该相频检测器比较外部时钟信号CLK和反馈内部时钟信号FB_CLK之间的相位差，并输出基于比较结果的输出信号。例如，根据上述两个时钟信号的关系，通过比较产生的信号是上升沿脉冲信号或下降沿脉冲信号。
提供电荷泵(CP)14以从PFD12接收作为两个输入脉冲信号的上升沿脉冲信号或下降沿脉冲信号。CP14将这两个脉冲信号转换成电压信号，通过环路滤波器(未示出)提取DC分量并输出控制信号电压值VCTRL来改变延迟时间。
提供电压控制延迟线(VCDL)16使得当控制信号电压值VCTRL被传递时，VCDL16根据延迟时间调整外部时钟并产生内部时钟信号。VCDL16的时钟信号FB_CLK被反馈到PFD12。
DLL电路10还包括DLL初始化控制单元20，所述DLL初始化控制单元20根据锁定检测器18的检测结果初始化DLL操作。这里，锁定检测器18在接收外部时钟信号CLK和由电压控制线VCTRL16输出的内部时钟信号FB_CLK并且确定DLL锁定是必要时将锁定信号传递到DLL初始化控制单元20。由此，DLL初始化控制单元20初始化PFD12和CP14。
如以上解释，DLL电路10连续地将内部反馈时钟FB_CLK与外部时钟CLK进行比较。基于比较，在根据通过比较处理而确定的相位差改变VCTRL的同时，DLL电路10执行DLL锁定。在这里使用的“DLL锁定”指外部时钟CLK和内部时钟FB_CLK的相位和频率均相互符合。
然而，控制信号有时可能具有不期望的电压值。例如，当图1的DLL电路10受静电放电(ESD)或外部作用产生的外部噪声等影响时，VCTRL改变并且不得不再次执行DLL锁定。当控制信号具有不期望的电压值时，再次执行DLL锁定会耗费大量的时间。以下进一步讨论这个问题。
图2是表示当施加外部噪声时VCDL和作为来自CP的输出的VCTRL之间的关系的曲线图。
参照图2的(a)，当DLL电路10操作时，开始点(即，点A)移动到点B，使得DLL锁定被执行。点B在DLL电路10的正常操作范围内。
然而，VCTRL有时可能偏离正常操作范围。例如，由于先前讨论的ESD或外部噪声的影响，可能发生偏离。即，参照图2的(b)，由于这种偏离，点B可瞬间移动至点C。在这种情况下，DLL电路不得不为了DLL锁定的目的而将VCTRL从点C移回至点B以使其回到正常操作范围。
然而，在这种情况下，现有的方法需耗费大约几十μs以将VCTRL移回正常操作范围。在使用DLL电路10的早期，这种时间需求与在DLL电路10完成的初始的DLL锁定时间没有太大不同。
结果，不期望的数据出现在利用了使用这种DLL电路10的DDI芯片的装置的屏幕的特定行上。
发明内容
提供本发明内容以简化的形式介绍将在以下的详细描述中被进一步描述的构思的选择。本发明内容不意图确定所请求保护的主题的关键特征或必要特征，也不意图用于帮助确定所请求保护的主题的范围。
各种示例提供DLL电路设备和相应的DLL锁定方法。例如，这些示例能够在控制信号电压偏离DLL正常操作范围时，缩短用于使控制信号电压值返回到正常操作范围的锁定时间，从而提供快速数据恢复。
在一个总体方面，一种延迟锁相环(DLL)电路设备包括：存储器，被构造为将与DLL锁定状态相应的控制信号电压值存储为参考电压值；锁定检测器，被构造为使用外部时钟信号和反馈内部时钟信号确定DLL未锁定状态何时发生；电平确定器，被构造为使用控制信号电压值的电平确定DLL未锁定状态何时发生；初始化器，被构造为响应于确定DLL未锁定状态发生，从锁定检测器和电平确定器中的至少一个接收重置信号，并被构造为响应于接收到重置信号，而将DLL电路设备的控制信号电压值重置为存储在存储器中的参考电压值。
锁定检测器可被构造为检测外部时钟信号和反馈内部时钟信号之间的相位差，并被构造为响应于检测出相位差而确定DLL未锁定状态发生。
锁定检测器可包括：多个触发器，被构造为接收外部时钟信号和反馈内部时钟信号；与门，被构造为计算从触发器接收的输出信号的与操作，并将与操作的输出结果输出为高逻辑信号或低逻辑信号。
所述多个触发器可以是DQ触发器。
与操作的结果可作为重置信号被发送到初始化器。
电平确定器可包括：第一比较器，被构造为将控制信号电压值和最小DLL锁定电压值进行比较；第二比较器，被构造为将控制信号电压值与最大DLL锁定电压值进行比较；或门，被构造为响应于控制信号电压值小于最小DLL锁定电压值或大于最大DLL锁定电压值，而将重置信号输出到初始化器。
存储器可包括：采样器，被构造为当DLL电路设备处于锁定状态时，与外部时钟信号同步地对控制信号电压值进行采样；保持单元，被构造为存储采样的控制信号电压值。
采样器和保持单元中的至少一个还可包括放大器。
保持单元可被构造为将存储的控制信号电压值作为参考电压值提供给初始化器。
在另一个总体方面，一种延迟锁相环(DLL)锁定方法包括：将与DLL锁定状态相应的控制信号电压值存储为参考电压值；通过比较外部时钟信号和反馈内部时钟信号或通过检测控制信号电压值的电平的改变，确定DLL未锁定状态何时发生；响应于检测出DLL未锁定，通过将处于DLL未锁定状态的电压控制信号电压值重置为存储的参考电压值，来执行DLL锁定。
确定DLL未锁定状态何时发生的步骤可包括：比较外部时钟信号和反馈内部时钟信号的相位。
检测DLL未锁定状态何时发生的步骤还可包括：响应于相位不同而确定DLL未锁定发生。
检测DLL未锁定发生的步骤还可包括：响应于控制信号电压值偏离正常操作范围，确定DLL未锁定发生。
正常操作范围可以是用于接收控制信号电压值和产生内部时钟信号的电压控制延迟线的正常操作范围。
重置DLL中的控制信号电压值的步骤可包括：改变DLL的电荷泵的设置。
在另一个总体方面，一种延迟锁相环(DLL)电路设备包括：锁定检测器，被构造为响应于使用外部时钟信号和反馈内部时钟信号来确定DLL未锁定状态发生，而产生重置信号；电平确定器，被构造为响应于使用控制信号电压值的电平来确定DLL锁定状态发生，而产生重置信号；初始化器，被构造为响应于重置信号被产生，将DLL电路设备的控制信号电压值重置为与DLL锁定状态相应的存储的参考电压值。
锁定检测器可被构造为检测外部时钟信号和反馈内部时钟信号之间的相位差，并被构造为响应于检测出相位差而产生重置信号。
DLL电路设备还可包括：存储器，被构造为将与DLL锁定状态相应的控制信号电压值存储为参考电压值。
电平确定器可包括：第一比较器，被构造为将控制信号电压值与最小DLL锁定电压值进行比较；第二比较器，被构造为将控制信号电压值与最大DLL锁定电压值进行比较；或门，被构造为响应于控制信号电压值小于最小DLL锁定电压值或大于最大DLL锁定电压值，而产生重置信号。
如以上解释构造的DLL电路设备及相应的DLL锁定方法具有以下特点：
如讨论，当外部和内部时钟信号诸如因静电放电(ESD)或外部电源噪声而不同时，被施加到电压控制延迟线的控制信号电压值从DLL锁定状态改变。响应于这种改变，具有改变的电平的控制信号电压值被重置为先前存储的参考电压值，即，DLL锁定时刻的控制信号电压值。
因此，当DLL从DLL锁定状态未锁定时，可快速检测这种未锁定状态并还可快速执行相关的锁定操作，使得DLL的锁定速度快于其他方法的锁定速度。
通过以下的详细描述、附图和权利要求，其他特征和方面将变得清楚。
附图说明
图1是DLL电路的电路图。
图2是表示当施加外部噪声时电压控制延迟线和作为来自电荷泵的输出的控制信号电压值之间的关系的曲线图。
图3是根据示例的DLL电路设备的框图。
图4是根据示例的图3的锁定检测器的内部的电路图。
图5A是根据示例的DLL锁定状态的时序图。
图5B和图5C是根据示例的DLL未锁定状态的时序图。
图6是根据示例的图3的电平确定器的内部的电路图。
图7是根据示例的图3的存储器的内部的电路图。
图8是根据示例的被提供来示出DLL锁定方法的流程图。
图9和图10是表示根据示例的从初始的DLL锁定状态到DLL未锁定状态，然后返回到DLL锁定状态的过程的曲线图。
贯穿附图和详细描述，除非另有描述或提供，否则相同的附图标号将被理解为指示相同的元件、特征和结构。为了清楚、说明和方便，附图可不按比例绘制，并可夸大附图中的元件的相对大小、比例和描绘。
具体实施方式
提供以下详细的描述以帮助读者获得对这里描述的方法、设备和/或系统的全面理解。然而，本领域的普通技术人员应该清楚这里描述的系统、设备和/或方法的各种改变、修改和等同物。所描述的处理步骤和/或操作的过程是示例，然而，除了必须以特定的顺序出现的步骤和/或操作之外，所述步骤和/或操作的顺序不限于在此阐述的顺序，而是可按照本领域公知的方式改变。此外，为更加清楚和简洁，可省略本领域普通技术人员公知的功能和结构的描述。
这里描述的特征可以以不同的形式实施，而不应被解释为限于这里描述的示例。相反，提供这里描述的示例以使得本公开是彻底和完整的，并将本公开的全部范围传达给本领域的普通技术人员。
各种示例能够缩短当诸如因静电放电(ESD)或外部噪声而导致的DLL电路的控制信号电压值偏离正常操作范围时所使用的DLL电路锁定时间。诸如可使用的监视器、电视或蜂窝电话的显示器产品具有比以前的相似的装置更高的操作频率。因此，在具有更高的操作频率的这种装置中，显示器驱动器IC(DDI)的内部的DLL频率也变的更快速。因此，具有更快的锁定时间的DLL适合于这种装置。
以下参照附图进一步描述根据示例的DLL电路设备及相应的DLL锁定方法。
图3是根据示例的DLL电路设备的框图。
参照图3，DLL电路100包括相频检测器(PFD)110，该相频检测器110被构造为接收外部时钟信号CLK和反馈内部时钟信号FB_CLK，比较两个时钟信号之间的相位差，并根据比较的结果输出上升沿脉冲信号或下降沿脉冲信号。
电荷泵(CP)120从PFD110接收作为两个输入脉冲信号的上升沿脉冲信号或下降沿脉冲信号。CP120将这两个脉冲信号转换成电压信号，并输出控制信号电压值(VCTRL)来改变延迟时间。
电压控制延迟线(VCDL)130被包括，使得VCDL130基于根据控制信号电压值VCTRL的延迟时间调整外部时钟信号CLK，并产生内部时钟信号FB_CLK。
从VCDL130输出的内部时钟信号FB_CLK被反馈到PFD110。
同时，在示例中，锁定检测器140和电平确定器150被包括以帮助确定DLL的未锁定状态。
锁定检测器140接收来自VCDL130的反馈内部时钟信号FB_CLK和外部时钟信号并比较它们的相位差。基于比较，当确定的相位差在预定的范围内时，锁定检测器140确定DLL电路100在锁定状态。
相反，当外部时钟信号CLK和反馈内部时钟信号FB_CLK之间的相位差偏离以上讨论的预定的范围时，锁定检测器140确定DLL在未锁定状态。在DLL未锁定状态下，锁定检测器140输出第一重置信号以将CP120重置为先前存储的参考电压值。
电平确定器150确定DLL锁定状态的控制信号电压值是否在VCDL130的操作范围内。如果控制信号电压值偏离VCDL130的操作范围，则DLL未锁定状态被确定。当如上所述的，DLL未锁定状态被确定时，电平确定器150输出第二重置信号以将CP120重置为先前存储的参考电压。重置CP120意味着将控制信号电压值VCTRL重置为所述先前存储的参考电压。
初始化器160被包括，使得当第一重置信号从锁定检测器140施加或第二重置信号从电平确定器150施加时，初始化器160将重置信号输出至CP120以重置CP120。在CP120的重置期间，初始化器160使用先前存储的参考电压值重置从CP120输出的VCTRL。
以上讨论的先前存储的参考电压值指示与DLL在锁定状态相应的控制信号电压值。即，参考电压值是DLL电路100在其正常操作状态时从CP120输出的控制信号电压值。存储器170被包括以存储这种参考电压值。在重置信号从锁定检测器140或电平确定器150输出之后，存储在存储器170中的参考电压值被传递到初始化器160。
然后，参照图4至图7解释图3中示出的锁定检测器140、电平确定器150和存储器170的结构。
图4是根据示例的图3的锁定检测器的内部的电路图。
在图4的示例中，锁定检测器140包括四个DQ触发器和一个与逻辑元件，并锁定检测器140根据DLL是在锁定状态还是未锁定状态而输出高逻辑信号或低逻辑信号。因此，锁定检测器140的输出是指示DLL是否被锁定的布尔值。例如，在DLL未锁定状态下，第一重置信号被发送到初始化器。
以下参照图5A至图5C解释检测DLL锁定或未锁定状态的处理。图5A至图5C帮助阐明锁定检测器140如何接收输入并管理DLL锁定或未锁定状态。图5A至图5C中，所述附图示出CLK信号和FB_CLK信号以及它们如何与CLKA、CLKB、CLKC和CLKD相关。
图5A是根据示例的DLL锁定状态的时序图。
图5A示出当外部时钟信号CLK和反馈内部时钟信号FB_CLK的频率同步时的示例。即，这些时钟信号是同相的。在这种情况下，被施加到图4示出的四个DQ触发器的时钟A信号CLKA、时钟B信号CLKB、时钟C信号CLKC和时钟D信号CLKD具有相应的逻辑值“HHLL”，因此，与逻辑元件输出指示DLL在锁定状态的“高”电平信号。
可选择地，如参照图5B和图5C所示，当反馈内部时钟信号FB_CLK快于或慢于外部时钟信号CLK时，时钟A信号CLKA、时钟B信号CLKB、时钟C信号CLKC和时钟D信号CLKD分别均具有“HHHL”，或“HHLH”。因此，与逻辑元件输出指示DLL不在锁定状态并将被重置的“低”电平信号。
因此，锁定检测器140检测与逻辑元件基于时钟A信号CLKA、时钟B信号CLKB、时钟C信号CLKC和时钟D信号CLKD而输出的“高”电平或“低”电平信号，并检测DLL锁定状态及DLL未锁定状态。
图6是根据示例的图3的电平确定器的内部的电路图。
为了DLL锁定的目的，电平确定器150确定控制信号电压值VCTRL是否在正常操作范围内。为此，电平确定器150包括：第一比较器152，将VCTRL和最小DLL锁定电压值VCTRL_MIN进行比较；第二比较器154，将VCTRL与最大DLL锁定电压值VCTRL_MAX进行比较。
电平确定器150还包括或门156，当VCTRL小于VCTRL_MIN或大于VCTRL_MAX时，该或门156将第二重置信号输出到初始化器160。
因此，当VCTRL因大于VCTRL_MAX或小于VCTRL_MIN而偏离正常操作范围时，电平确定器150输出重置信号。
图7是根据示例的图3的存储器的内部的电路图。
参照图7，存储器170包括两个部分：采样器172和保持单元174。采样器172同步于外部时钟信号CLK并周期性地对在锁定状态的控制信号电压值VCTRL进行采样。保持单元174存储采样的控制电压值。另外，在示例中，采样器172和保持单元174均包括放大器。
当DLL在未锁定状态并将被初始化时，存储器170将先前存储的参考电压提供给初始化器160。
以下解释DLL电路设备中的DLL锁定处理。以下参照示出DLL锁定方法的流程图的图8解释根据示例的DLL锁定方法。
在S100，所述方法操作DLL电路并锁定DLL电路。例如，当配有包括DLL电路的DDI的移动产品开机时，装备在DDL中的DLL电路操作，并DLL锁定操作被执行。例如，这种移动产品可以是智能电话。
在S100的初始的DLL锁定操作中，VCTRL从高频范围开始并增加。VCDL130根据CP120的VCTRL而增加延迟时间。VCDL130将锁定点置于正常操作范围内。在DLL锁定状态下，由于DLL被锁定时在正常操作范围内，因此初始化器160不会将重置信号发送到CP120。
在S102，所述方法对控制信号电压值进行采样并将其存储为参考电压值。例如，在DLL锁定状态下，在S102，存储器170对从CP120周期性输出的VCTRL进行采样并存储采样值。存储的VCTRL值被看作是用于随后的DLL锁定的参考电压值。
在S104，所述方法查看DLL是否维持其锁定状态。当DLL锁定状态被维持时，没有必要执行用于DLL锁定的附加处理。因此，所述方法返回至S102以存储参考电压值。
然而，在S104，当用于DLL锁定的VCTRL因诸如ESD或外部噪声而变化时，VCTRL可能偏离正常操作范围并变化到高频范围或低频范围。因此，DLL的操作呈现一种未锁定状态，在该未锁定状态下，锁定点偏离正常操作范围而使得VCDL130不能充分地调整外部时钟以补偿弥补延迟时间。
在S106，所述方法检测出DLL呈现未锁定状态，其中，所述检测基于从锁定检测器或电平确定器接收的值。例如，在S106，基于锁定检测器140和电平确定器150的值中的至少一个确定DLL进入其未锁定状态。即，当初始化器160从锁定检测器140接收低逻辑信号或从电平确定器150接收指示VCTRL偏离正常操作范围的逻辑信号时，识别DLL进入其未锁定状态。
因此，所述方法执行DLL锁定以将其恢复到锁定状态。如以上解释，当从锁定检测器140和电平确定器150接收的输出值中的一个指示DLL锁定将被执行时，执行DLL锁定。
在S108，所述方法发送存储的参考电压值来执行初始化操作。例如，在S108，为了DLL锁定的目的，初始化器160从存储器170接收先前存储的参考电压值。
在S110，所述方法使用参考电压值重置电荷泵。例如，在S110，初始化器160基于存储器170提供的参考电压值重置CP120。
当CP120重置为存储的参考电压值时，当前位于高频或低频范围内的锁定点基于先前在正常操作范围内的参考电压值而返回到正常操作范围。参考电压值可与先前的DLL锁定状态中的锁定点有所不同。然而，由于锁定点在正常操作范围内并且参考电压值是容易利用的，因此可快速地执行DLL锁定。在一个示例中，当DLL锁定被再次执行时，锁定点与初始的锁定点匹配。
在S112，所述方法再次执行DLL锁定。例如，在S112，当第二次DLL锁定操作被完成时，所述方法返回至S102，从而控制信号电压值被采样并被存储。因此，在示例中，所述方法重复使得DLL在持续的基础上正常地操作。
因此，以上解释的方法继续，直到诸如智能电话的移动产品被关闭。
如以上解释，根据示例，当DLL呈现其未锁定状态时，CP120基于先前存储的参考电压值被重置。例如，CP120因在锁定检测器140检测到时钟信号的相位差或因用于DLL锁定的VCTRL被改变而被重置。以这样的方式重置CP120可使能DLL锁定处理比另一示例更快速，在所述另一示例中，为了DLL锁定的目的，用于DLL锁定的控制信号电压值从DLL未锁定状态移动。
根据示例，DLL未锁定状态和DLL锁定状态之间的转变需几微秒，这一时间从其他方法在DLL未锁定状态和DLL锁定状态之间的转变所需的几十微秒减少。
以下参照图9和图10再次解释以上处理。
图9和图10是示出根据示例的初始的DLL锁定状态和DLL未锁定状态之间的过程及返回到DLL锁定状态的过程的曲线图。在参照曲线图解释示例时，为简洁，省去DLL设备的结构。这里，解释指示DLL锁定状态和DLL未锁定状态的处理。另外，以下还分别解释锁定点从正常操作范围(II)改变到低频区域(III)以及锁定点从正常操作范围改变到高频区域(I)的情况。
图9示出锁定点从正常操作范围(II)被DLL解锁到低频区域(III)的示例。
参照图9的(a)，当DLL电路被初始驱动时，锁定点从高频区域(I)(点A)移动到正常操作范围(II)(点B)。
在这种情况下，参照图9的(b)，当出现ESD或者外部噪声时，锁定点进一步移动到低频区域(III)(点C)以将DLL置于未锁定状态。
因此，DLL电路被重置为先前存储的参考电压值。低频区域(III)中的锁定点(点C)移动回正常操作范围(II)(点D)，且DLL锁定结束。图9的(c)示出如下的示例，即，在该示例中，当DLL在其未锁定状态时，DLL锁定被再次执行，因此将锁定点再次移动到正常操作范围(II)以正确地操作。
虽然图9的(c)的锁定点(点B)和通过存储的参考电压值的锁定点(点D)相互有所不同，但由于两者位于正常操作范围(II)内，因此DLL锁定被快速地执行。
图10示出锁定点从正常操作范围被DLL解锁到高频区域的示例。
参照图10的(a)，点A移动到点B并随后进入DLL锁定状态。
然而，参照图10的(b)，在这个示例中，当产生ESD或外部噪声时，锁定点移回到高频区域(I)(点C)。
在这种情况下，使用先前存储的参考电压值重置DLL电路。因此，如图10的(c)所示，高频区域(I)中的锁定点(点C)移回到正常操作范围(II)(点D)，DLL锁定完成。
这里描述的设备和单元可使用硬件组件实现。所述硬件组件可包括例如，控制器、传感器、处理器、发生器、驱动器以及其他等同的电子组件。所述硬件组件可使用一个或更多个通用或专用的计算机(诸如例如处理器、控制器和算术逻辑单元、数字信号处理器、微型计算机、现场可编程阵列、可编程逻辑单元、微型处理器或能够以定义的方式响应并执行指令的任何其他装置)实现。所述硬件组件可运行操作系统(OS)并在操作系统上运行的一个或更多个软件应用。所述硬件组件可也可响应于软件的执行而访问、存储、操纵、处理并创建数据。为可简化的目的，处理装置的描述使用了单数；然而，本领域的技术人员应该领会，处理装置可包括多个处理元件和多种类型的处理元件。例如，硬件组件可包括多个处理器或处理器和控制器。另外，诸如并行处理器的不同的处理结构也是可能的。
为独立地或共同地指示或配置处理使其如所期望的操作，以上描述的方法可被写作计算机程序、代码段、指令或其结合。软件和数据可永久或暂时将软件和数据实现在任何类型的机器、组件、物理或虚拟装备、计算机存储介质或能够提供指令或数据或能够由处理装置解读的装置中。所述软件还可分布于联网的计算机系统，使得软件以分布式方式被存储并被执行。特别地，软件和数据可被一个或更多个非暂时性的计算机可读记录介质存储。所述介质可包括单独的软件程序指令、数据文件、数据结构等或它们的组合。所述非暂时性的计算机可读记录介质可包括能够存储以后可由计算机系统或处理装置读取的任何数据存储装置。非暂时性的计算机可读记录介质包括只读存储器(ROM)、随机存取存储器(RAM)、紧凑只读存储器(CD-ROM)、磁带、USB、软盘、硬盘、光学记录介质(例如CD-ROM或DVD)和PC接口(例如PCI、PCI-express、WiFi等)。另外，基于这里提供的流程图和框图及其相应的描述，本领域的程序员能够构建用于实现在这里公开的示例的功能性的程序、代码和代码段。
仅作为非穷举性的说明，这里描述的终端/装置/单元可指移动装置(例如蜂窝电话、智能电话)、可穿戴装置(诸如戒指、手表、眼镜、手链、脚链、腰带、项链、耳环、头巾、头盔、嵌入衣服的装置等)、个人计算机(PC)、平板个人计算机(tablet)、平板手机、个人数字助理(PDA)、数码相机、便携式游戏控制器、MP3播放器、便携/个人多媒体播放器(PMP)、掌上型电子书、超便携个人计算机(UMPC)、便携式膝上型PC、全球定位系统(GPS)导航仪、以及诸如高清电视(HDTV)、光盘播放器、DVD播放器、蓝光播放器、机顶盒的装置或能够进行与这里的公开一致的无线通信或网络通信的其他任何装置)。在非穷尽的示例中，可穿戴装置(例如眼镜、手链)可以自安装在用户身上。在另一非穷举的示例中，可穿戴装置可以通过附加装置安装在用户身上，例如使用护臂将智能电话或平板计算机附在用户的手臂上，或使用系索将可穿戴装置悬挂在用户的颈部。
虽然本公开包括特定的示例，但是本领域的普通技术人员应该清楚，可在不脱离权利要求及其等同物的精神和范围的情况下，在这些示例中作出各种形式和细节上的各种改变。这里描述的示例仅被考虑为描述性的，而不是限制的目的。每个示例中的特征或方面的描述将被认为可应用于其他示例中的类似特征或方面。如果描述的技术被以不同的顺序执行，和/或如果描述的系统、结构、装置或电路中的组件被以不同的方式组合和/或被其他的组件或其等同物代替或补充，则可获得合适的结果。因而，本公开的范围不是由详细描述限定，而是由权利要求及其等同物限定，并且权利要求及其等同物范围内的所有改变应被解释为包括在本公开内。

Claims (19)

1.一种延迟锁相环电路设备，包括：
存储器，被构造为将与延迟锁相环锁定状态相应的控制信号电压值存储为参考电压值；
锁定检测器，被构造为使用外部时钟信号和反馈内部时钟信号确定延迟锁相环未锁定状态何时发生；
电平确定器，被构造为使用控制信号电压值的电平确定延迟锁相环未锁定状态何时发生；以及
初始化器，被构造为响应于确定延迟锁相环未锁定状态发生而从锁定检测器和电平确定器中的至少一个接收重置信号，并被构造为响应于接收到重置信号，而将所述延迟锁相环电路设备的控制信号电压值重置为存储在存储器中的参考电压值。
2.如权利要求1所述的延迟锁相环电路设备，其中，锁定检测器被构造为检测外部时钟信号和反馈内部时钟信号之间的相位差，并被构造为响应于检测出相位差而确定延迟锁相环未锁定状态发生。
3.如权利要求2所述的延迟锁相环电路设备，其中，锁定检测器包括：
多个触发器，被构造为接收外部时钟信号和反馈内部时钟信号；以及
与门，被构造为对于从多个触发器接收的输出信号执行与操作，并将与操作的结果输出为高逻辑信号或低逻辑信号。
4.如权利要求3所述的延迟锁相环电路设备，其中，所述多个触发器为DQ触发器。
5.如权利要求3所述的延迟锁相环电路设备，其中，与操作的结果作为重置信号被发送到初始化器。
6.如权利要求1所述的延迟锁相环电路设备，其中，电平确定器包括：
第一比较器，被构造为将控制信号电压值与最小延迟锁相环锁定电压值进行比较；
第二比较器，被构造为将控制信号电压值与最大延迟锁相环锁定电压值进行比较；以及
或门，被构造为响应于控制信号电压值小于最小延迟锁相环锁定电压值或大于最大延迟锁相环锁定电压值，而将重置信号输出到初始化器。
7.如权利要求2所述的延迟锁相环电路设备，其中，存储器包括：
采样器，被构造为当所述延迟锁相环电路设备在锁定状态时，与外部时钟信号同步地对控制信号电压值进行采样，
保持单元，被构造为存储采样的控制信号电压值。
8.如权利要求7所述的延迟锁相环电路设备，其中，采样器和保持单元中的至少一个还包括放大器。
9.如权利要求7所述的延迟锁相环电路设备，其中，保持单元被构造为将存储的控制信号电压值作为参考电压值提供给初始化器。
10.一种延迟锁相环锁定方法，包括：
将与延迟锁相环锁定状态相应的控制信号电压值存储为参考电压值；
通过将外部时钟信号和反馈内部时钟信号进行比较，或通过检测控制信号电压值的电平改变，来确定延迟锁相环未锁定状态何时发生；以及
响应于检测出延迟锁相环未锁定状态，通过将延迟锁相环未锁定状态中的控制信号电压值重置为存储的参考电压值，来执行延迟锁相环锁定。
11.如权利要求10所述的延迟锁相环锁定方法，其中，确定延迟锁相环未锁定状态何时发生的步骤包括：比较外部时钟信号和反馈内部时钟信号的相位。
12.如权利要求11所述的延迟锁相环锁定方法，其中，确定延迟锁相环未锁定状态何时发生的步骤还包括：响应于相位不同而确定延迟锁相环未锁定状态发生。
13.如权利要求10所述的延迟锁相环锁定方法，其中，确定延迟锁相环未锁定状态何时发生的步骤包括：响应于控制信号电压值偏离正常操作范围，而确定延迟锁相环未锁定状态发生。
14.如权利要求13的延迟锁相环锁定方法，其中，正常操作范围是用于接收控制信号电压值并产生内部时钟信号的电压控制延迟线的正常操作范围。
15.如权利要求10所述的延迟锁相环锁定方法，其中，重置延迟锁相环未锁定状态中的控制信号电压值的步骤包括：改变延迟锁相环的电荷泵的设置。
16.一种延迟锁相环电路设备，包括：
锁定检测器，被构造为响应于使用外部时钟信号和反馈内部时钟信号来确定延迟锁相环未锁定状态发生，而产生第一重置信号；
电平确定器，被构造为响应于使用控制信号电压值的电平来确定延迟锁相环未锁定状态发生，而产生第二重置信号，以及
初始化器，被构造为响应于第一重置信号和第二重置信号中的至少一个被产生，将所述延迟锁相环电路设备的控制信号电压值重置为与延迟锁相环锁定状态相应的存储的参考电压值。
17.如权利要求16所述的延迟锁相环电路设备，其中，锁定检测器被构造为检测外部时钟信号和反馈内部时钟信号之间的相位差，并被构造为响应于检测出相位差而产生第一重置信号。
18.如权利要求16所述的延迟锁相环电路设备，还包括：存储器，被构造为将与延迟锁相环锁定状态相应的控制信号电压值存储为参考电压值。
19.如权利要求16所述的延迟锁相环电路设备，其中，电平确定器包括：
第一比较器，被构造为将控制信号电压值与最小延迟锁相环锁定电压值进行比较；
第二比较器，被构造为将控制信号电压值与最大延迟锁相环锁定电压值进行比较；以及
或门，被构造为响应于控制信号电压值小于最小的延迟锁相环锁定电压值或大于最大的延迟锁相环锁定电压值，而产生第二重置信号。
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