CN104052471B - 全数字锁相环和操作全数字锁相环的方法 - Google Patents

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Abstract

提供一种全数字锁相环和操作全数字锁相环的方法，所述方法包括：使用搜索窗检测全数字锁相环的反馈信号中的相变；基于检测结果，控制全数字锁相环的闭环带宽。当在搜索窗之外检测到相变时的闭环带宽大于当在搜索窗之内检测到相变时的闭环带宽。

Description

全数字锁相环和操作全数字锁相环的方法
本申请要求于2013年3月13日提交的第10-2013-0026740号韩国专利申请和2013年5月8日提交的第10-2013-0051824号韩国专利申请的优先权，这些申请的公开通过引用全部包含于此。
技术领域
符合本公开的方法、装置和制品涉及全数字锁相环（ADPLL），更具体地，涉及一种数控振荡器（DCO）、包括DCO的ADPLL和包括ADPLL的装置，其中，所述DCO用于根据ADPLL的反馈信号的相位是否在搜索窗之内改变来自适应控制闭环带宽。
背景技术
锁相环（PLL）是生成具有与输入时钟信号的相位相关的相位的输出时钟信号的控制电路。PLL广泛用于无线通信装置、计算机和其它电子装置中。
发明内容
根据示例性实施例的一方面，提供了一种操作全数字锁相环（ADPLL）的方法。所述方法包括：使用搜索窗检测ADPLL的反馈信号中的相变；基于检测结果，控制ADPLL的闭环带宽。
当在搜索窗之外检测到相变时的闭环带宽可以大于当在搜索窗之内检测到相变时的闭环带宽。
所述方法还可以包括使用开关式鉴相鉴频器比较反馈信号与参考时钟信号。可以基于检测结果和比较结果控制闭环带宽。
当在搜索窗之外检测到相变并且ADPLL处于未锁定状态时的闭环带宽可以大于当在搜索窗之内检测到相变或者ADPLL处于锁定状态时的闭环带宽。
所述方法还可以包括使用与输入时钟信号相关的两个参考时钟信号定义搜索窗。
根据另一个示例性实施例的一方面，提供了一种操作包括ADPLL和系统的片上系统（SoC）的方法。所述方法包括：检测ADPLL的反馈信号的相位是否在搜索窗之内改变；基于检测结果，控制ADPLL的闭环带宽；为系统提供与受控制的闭环带宽相关的ADPLL的输出时钟信号。
根据另一个示例性实施例的一方面，提供了一种ADPLL，所述ADPLL包括：参考时钟信号发生器，配置成生成多个参考时钟信号；检测电路，配置成检测ADPLL的反馈信号的相位是否在搜索窗之内改变并且基于检测结果输出检测信号，其中，搜索窗通过参考时钟信号中的两个参考时钟信号来定义；闭环带宽调节电路，配置成基于检测信号控制ADPLL的闭环带宽。
闭环带宽调节电路可以包括：开关式鉴相鉴频器，配置成比较参考时钟信号中的一个参考时钟信号的相位和频率与反馈信号的相位和频率，并且基于比较的结果生成比较信号；锁定检测器，配置成基于比较信号确定ADPLL的锁定或未锁定状态并且生成指示锁定或未锁定状态的锁定信号。闭环带宽调节电路可以基于检测信号和锁定信号控制闭环带宽。
闭环带宽调节电路可以包括：自动频率控制电路，配置成比较参考时钟信号中的一个参考时钟信号的频率与反馈信号的频率并且生成第一控制代码和第二控制代码；数控振荡器，配置成基于第一控制代码控制与闭环带宽相关的延迟单元的延迟并且基于第二控制代码控制与闭环带宽相关的电流源的电流。
闭环带宽调节电路还可以包括：开关式鉴相鉴频器，配置成比较所述一个参考时钟信号的相位和频率与反馈信号的相位和频率并且基于比较的结果生成比较信号；锁定检测器，配置成基于比较信号确定ADPLL的锁定或未锁定状态并且生成指示锁定或未锁定状态的锁定信号；精细控制代码生成电路，配置成基于检测信号、比较信号和锁定信号生成精细控制代码。数控振荡器可以基于精细控制代码控制与闭环带宽相关的电容器的总电容。
根据另一个示例性实施例的一方面，提供了一种SoC，所述SoC包括：ADPLL；应用处理器，配置成响应于与ADPLL的输出时钟信号相关的时钟信号进行操作。ADPLL可以包括：参考时钟信号发生器，配置成生成多个参考时钟信号；检测电路，配置成检测ADPLL的反馈信号的相位是否在搜索窗之内改变，其中，搜索窗通过参考时钟信号中的两个参考时钟信号来定义；闭环带宽调节电路，配置成基于检测电路的检测结果，控制ADPLL的闭环带宽。
根据另一个示例性实施例的一方面，提供了一种包括SoC和显示器的便携式电子装置，其中，显示器被配置成显示被应用处理器处理的数据。
附图说明
通过参照附图详细描述示例性实施例，以上和其它方面将变得更清楚，在附图中：
图1是根据示例性实施例的包括全数字锁相环（ADPLL）的片上系统（SoC）的框图；
图2是根据另一个示例性实施例的包括ADPLL的SoC的框图；
图3是根据示例性实施例的图1和图2的全数字锁相环（ADPLL）的框图；
图4是示出图3中示出的ADPLL的三相信号发生器（TPG）的输出信号的波形图，用于说明自适应增益控制（AGC）电路的操作；
图5是示出图3中示出的ADPLL的开关式（bangbang）鉴相鉴频器（BBPFD）的操作的示例的波形图；
图6是用于说明根据示例性实施例的图3中示出的ADPLL的AFC电路的操作的流程图；
图7是用于说明图6中示出的AFC电路的操作的概念图；
图8是根据示例性实施例的图3中示出的ADPLL的积分电路的电路图；
图9是用于说明图3中示出的ADPLL的具有伪随机数发生器（PRNG，pseudo randomnumber generator）的累加器（accumulator-with-pseudo random number generator）的操作的概念图；
图10是根据示例性实施例的图3中示出的ADPLL的数控振荡器（DCO）的电路图；
图11是用于说明根据示例性实施例的图10中示出的DCO的电容器组的操作的概念图；
图12是根据示例性实施例的操作包括ADPLL的系统的方法的流程图；
图13是根据另一个示例性实施例的操作包括ADPLL的系统的方法的流程图；
图14是根据另一个示例性实施例的DCO的电路图；
图15是示出图14中示出的DCO的频率特性的曲线图；
图16是根据又一个示例性实施例的DCO的电路图；
图17是图16中示出的DCO的选通反相器的电路图；
图18是根据又一个示例性实施例的DCO的电路图；和
图19是根据示例性实施例的包括ADPLL的便携式电子装置的框图。
具体实施方式
现在，下文中参照附图更充分地描述示例性实施例。然而，本发明构思可以用许多不同形式来实施并且不应该被理解为限于本文阐述的示例性实施例。相反地，提供这些示例实施例使得本公开将是彻底和完全的，并且将把本发明构思的范围充分传达给本领域的技术人员。在附图中，为了清晰起见，可以夸大层和区域的尺寸和相对尺寸。相同的标号始终表示相同的元件。
应该理解，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件或者可能存在中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。如本文使用的，术语“和/或”包括一个或多个相关所列项的任意组合和全部组合并且可以被缩写为“/”。
应该理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但这些元件不应该受这些术语限制。这些术语只是用于将一个元件与另一个元件区分开。例如，在不脱离本公开的教导的情况下，第一信号可以被称为第二信号，并且类似地，第二信号可以被称为第一信号。
本文使用的术语只是为了描述特定示例性实施例的目的，而不意图限制本发明构思。如本文所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应该理解，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、区域、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、区域、整体、步骤、操作、元件、组件和/或其组合。
除非另有定义，否则本文使用的所有术语（包括技术术语和科学术语）具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。应该进一步理解，除非这里明确定义，否则术语（诸如，在通用字典中定义的术语）应该被解释为具有与相关技术和/或本申请的上下文中它们的意思一致的意思，而不是将理想化地或者过于形式化地解释它们的意思。
图1是根据示例性实施例的包括全数字锁相环（ADPLL）的片上系统（SoC）的框图。SoC100A包括缓冲器103、ADPLL200、多个系统210-1至210-3和分频器105。
缓冲器103缓冲在SoC100A外部实现的晶体振荡器（X-OSC）的输出信号并且生成输入时钟信号FIN。
ADPLL200可以使用搜索窗检测ADPLL200的反馈信号中的相变，调节ADPLL200的闭环带宽，基于调节结果生成输出时钟信号FOUT。
换句话讲，ADPLL200可以根据在搜索窗之内是否存在ADPLL200的反馈信号中的相变，控制ADPLL200的闭环带宽。
系统210-1和210-2响应于输出时钟信号FOUT来进行操作。分频器105将输出时钟信号FOUT除以分频因子并且向系统210-3输出被分频的输出时钟信号DFOUT。
系统210-1至210-3是使用输出时钟信号FOUT或与输出时钟信号FOUT相关的时钟信号进行操作的硬件或电路。
例如，系统210-1可以是中央处理单元（CPU）、处理器或应用处理器（AP）；系统210-2可以是图形处理单元（GPU）；系统210-3可以是存储器装置或存储器控制器。然而，系统210-1至210-3不受具体限制，可以包括使用时钟信号进行操作的任何硬件或电路。
系统210-1至210-3均可以是知识产权模块（intellectual property，IP）。这里，IP是SoC100A中使用的功能块并且可以是CPU、处理器、多核处理器中的核、存储器装置、通用串行总线（USB）、外围组件互连（PCI）、数字信号处理器（DSP）、有线接口、无线接口、控制器、嵌入式软件、编解码器、视频模块（诸如，相机接口、联合图像专家组（JPEG）处理器、视频处理器或混合器等）、三维（3D）图形核、音频系统、或驱动器等。
SoC100A可以是AP的一部分或移动AP的一部分。
图2是根据另一个示例性实施例的包括ADPLL的SoC的框图。SoC100B包括APDLL200。图2中示出的SoC100B的结构和功能与图1中示出的SoC100A的结构和功能基本上相同，不同的是，在SoC100B内实现生成输入时钟信号FIN的振荡器104。
图3是根据示例性实施例的图1和图2的ADPLL的框图。图4是示出图3中示出的ADPLL的三相信号发生器（TPG）的输出信号的波形图，用于说明自适应增益控制（AGC）电路的操作。
参照图3，ADPLL200包括预分频器310、三相信号发生器（TPG）320、自适应增益控制（AGC）电路330和闭环带宽调节电路340。
预分频器310将输入时钟信号FIN除以分频因子P1并且生成P1频分时钟信号PFIN。
如图4中所示，TPG320可以使用P1频分时钟信号PFIN生成均具有不同相位的三个参考时钟信号FREF、EFREF和LFREF。TPG320执行生成多个参考时钟信号的参考时钟信号发生器的功能，所述多个参考时钟信号包括参考时钟信号FREF、早参考时钟信号EFREF和晚参考时钟信号LFREF。三个参考时钟信号FREF、EFREF和LFREF可以具有相同的频率。
在另一个示例性实施例中，可以用生成均具有不同相位的至少四个参考时钟信号的多相位信号发生器取代TPG320。
执行检测电路的功能的AGC电路330可以使用搜索窗SW检测ADPLL200的反馈信号FFEED中的相变或转换（transition），并且根据检测结果生成检测信号，例如，高增益使能信号HG。
如图4中所示，可以通过早参考时钟信号EFREF的上升沿TE和晚参考时钟信号LFREF的上升沿TL来定义搜索窗SW。
当反馈信号FFEED的相变点（例如，上升沿）TF1领先于早参考时钟信号EFREF的相变点（例如，上升沿）TE时（情况1），AGC电路330生成高电平的高增益使能信号HG。
当反馈信号FFEED的相变点TF2在搜索窗SW之内时（情况2），AGC电路330生成低电平的高增益使能信号HG。
当反馈信号FFEED的相变点TF3落后于晚参考时钟信号LFREF的相变点TL时（情况3），AGC电路330生成高电平的高增益使能信号HG。
闭环带宽调节电路340可以根据高增益使能信号HG调节ADPLL200的闭环带宽。
例如，当如图4中的情况1或情况3中一样，在搜索窗SW之外检测到反馈信号FFEED的相变时，也就是说，当高增益使能信号HG被激活成高电平时，闭环带宽调节电路340生成具有第一闭环带宽的反馈信号FFEED。
然而，当如图4的情况2中一样，在搜索窗SW之内检测到反馈信号FFEED的相变时，也就是说，当高增益使能信号HG被去激活成低电平时，闭环带宽调节电路340生成具有第二闭环带宽的反馈信号FFEED。第一闭环带宽可以大于第二闭环带宽。
在另一个示例性实施例中，闭环带宽调节电路340可以响应于高增益使能信号HG和锁定信号LD调节ADPLL200的闭环带宽。
例如，当高增益使能信号HG处于高电平并且锁定信号LD处于低电平时，闭环带宽调节电路340可以生成具有第三闭环带宽的反馈信号FFEED。
然而，当高增益使能信号HG处于低电平或者锁定信号LD处于高电平时，闭环带宽调节电路340可以生成具有第四闭环带宽的反馈信号FFEED。第三闭环带宽可以大于第四闭环带宽。
闭环带宽调节电路340还可以包括开关式鉴相鉴频器（BBPFD）341、锁定检测器342、自动频率控制（AFC）电路343、积分电路345、精细调谐电路347、数控振荡器（DCO）349、主分频器351和输出分频器353。
BBPFD341比较参考时钟信号FREF的相位和频率与反馈信号FFEED的相位和频率，并且根据比较结果输出比较信号UP。
图5是示出图3中示出的BBPFD341的操作的波形图。
当在比较点CP1和CP2中的每一个比较点，参考时钟信号FREF的相位（或相位转换点）领先于反馈信号FFEED的相位（或相位转换点）时（也就是说，当反馈信号FFEED晚于参考时钟信号FREF时），BBPFD341输出高电平的比较信号UP，以增大DCO349的输出时钟信号DCOF1和DCOF2的频率。例如，在“晚”状态下，BBPFD341输出高电平的比较信号UP。
然而，当在比较点CP3和CP4中的每一个比较点，参考时钟信号FREF的相位（或相位转换点）落后于反馈信号FFEED的相位（或相位转换点）时（也就是说，当反馈信号FFEED早于参考时钟信号FREF时），BBPFD341输出低电平的比较信号UP，以减小DCO349的输出时钟信号DCOF1和DCOF2的频率。例如，在“早”状态下，BBPFD341输出低电平的比较信号UP。注意的是，图5中被示出为“晚”状态的比较点CP1和CP2和被示出为“早”状态的比较点CP3和CP4只是示例。也就是说，BBPFD341周期性监控参考时钟信号FREF和反馈信号FFEED的关系，相应地输出高电平或低电平的比较信号UP。
锁定检测器342监控比较信号UP的电平变化并且根据监控结果生成锁定信号LD。
例如，BBPFD341在未锁定状态下输出保持处于高电平和低电平之一的比较信号UP。然而，BBPFD341在锁定状态下输出在高电平和低电平之间切换的比较信号UP。
锁定检测器342可以基于比较信号UP的切换或未切换，确定ADPLL200的锁定或未锁定状态。例如，锁定检测器342在锁定状态下生成高电平的锁定信号LD并且在未锁定状态下生成低电平的锁定信号LD。
响应于PLL使能信号PLL_EN启用的AFC电路343响应于参考时钟信号FREF的上升沿生成分频器使能信号DIV_EN。因此，主分频器351响应于分频器使能信号DIV_EN生成反馈信号FFEED。
在AFC模式下，AFC电路343比较参考时钟信号FREF的频率与反馈信号FFEED的频率并且根据比较结果生成第一控制代码PVTC和第二控制代码COARSE（“粗略”）。
在AFC模式下，除了AFC电路343之外的预分频器310、TPG320、AGC电路330、BBPFD341、锁定检测器342、精细调谐电路347、DCO349、主分频器351和输出分频器353被禁用。因此，DCO349的功耗减小并且DCO349的分辨率增大，DCO349的相位噪声和锁定时间减少。
这里，锁定时间指示ADPLL200从未锁定状态进入锁定状态花费的时间。
第一控制代码PVTC包括用于调谐、校准或补偿工艺/电压/温度（PVT）变化的数字信号。例如，第一控制代码PVTC调节与ADPLL200的反馈信号FFEED的闭环带宽相关的延迟单元的延迟。
第二控制代码COARSE包括用于调节供应到DCO349的电压或电流以便调谐、校准或补偿输出信号DCOF1和DCOF2的频率的数字信号。例如，第二控制代码COARSE控制与ADPLL200的反馈信号FFEED的闭环带宽相关的电流源的电流。
在另一个示例性实施例中，在AFC模式下，AFC电路343可以分别以不同时序生成第一控制代码PVTC和第二控制代码COARSE，或者可以同时生成第一控制代码PVTC和第二控制代码COARSE。在又一个示例性实施例中，第一控制代码PVTC中的位数可以不同于第二控制代码COARSE中的位数。
在AFC模式下，AFC电路343可以执行两步频率调谐。
为了补偿DCO349的PVT变化，在第一步中，生成第一控制代码PVTC以控制DCO349的最大频率调谐范围。在第二步中，生成第二控制代码COARSE以控制DCO349的中间频率调谐范围。
在完成两步频率调谐之后，生成精细控制代码PROP、FINE和DITHER，以控制正常模式下DCO349的最小频率调谐范围。因此，DCO349在正常模式的“早”阶段在非常接近目标频率的频率下进行操作。
图6是用于说明根据示例性实施例的图3中示出的ADPLL的AFC电路的操作的流程图。图7是用于说明图6中示出的AFC电路343的操作的概念图。
将参照图6和图7概念性地描述确定第一控制代码PVTC中的位和/或第二控制代码COARSE中的位的方法。为了描述清楚起见，假设第一控制代码PVTC和第二控制代码COARSE的长度均是6位。然而，如以上提到的，第一控制代码PVTC中的位数可以不同于第二控制代码COARSE中的位数。
在AFC电路343中，在操作S60-1中，第一值C被设置成第一初始值C0，第二值A被设置成第二初始值A0。作为示例，第一初始值C0可以是32=6′b100000，第二初始值A0可以是16=6′b010000。比较参考时钟信号FREF的频率与反馈信号FFEED的频率，并且在操作S60-2中确定参考时钟信号FREF的频率是否高于反馈信号FFEED的频率（即，FREF>FFEED）。
当在操作S60-2中参考时钟信号FREF的频率高于反馈信号FFEED的频率时，意味着“晚”状态并且执行操作S60-3。在操作S60-3中，第一值C被设置成第一值C和第二值A之和，第二值A被设置成与第二值A的一半对应的值。对于以上的示例值C和A，第一值C被设置为C（=32=6′b100000）和A（=16=6′b010000）之和，因此被设置成C（=48=6′b110000），第二值A被设置为A（=16=6′b010000）的一半，因此被设置成A（=8=6′b001000）。
然后，在操作S60-4中，确定第二值A是否等于1。当在操作S60-4中第二值A不是1时，执行操作S60-2。当第二值A等于1时，进程结束。在示例中，由于第二值A（=8=6′b001000）不是1，因此执行操作S60-2。
返回操作S60-2，当参考时钟信号FREF的频率低于反馈信号FFEED的频率时，意味着“早”状态并且执行操作S60-5。
在操作S60-5中，第一值C被设置成第一值C和第二值A之差，第二值A被设置成与第二值A的一半对应的值。在示例中，第一值C被设置为C（=48=6′b110000）和A（=8=6′b001000）之差，因此被设置成C（=40=6′b101000），第二值A被设置为A（=8=6′b001000）的一半，因此被设置为A（=4=6′b000100）。由于在操作S60-4中第二值A（=4=6′b000100）不是1，因此重复进行操作S60-2。
在返回到操作S60-2时，当在操作S60-2中参考时钟信号FREF的频率低于反馈信号FFEED的频率时，再次意味着“早”状态并且重复进行操作S60-5。
在操作S60-5中，第一值C被设置为第一值C和第二值A之差，第二值A被设置成第二值的一半。也就是说，在示例中，C被设置成C（=40=6′b101000）减去A（=4=6′b000100），因此被设置成C（=36=6′b100100），A被设置成A（=4=6′b000100）的一半，因此被设置成A（=2=6′b000010）。由于第二值A（=2=6′b000010）不是1，因此重复进行操作S60-2。
当在操作S60-2中参考时钟信号FREF的频率高于反馈信号FFEED的频率时，意味着“晚”状态并且重复进行操作S60-3。在操作S60-3中，第一值C被设置成第一值C和第二值A之和，第二值A被设置成第二值的A一半。因此，在示例中，第一值C被设置成C（=36=6′b100100）加上A（=2=6′b000010），因此被设置成C（=38=6′b100110）。第二值A被设置成A（=2=6′b000010）的一半，因此被设置成A（=1=6′b000001）。
如以上参照图6和图7描述的，AFC电路343可以顺序地设置从最高有效位（MSB）后面的位到最低有效位（LSB）的位。在示例中，由于在操作S60-4中第二值A（=1=6′b000001）是1，因此第一控制代码PVTC中的位和/或第二控制代码COARSE中的位被确定为6′b100110。
如上所述，AFC电路343可以比较参考时钟信号FREF的频率与反馈信号FFEED的频率并且根据比较结果生成第一控制代码PVTC和/或第二控制代码COARSE。
因此，当合适地设计DCO349和主分频器351时，ADPLL200可以生成具有与参考时钟信号FREF的频率接近的频率的反馈信号FFEED。
参照回图3，积分电路345响应于锁定信号LD、高增益使能信号HG和比较信号UP生成上溢/下溢信号OF/UF和小数代码FRAC。
图8是图3中示出的ADPLL的积分电路的电路图。参照图8，积分电路345包括选择信号发生器401、选择电路403、乘法器405和累加器407。
选择信号发生器401响应于锁定信号LD和高增益使能信号HG生成选择信号SEL。选择信号发生器401包括反相器401-1和与（AND）门401-3，其中，反相器401-1接收锁定信号LD，与门401-3执行反相器401-1的输出信号和高增益使能信号HG的与操作。
当锁定信号LD处于低电平并且高增益使能信号HG处于高电平时，也就是说，当ADPLL200处于未锁定状态并且反馈信号FFEED的相位在搜索窗SW之内进行转换时，选择信号发生器401输出高电平的选择信号SEL。相应地，选择电路403输出“K”。在其它情况下，选择信号发生器401输出低电平的选择信号SEL，因此，选择电路403输出“1”。
选择电路403基于选择信号SEL输出“1”或“K”，其中，“1”和/或“K”可以是代表二进制整数的信号或位。
乘法器405将比较信号UP乘以从选择电路403输出的信号。例如，当用“-1”代表低电平的比较信号UP并且用“+1”代表高电平的比较信号UP时，乘法器405可以根据选择电路403的输出信号输出“±1”或“±K”。
累加器407响应于反馈信号FFEED累加当前输入值和之前输入值，并且根据累加结果生成上溢位/下溢位OF/UP和小数代码FRAC。
累加器407包括算术逻辑单元（ALU）407-1和响应于反馈信号FFEED操作的多个触发器（flip-flop）407-2。
ALU407-1可以以位为单位将乘法器405的输出信号与触发器407-2的输出信号相加并且将相加结果输出到触发器407-2。另外，ALU407可以输出根据相加结果生成的上溢位OF或下溢位UF。
参照回图3，执行精细控制代码生成电路功能的精细调谐电路347可以将反馈信号FFEED的频率精细调谐成目标频率。
在正常模式下，DCO349可以基于精细控制代码控制与ADPLL200的闭环带宽相关的电容器的总电容。精细控制代码包括第三控制代码PROP、第四控制代码FINE和第五控制代码DITHER。
如图3中所示，精细调谐电路347包括高增益解调器（HGD）347-1、行/列解码器347-2和具有伪随机数生成器（PRNG）的累加器347-3。
HGD347-1响应于比较结果UP、高增益使能信号HG和锁定信号LD生成第三控制代码PROP。例如，当锁定信号LD处于低电平并且比较信号UP和高增益使能信号HG二者都处于高电平时，HGD347-1将第三控制代码PROP增加第一变量。
当锁定信号LD处于高电平或者高增益使能信号HG处于低电平并且比较信号UP处于高电平时，HGD347-1将第三控制代码PROP增加第二变量。第一变量可以大于第二变量。
当锁定信号LD和比较信号UP二者都处于低电平并且高增益使能信号HG处于高电平时，HGD347-1将第三控制代码PROP减小第三变量。
当锁定信号LD处于高电平或者高增益使能信号HG处于低电平并且比较信号UP处于低电平时，HGD347-1将第三控制代码PROP减小第四变量。第三变量可以大于第四变量。
在另一个示例性实施例中，第一变量可以与第三变量相同并且第二变量可以与第四变量相同。
行/列解码器347-2可以生成第四控制代码FINE，第四控制代码FINE响应于上溢位OF而增大，响应于下溢位UF而减小。
具有PRNG的累加器347-3响应于小数代码FRAC生成第五控制代码DITHER。具有PRNG的累加器347-3响应于从主分频器351输出的时钟信号FAP将小数代码FRAC随机化并且生成第五控制代码DITHER，作为随机化结果。
根据第五控制代码DITHER，从DCO349输出的DCO时钟信号DCOF1和DCOF2的频率的分辨率提高并且具有PRNG的累加器347-3中包括的累加器（未示出）的寄生基调（spurioustone）被去除。
至于具有PRNG的累加器347-3的结构和操作，可以使用如2012年1月25日在韩国提交的第10-2012-0007129号韩国专利申请和2013年1月9日提交的第13/737,337号美国专利申请中公开的具有PRNG的累加器。2012年1月25日在韩国提交的第10-2012-0007129号韩国专利申请和2013年1月9日提交的第13/737,337号美国专利申请的内容通过引用全部包含于此。
图9是用于说明图3中示出的ADPLL的具有PRNG的累加器的操作的概念图。
为了清晰描述起见，假设第五控制代码DITHER的长度是1位。参照图13，当小数代码FRAC增大时，代表第五控制代码DITHER的信号的脉宽之和也增大。
例如，当小数代码FRAC是5′b00000时，代表第五控制代码DITHER的信号处于低电平。
当在第一段T1中小数代码FRAC是5′b00001时，代表第五控制代码DITHER的信号包括至少一个脉冲并且所述至少一个脉冲的脉宽之和是周期（cycle）或时段（period）的1/32。
当在第二段T2中小数代码FRAC是5′b00010时，代表第五控制代码DITHER的信号包括至少一个脉冲并且所述至少一个脉冲的脉宽之和是周期的2/32。
当在第三段T3中小数代码FRAC是5′b00011时，代表第五控制代码DITHER的信号包括至少一个脉冲并且所述至少一个脉冲的脉宽之和是周期的3/32。
当在第（n-1）段Tn-1中小数代码FRAC是5′b11111时，代表第五控制代码DITHER的信号包括至少一个脉冲并且所述至少一个脉冲的脉宽之和是周期的31/32。
这里，所述周期或时段可以是与小数代码FRAC中包括的位数相关的值，例如，32。此外，注意的是，为了清晰描述起见，图9中只示出几个脉冲，时间段T1、T2、T3和Tn-1中的脉冲数量不受限制。
图10是根据示例性实施例的图3中示出的ADPLL的DCO的电路图。
参照图3和图10，DCO349包括连接成环形的多个反相器50-1至50-n、多个反相器块51-1至51-n、电流源52、多个电容器组阵列53-1至53-n，其中，n是大于1的奇数。
反相器块51-1至51-n分别与反相器50-1至50-n并联连接。反相器块51-1至51-n均可以被称为延迟单元或调谐单元。在另一个示例性实施例中，反相器块51-1至51-n的每一个中包括的反相器可以被称为延迟单元或调谐单元。
反相器块51-1至51-n中的每一个响应于第一控制代码PVTC中包括的位之中的至少一个对应位被启用或禁用。反相器块51-1至51-n中的每一个包括彼此并联连接的多个反相器。当启用的反相器的数量增加时，驱动性能也提高。结果，DCO349的DCO时钟信号DCOF1和DCOF2的频率增大。
第一反相器块51-1包括与第一反相器50-1并联连接的至少一个反相器。所述至少一个反相器响应于第一控制代码PVTC中的位之中的至少一个对应位被启用或禁用。
第二反相器块51-2包括与第二反相器50-2并联连接的至少一个反相器。所述至少一个反相器响应于第一控制代码PVTC中的位之中的至少一个对应位被启用或禁用。
第n反相器块51-n包括与第n反相器50-n并联连接的至少一个反相器。所述至少一个反相器响应于第一控制代码PVTC中包括的位之中的至少一个对应位被启用或禁用。
可以基于反相器块51-1至51-n中的每一个中包括的反相器之中被启用的反相器的数量，调节DCO349的DCO时钟信号DCOF1和DCOF2的频率。
电流源52可以响应于第二控制代码COARSE控制供应到反相器50-1至50-n的电流量。可以根据该电流量调节由DCO349产生的DCO时钟信号DCOF1和DCOF2的频率。该电流量与供电电压VDD相关。换句话讲，当供应到反相器50-1至50-n的电流量增大时，DCO349的DCO时钟信号DCOF1和DCOF2的频率也增大。
电容器组阵列53-1至53-n分别连接到节点ND1至NDn。可以基于第三控制代码PROP、第四控制代码FINE和第五控制代码DITHER调节电容器组阵列53-1至53-n的各电容。相应地，可以根据调节后的电容来调节DCO349的DCO时钟信号DCOF1和DCOF2的频率。
在另一个示例性实施例中，DCO349的第一DCO时钟信号DCOF1可以与反相器50-1至50-n之中的反相器（例如，最后一个反相器50-n）的输出信号相关。DCO349的第二DCO时钟信号DCOF2可以与除了反相器50-1至50-n之外的反相器INV的输出信号相关。在另一个示例性实施例中，第一DCO时钟信号DCOF1可以与第二DCO时钟信号DCOF2相同。
图11是用于说明图10中示出的电容器组53-1的操作的概念图。
参照图3、图10和图11，电容器组阵列53-1至53-n的结构和操作彼此相同，因此，为了方便描述的缘故，将只描述第一电容器组阵列53-1的结构和操作。
第一电容器组阵列53-1包括第一电容器阵列501、第二电容器阵列503和第三电容器阵列505。
第一电容器阵列501包括行线ROW1至ROWy、列线COL1至COLx和多个第一单元电容器UCAP1，其中，第一单元电容器UCAP1布置在行线ROW1至ROWy和列线COL1至COLx的交叉处。换句话讲，第一单元电容器UCAP1以矩阵状形式布置。基于第四控制代码FINE中的位，控制第一单元电容器UCAP1的“开（ON）”或“关（OFF）”状态。
这里，“ON”状态指示第一电容器阵列501的总电容增大的操作，并且“OFF”状态指示第一电容器阵列501的总电容减小的操作。
例如，每当从行/列解码器347-2接收到上溢信号OF时，开启的第一单元电容器UCAP1的数量增加。因此，第一电容器阵列501的总电容增大。结果，DCO349的DCO时钟信号DCOF1和DCOF2的频率减小。
然而，每当从行/列解码器347-2接收到下溢位UF时，关闭的第一单元电容器UCAP1的数量增加。因此，第一电容器阵列501的总电容减小。结果，DCO349的DCO时钟信号DCOF1和DCOF2的频率增大。可以默认地确定开启的电容器的数量。
第二电容器阵列503包括多个第二单元电容器UCAP2。根据第三控制代码PROP中的位，控制第二单位电容器UCAP2的ON或OFF状态。可以通过温度计代码实现第三控制代码PROP。
如上所述，基于高增益使能信号HG的激活或去激活和锁定信号LD的激活或去激活，确定第三控制代码PROP的变化。
例如，当高增益使能信号HG被激活成高电平并且锁定信号LD被去激活成低电平时，根据比较信号UP的电平同时变成ON或OFF的第二单元电容器UCAP2的数量可以是B1。
然而，当高增益使能信号HG被去激活成低电平并且锁定信号LD被激活成高电平时，根据比较信号UP的电平同时变成ON或OFF的第二单位电容器UCAP2的数量可以是B2。这里，B1和B2是自然数并且B1大于B2。
第三电容器阵列505包括一个或多个电容器UCAP3。根据第五控制代码DITHER中的每一位，控制第三单元电容器UCAP3的ON或OFF状态。第五控制代码DITHER可以包括一个或多个位。
返回图3，可以通过双模分频器或双模预定标器（prescaler）实现主分频器351。主分频器351可以通过将第一DCO时钟信号DCOF1的频率除以（N+1）或N生成时钟信号FAP，并且可以通过将时钟信号FAP的频率除以P生成反馈信号FFEED。P分频时钟信号可以被除以S并且S分频时钟信号可以被用作用于选择（N+1）或N作为分频因子的选择信号。
输出分频器353可以通过将DCO349的第二DCO时钟信号DCOF2除以分频因子生成输出时钟信号FOUT。
图12是根据示例性实施例的操作包括ADPLL的系统的方法的流程图。
参照图1至图12，在操作S110中，ADPLL200使用通过时钟信号EFREF、FREF和LFREF中的两个定义的搜索窗SW检测反馈信号FFEED中的相变并且生成检测信号HG。
在操作S120中，ADPLL200根据检测信号HG的电平控制ADPLL200的闭环带宽。当在搜索窗SW之外检测到相变时的闭环带宽可以大于当在搜索窗SW检测到相变之内时的闭环带宽。
在操作S130中，系统210-1至210-3响应于与已经被控制的闭环带宽相关的ADPLL200的输出时钟信号FOUT进行操作。
图13是根据另一个示例性实施例的操作包括ADPLL的系统的方法的流程图。
参照图1至图11和图13，在操作S210中，ADPLL200使用通过时钟信号EFREF、FREF和LFREF中的两个定义的搜索窗SW检测反馈信号FFEED中的相变并且生成检测信号HG。
ADPLL200使用ADPLL200的输出信号和参考信号确定ADPLL200的锁定状态。更详细地，在操作S220中，ADPLL200比较时钟信号EFREF、FREF和LFREF之中的一个信号（例如，FREF）的相位和频率与反馈信号FFEED的相位和频率，生成比较信号UP，根据比较信号UP的切换或未切换或比较信号UP中切换的数量确定ADPLL200的锁定状态，根据确定结果生成锁定信号LD。
在操作S230中，ADPLL200根据检测信号HG的激活或去激活和锁定信号LD的激活或去激活控制ADPLL200的闭环带宽。
在操作S240中，系统210-1至210-3响应于与已经被控制的闭环带宽相关的ADPLL200的输出时钟信号FOUT进行操作。
图14是根据另一个示例性实施例的DCO的电路图。图15是示出图14中示出的DCO的频率特性的曲线图。
参照图3和图14，DCO349-1包括相互连接成环形的多个反相器50-1至50-5和多个选通反相器级310至350。各反相器级310至350包括布置成一行或更多行的多个反相器。可能存在奇数个反相器50-1至50-5。
选通反相器级310至350中的每一行中的第一反相器接收第一DCO时钟信号DCOF1。DCO349-1使用反相器50-5输出第一DCO时钟信号DCOF1并且使用反相器INV输出第二DCO时钟信号DCOF2。反相器50-1至50-5使用供电电压VDD作为工作电压。第一DCO时钟信号DCOF1被反馈回反相器50-1。
第一选通反相器级310包括多个（选通）反相器301。反相器301中的每一个与反相器50-1至50-5的对应反相器并联连接。
此时，一行中的反相器301响应于对应的控制代码同时被启用（或开启）或禁用（或关闭）。控制代码可以包括一位或更多位。
例如，当控制代码p<0>被确定为第一控制代码PVTC中的位的组合时，第一行中的反相器301响应于控制代码p<0>被同时启用或禁用。
当控制代码p<1>被确定为第一控制代码PVTC中的位的组合时，第二行的反相器301响应于控制代码p<1>被同时启用或禁用。
当最后的控制代码p<t>被确定为第一控制代码PVTC中的位的组合时，最后一行中的反相器301响应于控制代码p<t>被同时启用或禁用，其中，t是自然数。例如，当第一控制代码PVTC的长度是6位时，第一选通反相器级310包括64行，其中的每一行包括多个反相器。注意的是，为了清晰的缘故，在图14中只示出两行反相器301。
在这种情况下，选择第一行的控制代码p<0>可以是6′b000000；选择第二行的控制代码p<1>可以是6′b000001；选择第64行的控制代码p<63>可以是6′b111111。例如，可以初始启用第一选通反相器级310中的行的一半。此后，可以使用二进制搜索方法选择性启用第一选通反相器级310中的行。
第二选通反相器级320包括多个（选通）反相器。反相器中的每一个与反相器50-1至50-5的对应反相器并联连接。此时，一行中的反相器响应于对应控制代码被同时启用（或开启）或禁用（或关闭）。
例如，当控制代码s<0>被确定为第二控制代码COARSE中的位的组合时，第一行中的反相器响应于控制代码s<0>被同时启用或禁用。
当控制代码s<1>被确定为第二控制代码COARSE中的位的组合时，第二行中的反相器响应于控制代码s<1>被同时启用或禁用。
当最后一个控制代码s<v>被确定为第二控制代码COARSE中的位的组合时，最后一行中的反相器响应于控制代码s<v>被同时启用或禁用，其中，v是自然数。例如，当第二控制代码COARSE的长度是4位时，第二选通反相器级320包括16行，其中的每一行包括多个反相器。
在这种情况下，选择第一行的控制代码s<0>可以是4′b0000；选择第二行的控制代码s<1>可以是4′b0001；选择第16行的控制代码s<15>可以是4′b1111。例如，可以初始启用第二选通反相器级320中的行的一半。此后，可以使用二进制搜索方法选择性启用第二选通反相器级320中的行。
第三选通反相器级330包括多个（选通）反相器。反相器中的每一个与反相器50-1至50-5的对应反相器并联连接。此时，反相器中的每一个响应于对应控制代码被单独启用（或开启）或禁用（或关闭）。选择反相器中的每一个的控制代码可以被确定为第四控制代码FINE中的位的组合。
第一行第一列的反相器响应于控制代码f<0,0>被启用或禁用。第一行第五列的反相器响应于控制代码f<0,4>被启用或禁用。第二行第一列的反相器响应于控制代码f<1,0>被启用或禁用。第二行第五列的反相器响应于控制代码f<1,4>被启用或禁用。
例如，可以初始启用第三选通反相器级330中的反相器的一半。此后，可以使用二进制搜索方法选择性启用第三选通反相器级330中的反相器。
第四选通反相器级340包括多个（选通）反相器。反相器中的每一个与反相器50-1至50-5的对应反相器并联连接。此时，反相器中的每一个响应于对应控制代码被单独启用（或开启）或禁用（或关闭）。选择反相器中的每一个的控制代码可以被确定为第三控制代码PROP中的位的组合。
第一行第一列的反相器响应于控制代码r<0,0>被启用或禁用。第一行第五列的反相器响应于控制代码r<0,4>被启用或禁用。第二行第一列的反相器响应于控制代码r<1,0>被启用或禁用。第二行第五列的反相器响应于控制代码r<1,4>被启用或禁用。
可以初始启用第四选通反相器级340中的反相器的一半。此后，可以使用二进制搜索方法选择性启用第四选通反相器级340中的反相器。
第五选通反相器级350包括多个（选通）反相器。反相器中的每一个与反相器50-1至50-5的对应反相器并联连接。此时，反相器中的每一个响应于对应控制代码被单独启用（或开启）或禁用（或关闭）。选择反相器中的每一个的控制代码可以被确定为第五控制代码DITHER中的位的组合。
第一行第一列的反相器响应于控制代码d<0,0>被启用或禁用。第一行第五列的反相器响应于控制代码d<0,4>被启用或禁用。第二行第一列的反相器响应于控制代码d<1,0>被启用或禁用。第二行第五列的反相器响应于控制代码d<1,4>被启用或禁用。
例如，可以初始启用第五选通反相器级350中的反相器的一半。此后，可以使用二进制搜索方法选择性启用第五选通反相器级350中的反相器。
一个选通反相器级中包括的反相器可以具有相同大小并且不同选通反相器级中分别包括的反相器可以具有不同大小。包括这种反相器的DCO349-1的频率分辨率增大。
如图15中所示，通过选通反相器级310至350的频率分辨率的组合确定DCO349-1的频率。选通反相器级310至350可以具有不同的频率分辨率。
例如，第一选通反相器级310可以具有比第二选通反相器级320高的频率分辨率。第二选通反相器级320可以具有比第四选通反相器级340高的频率分辨率。第四选通反相器级340可以具有比第三选通反相器级330高的频率分辨率。第三选通反相器级330可以具有比第五选通反相器级350高的频率分辨率。
图16是根据又一个示例性实施例的DCO的电路图。图17是根据示例性实施例的图16中示出的DCO的选通反相器的电路图。
参照图3和图16，DCO349-2包括相互连接成环形的多个反相器50-1至50-5和多个选通反相器级310、320、331、341和351。DCO349-2的结构和操作与DCO349-1的结构和操作基本上相同，不同的是选通反相器级331、341和351的结构和操作。因此，这里将只描述选通反相器级331、341和351。
第三选通反相器级331包括多个（选通）反相器332。反相器332中的每一个与反相器50-1至50-5的对应反相器并联连接。此时，通过两个对应的控制代码确定每一个反相器332的启用、半启用或完全启用。
参照图17，反相器332包括连接在供电电压VDD和地VSS之间的金属氧化物半导体（MOS）晶体管MP1、MP2、MN1和MN2。MOS晶体管MP2和MN1将输入时钟信号IN反相并且输出经反相的时钟信号IOUT。可以用P沟道MOS（PMOS）晶体管实现晶体管MP1和MP2，可以用N沟道MOS（NMOS）晶体管实现晶体管MN1和MN2。晶体管MP1是响应于控制代码ct<i+1,j>或ct<i,j+1>进行操作的上拉晶体管。晶体管MN2是响应于控制代码ct<i,j>操作的下拉晶体管。
第一行第一列的反相器332根据控制代码f<0,0>和f<1,0>被禁用、半启用或完全启用。控制代码f<0,0>和f<1,0>可以被称为在不同行中相邻的控制代码。
当控制代码f<0,0>和f<1,0>二者都处于低电平时，反相器332中的晶体管MP1和MP2导通，因此，反相器332被半启用并且执行上拉功能。当控制代码f<0,0>和f<1,0>二者都处于高电平时，反相器332中的晶体管MN1和MN2导通，因此，反相器332被半启用并且执行下拉功能。
当控制代码f<0,0>处于高电平并且控制代码f<1,0>处于低电平时，反相器332中的晶体管MP1、MP2、MN1和MN2都截止，因此，反相器332被禁用。当控制代码f<0,0>处于低电平并且控制代码f<1,0>处于高电平时，反相器332中的晶体管MP1、MP2、MN1和MN2都导通，因此，反相器332被完全启用。
当反相器332被完全启用时频率分辨率的变量是Δf时，反相器332被半启用时频率分辨率的变量是0.5Δf。因此，与具有用于同时控制PMOS晶体管MP1和MP2和NMOS晶体管MN1和MN2的结构的正常DCO相比，具有用于单独控制PMOS晶体管MP1和MP2和NMOS晶体管MN1和MN2的结构的DCO349-2的频率分辨率加倍。
参照图16和图17，控制代码ct<i,j>被应用于NMOS晶体管MN2并且控制代码ct<i+1,j>被应用于PMOS晶体管MP1。可选地，控制代码ct<i,j>被应用于PMOS晶体管MP1并且控制代码ct<i+1,j>被应用于NMOS晶体管MN1。如上所述，控制代码ct<i,j>和ct<i+1,j>可以被称为在不同行中相邻的控制代码。
第四选通反相器级341包括多个（选通）反相器332。反相器332中的每一个与反相器50-1至50-5的对应反相器并联连接。此时，通过两个对应的控制代码确定每个反相器332的启用、半启用或完全启用。
第四选通反相器级341中的第一行第一列的反相器332根据控制代码r<0,0>和r<1,0>被禁用、半启用或完全启用。第四选通反相器级341中的第一行第五列的反相器332根据控制代码r<0,4>和r<1,4>被禁用、半启用或完全启用。
第五选通反相器级351包括多个（选通）反相器332。反相器332中的每一个与反相器50-1至50-5的对应反相器并联连接。此时，通过两个对应的控制代码确定每个反相器332的启用、半启用或完全启用。
第五选通反相器级351中的第一行第一列的反相器332根据控制代码d<0,0>和d<1,0>被禁用、半启用或完全启用。第五选通反相器级351中的第一行第五列的反相器332根据控制代码d<0,4>和d<1,4>被禁用、半启用或完全启用。
图18是根据又一个示例性实施例的DCO的电路图。DCO349-3的结构和操作与DCO349-2的结构和操作基本上相同，不同的是选通反相器级333、343和353的结构和操作。因此，这里将只描述选通反相器级333、343和353。
第三选通反相器级333包括多个（选通）反相器332。反相器332中的每一个与反相器50-1至50-5的对应反相器并联连接。通过两个对应的控制代码确定每个反相器332的启用、半启用或完全启用。
参照图17和图18，控制代码ct<i,j>被应用于NMOS晶体管MN2并且控制代码ct<i,j+1>被应用于PMOS晶体管MP1。可选地，控制代码ct<i,j>被应用于PMOS晶体管MP1并且控制代码ct<i,j+1>被应用于NMOS晶体管MN1。控制代码ct<i,j>和ct<i,j+1>可以被称为在不同列中相邻的控制代码。
第三选通反相器级333中的第一行第一列的反相器332根据控制代码f<0,0>和f<0,1>被禁用、半启用或完全启用。第三选通反相器级333中的第一行第五列的反相器332根据控制代码f<0,8>和f<0,9>被禁用、半启用或完全启用。
第四选通反相器级343包括多个（选通）反相器332。反相器332中的每一个与反相器50-1至50-5的对应反相器并联连接。通过两个对应的控制代码确定各反相器332的启用、半启用或完全启用。
第四选通反相器级343中的第一行第一列的反相器332根据控制代码r<0,0>和r<1,0>被禁用、半启用或完全启用。第四选通反相器级343中的第一行第五列的反相器332根据控制代码r<0,8>和r<0,9>被禁用、半启用或完全启用。
第五选通反相器级353包括多个（选通）反相器332。反相器332中的每一个与反相器50-1至50-5的对应反相器并联连接。通过两个对应的控制代码确定每个反相器332的启用、半启用或完全启用。
第五选通反相器级353中的第一行第一列的反相器332根据控制代码d<0,0>和d<0,1>被禁用、半启用或完全启用。第五选通反相器级353中的第一行第五列的反相器332根据控制代码d<0,8>和d<0,9>被禁用、半启用或完全启用。
如图16至图18中所示，确定选通反相器级331、341、351、333、343和353中的每个反相器332的禁用、半启用或完全启用的控制代码可以根据示例性实施例而不同。选通反相器级310、320、330、331、333、340、341、343、350、351和353中的每一个中包括的反相器可以被称为控制DCO349-1、349-2和349-3的频率的延迟单元或调谐单元。
控制代码PVTC、COARSE、FINE、PROP和DITHER中的每一个中包括的位数还可以不同地改变。在上述示例性实施例中已经选择的控制代码PVTC、COARSE、FINE、PROP和DITHER中的位数只是出于清晰和便于描述的目的并且不限于示例性实施例中建议的值。
图19是根据示例性实施例的包括ADPLL的便携式电子装置的框图。
参照图1至图19，便携式电子装置600包括使用总线601电连接在一起的ADPLL200、应用处理器610、存储器接口620、显示器控制器630、连接件640和多媒体加速部650。
便携式电子装置600可以是膝上型电脑、移动电话、智能电话、平板个人计算机（PC）、个人数字助理（PDA）、企业数字助理（EDA）、数码相机、数码摄像机、便携式多媒体播放器（PMP）、个人导航装置或便携式导航装置（PND）、手持游戏控制台、电子书或移动互联网装置（MID）等。
ADPLL200生成具有受自适应控制的闭环带宽的反馈信号FFEED并且还使用反馈信号FFEED生成DCO时钟信号DCOF1和DCOF2。
应用处理器610可以通过总线601控制存储器接口620、显示器控制器630、连接件640和多媒体加速部650。存储器接口620可以包括嵌入式存储器装置并且还包括与外部存储器装置以接口连接的存储器控制器。
显示器控制器630可以向显示器发送将在显示器上显示的数据。连接件640可以包括通用输入/输出（GPIO）接口、串行外围接口（SPI）总线和/或移动USB（USB on-the-go，OTG）等。多媒体加速部650可以包括相机接口、多格式编解码器、视频预/后处理器、和/或JPEG等。
如上所述，根据本发明构思的一个或多个示例性实施例，ADPLL根据ADPLL的反馈信号的相位是否在搜索窗之内改变，自适应控制ADPLL的闭环带宽，从而减少锁定时间。当锁定时间减少时，ADPLL的功耗减小。另外，根据本发明构思的一个或多个示例性实施例，DCO具有更精细的分辨率，减少了调谐单元的数量并且改善了低频下的抖动性能。
虽然已经具体示出和描述了示例性实施例，但本领域的普通技术人员应该理解，可以在不脱离如权利要求书限定的本发明构思的精神和范围的情况下在实施例中进行形式和细节上的各种改变。

Claims (19)

1.一种操作全数字锁相环的方法，所述方法包括：
使用搜索窗检测全数字锁相环的反馈信号中的相变，其中，搜索窗通过使用与输入时钟信号相关的两个参考时钟信号来定义；
基于检测步骤的检测结果，控制全数字锁相环的闭环带宽。
2.如权利要求1所述的方法，其中，当在搜索窗之外检测到相变时的闭环带宽大于当在搜索窗之内检测到相变时的闭环带宽。
3.如权利要求1所述的方法，还包括：使用开关式鉴相鉴频器来比较反馈信号与参考时钟信号，其中，基于检测结果和比较步骤的比较结果控制闭环带宽。
4.如权利要求3所述的方法，其中，当在搜索窗之外检测到相变并且全数字锁相环处于未锁定状态时的闭环带宽大于当在搜索窗之内检测到相变或者全数字锁相环处于锁定状态时的闭环带宽。
5.一种操作包括全数字锁相环和系统的片上系统的方法，所述方法包括：
检测全数字锁相环的反馈信号的相位是否在搜索窗之内改变，其中，搜索窗通过使用与输入时钟信号相关的两个参考时钟信号来定义；
基于检测步骤的检测结果，控制全数字锁相环的闭环带宽；
向系统提供与受控制的闭环带宽相关的全数字锁相环的输出时钟信号。
6.如权利要求5所述的方法，其中，当相位在搜索窗之外改变时的闭环带宽大于当相位在搜索窗之内改变时的闭环带宽。
7.如权利要求5所述的方法，还包括：
使用开关式鉴相鉴频器比较反馈信号与参考时钟信号；
基于比较步骤的比较结果，确定全数字锁相环的锁定或未锁定状态，
其中，基于检测结果和确定锁定或未锁定状态的结果，控制闭环带宽。
8.如权利要求7所述的方法，其中，当相位在搜索窗之外改变并且全数字锁相环处于未锁定状态时的闭环带宽大于当相位在搜索窗之内改变或者全数字锁相环处于锁定状态时的闭环带宽。
9.一种全数字锁相环，所述全数字锁相环包括：
参考时钟信号发生器，配置成生成多个参考时钟信号；
检测电路，配置成检测全数字锁相环的反馈信号的相位是否在搜索窗之内改变并且基于检测的结果输出检测信号，其中，搜索窗通过参考时钟信号中的两个参考时钟信号来定义；
闭环带宽调节电路，配置成基于检测信号控制全数字锁相环的闭环带宽。
10.如权利要求9所述的全数字锁相环，其中，当相位在搜索窗之外改变时的闭环带宽大于当相位在搜索窗之内改变时的闭环带宽。
11.如权利要求9所述的全数字锁相环，其中，闭环带宽调节电路包括：
开关式鉴相鉴频器，配置成比较参考时钟信号中的一个参考时钟信号的相位和频率与反馈信号的相位和频率并且基于比较的结果生成比较信号；
锁定检测器，配置成基于比较信号确定全数字锁相环的锁定或未锁定状态，并且生成指示全数字锁相环的锁定或未锁定状态的锁定信号，
其中，闭环带宽调节电路基于检测信号和锁定信号控制闭环带宽。
12.如权利要求11所述的全数字锁相环，其中，当检测信号被激活并且全数字锁相环处于未锁定状态时的闭环带宽大于当检测信号被去激活或者全数字锁相环处于锁定状态时的闭环带宽。
13.如权利要求9所述的全数字锁相环，其中，闭环带宽调节电路包括：
自动频率控制电路，配置成比较参考时钟信号中的一个参考时钟信号的频率与反馈信号的频率并且基于比较的结果生成第一控制代码和第二控制代码；
数控振荡器，配置成基于第一控制代码控制与闭环带宽相关的延迟单元的延迟，并且基于第二控制代码控制与闭环带宽相关的电流源的电流。
14.如权利要求13所述的全数字锁相环，其中，自动频率控制电路在不同的时间点生成第一控制代码和第二控制代码。
15.如权利要求13所述的全数字锁相环，其中，闭环带宽调节电路还包括：
开关式鉴相鉴频器，配置成比较一个参考时钟信号的相位和频率与反馈信号的相位和频率并且根据比较的结果生成比较信号；
锁定检测器，配置成基于比较信号确定全数字锁相环的锁定或未锁定状态，并且生成指示全数字锁相环的锁定或未锁定状态的锁定信号；
精细控制代码生成电路，配置成基于检测信号、比较信号和锁定信号生成精细控制代码，
其中，数控振荡器基于精细控制代码控制与闭环带宽相关的电容器的总电容。
16.如权利要求15所述的全数字锁相环，其中，闭环带宽调节电路在全数字锁相环的自动频率控制模式下生成第一控制代码和第二控制代码，并且在全数字锁相环的正常模式下生成精细控制代码。
17.一种片上系统，所述片上系统包括：
全数字锁相环；
应用处理器，配置成响应于与全数字锁相环的输出时钟信号相关的时钟信号进行操作，
其中，全数字锁相环包括：
参考时钟信号发生器，配置成生成多个参考时钟信号；
检测电路，配置成检测全数字锁相环的反馈信号的相位是否在搜索窗之内改变，其中，搜索窗通过参考时钟信号中的两个参考时钟信号来定义；
闭环带宽调节电路，配置成基于检测电路进行检测的检测结果，控制全数字锁相环的闭环带宽。
18.如权利要求17所述的片上系统，其中，当相位在搜索窗之外改变时的闭环带宽大于当相位在搜索窗之内改变时的闭环带宽。
19.如权利要求17所述的片上系统，其中，闭环带宽调节电路包括：
开关式鉴相鉴频器，配置成比较参考时钟信号中的一个参考时钟信号的相位和频率与反馈信号的相位和频率并且根据比较的结果生成比较信号；
锁定检测器，配置成基于比较信号确定全数字锁相环的锁定或未锁定状态，
闭环带宽调节电路基于所述检测结果和锁定检测器的确定结果控制闭环带宽。
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